JPH05152433A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05152433A JPH05152433A JP3312257A JP31225791A JPH05152433A JP H05152433 A JPH05152433 A JP H05152433A JP 3312257 A JP3312257 A JP 3312257A JP 31225791 A JP31225791 A JP 31225791A JP H05152433 A JPH05152433 A JP H05152433A
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Abstract
(57)【要約】
【目的】 エッチバックタングステンプラグプロセスを
経ても、層間ショートなどを防止できる信頼性の高い半
導体装置およびその製造方法を提供する。 【構成】 素子形成領域６０の領域内であって、半導体
基板２の表面に、ゲート電極４，ゲート酸化膜５および
不純物拡散領域６からなるＭＯＳ型トランジスタ３０が
形成されている。半導体基板２の表面上には、絶縁層７
が形成されている。絶縁層７は、不純物拡散領域６の上
方に開口５２を有している。この絶縁層７の開口５２に
は、タングステンプラグ１ｂが形成されている。また、
ダイシングライン部５０において、絶縁層７は溝部５１
を有している。溝部５１は、素子形成領域６０を取囲む
ように形成されている。この溝部５１には、タングステ
ンストリート１ａが形成されている。
経ても、層間ショートなどを防止できる信頼性の高い半
導体装置およびその製造方法を提供する。 【構成】 素子形成領域６０の領域内であって、半導体
基板２の表面に、ゲート電極４，ゲート酸化膜５および
不純物拡散領域６からなるＭＯＳ型トランジスタ３０が
形成されている。半導体基板２の表面上には、絶縁層７
が形成されている。絶縁層７は、不純物拡散領域６の上
方に開口５２を有している。この絶縁層７の開口５２に
は、タングステンプラグ１ｂが形成されている。また、
ダイシングライン部５０において、絶縁層７は溝部５１
を有している。溝部５１は、素子形成領域６０を取囲む
ように形成されている。この溝部５１には、タングステ
ンストリート１ａが形成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に半導体装置としての各チップの周辺
構造とその製造方法の改良に関するものである。
造方法に関し、特に半導体装置としての各チップの周辺
構造とその製造方法の改良に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の集積度がますま
す高められている。集積度の向上により、コンタクトホ
ールの径がより小さくされる。また、不純物領域もより
浅く形成される。さらに、配線層の増加に伴なう配線層
の多層化により、その配線層を絶縁する層間絶縁層も、
幾層にも厚く積重ねられる。これらの結果として、コン
タクトホールのアスペクト比（深さ／径）が増大する。
す高められている。集積度の向上により、コンタクトホ
ールの径がより小さくされる。また、不純物領域もより
浅く形成される。さらに、配線層の増加に伴なう配線層
の多層化により、その配線層を絶縁する層間絶縁層も、
幾層にも厚く積重ねられる。これらの結果として、コン
タクトホールのアスペクト比（深さ／径）が増大する。
【０００３】従来、アルミニウム・シリコン（ＡｌＳ
ｉ）などの配線層はスパッタリング法により堆積されて
いた。しかし、スパッタリング法では、プラズマの方向
性のため、コンタクトホールを均一な厚みの膜で被覆で
きない。特に、コンタクトホールの側壁部、底部では、
配線層の膜厚が薄くなる。このため、コンタクトホール
の側壁部が急峻な状態となった場合、その側壁部、底部
で、配線層の断線を生じるという問題点があった。
ｉ）などの配線層はスパッタリング法により堆積されて
いた。しかし、スパッタリング法では、プラズマの方向
性のため、コンタクトホールを均一な厚みの膜で被覆で
きない。特に、コンタクトホールの側壁部、底部では、
配線層の膜厚が薄くなる。このため、コンタクトホール
の側壁部が急峻な状態となった場合、その側壁部、底部
で、配線層の断線を生じるという問題点があった。
【０００４】近年、上記問題点を回避するため、ＣＶＤ
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法を用いたタングステン（Ｗ）プラグの開発が行な
われている。ＣＶＤ法を用いてタングステン薄膜を形成
する方法として、六弗化タングステン（ＷＦ6 ）の水素
（Ｈ2 ）還元法，およびシラン（ＳｉＨ4 ）還元法があ
る。その各々の還元反応式を以下に示す。
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法を用いたタングステン（Ｗ）プラグの開発が行な
われている。ＣＶＤ法を用いてタングステン薄膜を形成
する方法として、六弗化タングステン（ＷＦ6 ）の水素
（Ｈ2 ）還元法，およびシラン（ＳｉＨ4 ）還元法があ
る。その各々の還元反応式を以下に示す。
【０００５】 ＷＦ6 （ｇ）＋３Ｈ2 （ｇ）→Ｗ（ｓ）＋６ＨＦ（ｇ） ２ＷＦ6 （ｇ）＋３ＳｉＨ4 （ｇ）→２Ｗ（ｓ）＋３ＳｉＦ4 （ｇ）＋６Ｈ2 （ｇ） ここで、（ｇ）および（ｓ）は、それぞれ気相および固
相状態を示す。
相状態を示す。
【０００６】この、ＣＶＤ−タングステンプラグ技術に
は、選択（ｓｅｌｅｃｔｉｖｅ）タングステン技術とエ
ッチバックタングステンプラグ技術がある。
は、選択（ｓｅｌｅｃｔｉｖｅ）タングステン技術とエ
ッチバックタングステンプラグ技術がある。
【０００７】選択タングステン技術はコンタクトホール
のみにタングステンを成長させる技術であり、それゆ
え、理想的な埋込み技術と言われている。しかし、以下
の理由から実用段階には至っていない。
のみにタングステンを成長させる技術であり、それゆ
え、理想的な埋込み技術と言われている。しかし、以下
の理由から実用段階には至っていない。
【０００８】その理由として、選択タングステン技術で
のタングステンの成長が表面状態に鋭敏である点があげ
られる。まず、選択タングステン技術では、タングステ
ンの成長は表面状態に鋭敏であるため、タングステンの
成長反応が各下層ごとに異なる。すなわち、コンタクト
ホールが、ｎ型およびｐ型の不純物層のみならず、ｎ型
およびｐ型のポリシリコン（Ｐｏｌｙ−Ｓｉ）層，タン
グステンポリサイド（ＷＳｉX ／Ｐｏｌｙ−Ｓｉ）層や
チタンシリサイド（ＴｉＳｉ2 ）層などの下層の上に形
成される場合、下層の異なるすべてのコンタクトホール
を一様に埋めることは困難である。また、シリコン基板
を下層とするコンタクトホールとポリシリコン層などを
下層とするコンタクトホールでは、基板上にポリシリコ
ン層を積んだ分だけ深さが異なる点からも一様に埋める
ことはできない。
のタングステンの成長が表面状態に鋭敏である点があげ
られる。まず、選択タングステン技術では、タングステ
ンの成長は表面状態に鋭敏であるため、タングステンの
成長反応が各下層ごとに異なる。すなわち、コンタクト
ホールが、ｎ型およびｐ型の不純物層のみならず、ｎ型
およびｐ型のポリシリコン（Ｐｏｌｙ−Ｓｉ）層，タン
グステンポリサイド（ＷＳｉX ／Ｐｏｌｙ−Ｓｉ）層や
チタンシリサイド（ＴｉＳｉ2 ）層などの下層の上に形
成される場合、下層の異なるすべてのコンタクトホール
を一様に埋めることは困難である。また、シリコン基板
を下層とするコンタクトホールとポリシリコン層などを
下層とするコンタクトホールでは、基板上にポリシリコ
ン層を積んだ分だけ深さが異なる点からも一様に埋める
ことはできない。
【０００９】次に、選択タングステン技術では、タング
ステンの成長は絶縁膜の表面状態にも鋭敏である。すな
わち、絶縁膜上に前工程までの僅かな残査やダメージが
残っている場合、この部分が核形成サイトとなりタング
ステンが成長してしまう。このように、“選択性が崩れ
る”という現象が起り、コンタクトホールだけでなく、
絶縁膜上にもタングステンが成長してしまう。
ステンの成長は絶縁膜の表面状態にも鋭敏である。すな
わち、絶縁膜上に前工程までの僅かな残査やダメージが
残っている場合、この部分が核形成サイトとなりタング
ステンが成長してしまう。このように、“選択性が崩れ
る”という現象が起り、コンタクトホールだけでなく、
絶縁膜上にもタングステンが成長してしまう。
【００１０】以上のような点から選択タングステン技術
は実用化には至っていない。次に、エッチバックタング
ステンプラグ技術とは、窒化チタン（ＴｉＮ）またはチ
タンタングステン（ＴｉＷ）などのバリアメタルを密着
層として形成し、ウエハ全体にタングステン膜を堆積さ
せた後、このタングステンを全面エッチバックして、コ
ンタクトホールにタングステンプラグを残す技術であ
る。このエッチバックタングステンプラグ技術は、前述
の選択タングステン技術に比べ、比較的容易であり、実
用化に近い技術である。以下に、このエッチバックタン
グステンプラグ技術を採用して製造された従来の半導体
装置およびその製造方法について説明する。
は実用化には至っていない。次に、エッチバックタング
ステンプラグ技術とは、窒化チタン（ＴｉＮ）またはチ
タンタングステン（ＴｉＷ）などのバリアメタルを密着
層として形成し、ウエハ全体にタングステン膜を堆積さ
せた後、このタングステンを全面エッチバックして、コ
ンタクトホールにタングステンプラグを残す技術であ
る。このエッチバックタングステンプラグ技術は、前述
の選択タングステン技術に比べ、比較的容易であり、実
用化に近い技術である。以下に、このエッチバックタン
グステンプラグ技術を採用して製造された従来の半導体
装置およびその製造方法について説明する。
【００１１】まず、従来の半導体装置の構成について説
明する。図２９は、従来のウエハを概略的に示す平面図
である。また、図３０は、図２９のＢ部を拡大して示す
拡大平面図である。これらの図を参照して、ウエハ３０
０には複数の素子２６０が形成されている。この素子２
６０は、エッチバックタングステンプラグプロセスを経
て製造されている。また、素子２６０の間には、素子の
形成されていないダイシングライン部２５０がある。こ
のダイシングライン部２５０には、アライメントマーク
２２０が形成されている。このアライメントマーク２２
０は、凸型のアライメントマークである。ダイシングラ
イン部２５０は、ウエハ３００をチップに分断する際、
切断される領域であり、たとえば、ｊ−ｊ線に沿って切
断される。
明する。図２９は、従来のウエハを概略的に示す平面図
である。また、図３０は、図２９のＢ部を拡大して示す
拡大平面図である。これらの図を参照して、ウエハ３０
０には複数の素子２６０が形成されている。この素子２
６０は、エッチバックタングステンプラグプロセスを経
て製造されている。また、素子２６０の間には、素子の
形成されていないダイシングライン部２５０がある。こ
のダイシングライン部２５０には、アライメントマーク
２２０が形成されている。このアライメントマーク２２
０は、凸型のアライメントマークである。ダイシングラ
イン部２５０は、ウエハ３００をチップに分断する際、
切断される領域であり、たとえば、ｊ−ｊ線に沿って切
断される。
【００１２】図３１は、図３０のｎ−ｎ線に沿う部分断
面図，図３２は、図３０のｏ−ｏ線に沿う部分断面図で
ある。
面図，図３２は、図３０のｏ−ｏ線に沿う部分断面図で
ある。
【００１３】まず、図３１を参照して、この図は、ダイ
シングラインにアライメントマークが配されていない部
分の断面図である。ダイシングによる切断前には、素子
形成領域２６０の間にダイシングライン部２５０があ
る。素子形成領域２６０について、半導体基板２０２の
表面には、素子分離用の酸化膜２０３が形成されてい
る。この酸化膜２０３の間には、ＭＯＳ型トランジスタ
２３０が形成されている。このＭＯＳ型トランジスタ２
３０は、ゲート電極２０４，ゲート酸化膜２０５および
不純物拡散領域２０６から形成されている。半導体基板
２０２の表面上であって、素子形成領域２６０の領域内
に、絶縁層２０７が形成されている。この絶縁層２０７
は、不純物拡散領域２０６の上に開口２５２を有してい
る。この開口２５２から不純物拡散領域２０６の一部表
面が露出している。絶縁層２０７の周辺および開口２５
２の側壁部と底部には、バリアメタル２０８が薄く形成
されている。このバリアメタル２０８は、ＴｉＮ／Ｔｉ
からなっている。また、絶縁層２０７の開口２５２は、
タングステンプラグ２０１ｂによって埋込まれている。
絶縁層２０７の表面上であって、タングステンプラグ２
０１ｂの上には、第１のアルミニウム配線層２０９が形
成されている。この第１アルミニウム配線層２０９は、
タングステンプラグ２０１ｂを介して、不純物拡散領域
２０６と電気的に接続されている。第１のアルミニウム
配線層２０９が形成された絶縁層２０７の表面上には、
層間絶縁膜２１０が形成されている。この層間絶縁膜２
１０は、第１のアルミニウム配線層２０９の上にスルー
ホール２５３を有している。このスルーホール２５３か
ら、第１のアルミニウム配線層２０９の一部表面が露出
している。層間絶縁膜２１０の上には、第２のアルミニ
ウム配線層２１１が形成されている。この第２のアルミ
ニウム配線層２１１は、層間絶縁膜２１０のスルーホー
ル２５３を介して、第１のアルミニウム配線層２０９と
電気的に接続されている。この第２のアルミニウム配線
層２１１の表面を被覆するように、パッシベーション膜
２１２が形成されている。このパッシベーション膜２１
２は、開口を有している。この開口から、第２のアルミ
ニウム配線層２１１の一部表面が露出しており、ボンデ
ィングパッド部２１３を形成している。
シングラインにアライメントマークが配されていない部
分の断面図である。ダイシングによる切断前には、素子
形成領域２６０の間にダイシングライン部２５０があ
る。素子形成領域２６０について、半導体基板２０２の
表面には、素子分離用の酸化膜２０３が形成されてい
る。この酸化膜２０３の間には、ＭＯＳ型トランジスタ
２３０が形成されている。このＭＯＳ型トランジスタ２
３０は、ゲート電極２０４，ゲート酸化膜２０５および
不純物拡散領域２０６から形成されている。半導体基板
２０２の表面上であって、素子形成領域２６０の領域内
に、絶縁層２０７が形成されている。この絶縁層２０７
は、不純物拡散領域２０６の上に開口２５２を有してい
る。この開口２５２から不純物拡散領域２０６の一部表
面が露出している。絶縁層２０７の周辺および開口２５
２の側壁部と底部には、バリアメタル２０８が薄く形成
されている。このバリアメタル２０８は、ＴｉＮ／Ｔｉ
からなっている。また、絶縁層２０７の開口２５２は、
タングステンプラグ２０１ｂによって埋込まれている。
絶縁層２０７の表面上であって、タングステンプラグ２
０１ｂの上には、第１のアルミニウム配線層２０９が形
成されている。この第１アルミニウム配線層２０９は、
タングステンプラグ２０１ｂを介して、不純物拡散領域
２０６と電気的に接続されている。第１のアルミニウム
配線層２０９が形成された絶縁層２０７の表面上には、
層間絶縁膜２１０が形成されている。この層間絶縁膜２
１０は、第１のアルミニウム配線層２０９の上にスルー
ホール２５３を有している。このスルーホール２５３か
ら、第１のアルミニウム配線層２０９の一部表面が露出
している。層間絶縁膜２１０の上には、第２のアルミニ
ウム配線層２１１が形成されている。この第２のアルミ
ニウム配線層２１１は、層間絶縁膜２１０のスルーホー
ル２５３を介して、第１のアルミニウム配線層２０９と
電気的に接続されている。この第２のアルミニウム配線
層２１１の表面を被覆するように、パッシベーション膜
２１２が形成されている。このパッシベーション膜２１
２は、開口を有している。この開口から、第２のアルミ
ニウム配線層２１１の一部表面が露出しており、ボンデ
ィングパッド部２１３を形成している。
【００１４】ダイシングライン部２５０について、半導
体基板２０２の表面上には、なにも形成されておらず、
半導体基板２０２の表面がタングステンプラグ２０１ｂ
形成時のエッチバックにより荒れている。ダイシングラ
イン部２５０の一部は簡略化のためその図示が省略して
ある。
体基板２０２の表面上には、なにも形成されておらず、
半導体基板２０２の表面がタングステンプラグ２０１ｂ
形成時のエッチバックにより荒れている。ダイシングラ
イン部２５０の一部は簡略化のためその図示が省略して
ある。
【００１５】次に図３２を参照して、ダイシングライン
部にアライメントマークが配されている部分の断面図で
ある。ダイシングによる切断前には、素子形成領域２６
０の間には、ダイシングライン部２５０がある。素子形
成領域２６０については、上記に示す図３１のアライメ
ントマークを有しない場合と同様の構成である。ダイシ
ングライン部２５０には、凸型のアライメントマーク２
２０が複数個形成されている。半導体基板２０２の表面
であって、アライメントマーク２２０が形成されていな
い部分は、タングステンプラグ２０１ｂ形成時のエッチ
バックにより荒れている。ダイシングライン部２５０の
一部は、簡略化のためその図示が省略してある。
部にアライメントマークが配されている部分の断面図で
ある。ダイシングによる切断前には、素子形成領域２６
０の間には、ダイシングライン部２５０がある。素子形
成領域２６０については、上記に示す図３１のアライメ
ントマークを有しない場合と同様の構成である。ダイシ
ングライン部２５０には、凸型のアライメントマーク２
２０が複数個形成されている。半導体基板２０２の表面
であって、アライメントマーク２２０が形成されていな
い部分は、タングステンプラグ２０１ｂ形成時のエッチ
バックにより荒れている。ダイシングライン部２５０の
一部は、簡略化のためその図示が省略してある。
【００１６】以上のように従来の半導体装置は構成され
ている。次に、従来の半導体装置の製造方法について図
３０のｎ−ｎ線とｏ−ｏ線に沿う各々の断面を用いて以
下に説明する。
ている。次に、従来の半導体装置の製造方法について図
３０のｎ−ｎ線とｏ−ｏ線に沿う各々の断面を用いて以
下に説明する。
【００１７】図３３〜図４０は従来の半導体装置の製造
方法を工程順に示す図３０のｎ−ｎ線に沿う断面図であ
る。また、図４１〜図４８は、従来の半導体装置の製造
方法を工程順に示す図３０のｏ−ｏ線に沿う断面図であ
る。
方法を工程順に示す図３０のｎ−ｎ線に沿う断面図であ
る。また、図４１〜図４８は、従来の半導体装置の製造
方法を工程順に示す図３０のｏ−ｏ線に沿う断面図であ
る。
【００１８】まず、図３３と図４１を参照して、半導体
基板２０２の表面に、素子分離用の酸化膜２０３が形成
される。この酸化膜２０３の間の領域に、ゲート電極２
０４，ゲート酸化膜２０５および不純物拡散領域２０６
からなるＭＯＳ型トランジスタ２３０が形成される。半
導体基板２０２の表面上に、絶縁層２０７が形成され
る。この絶縁層２０７には、エッチングにより不純物拡
散領域２０６の上側にコンタクトホール２５２が形成さ
れる。また、ダイシングライン部２５０の領域もエッチ
ングにより、絶縁層２０７は除去される。特に図４１を
参照して、ダイシングライン部２５０の領域から絶縁層
２０７を選択的に除去する際に、アライメントマーク２
２０が、複数個形成される。
基板２０２の表面に、素子分離用の酸化膜２０３が形成
される。この酸化膜２０３の間の領域に、ゲート電極２
０４，ゲート酸化膜２０５および不純物拡散領域２０６
からなるＭＯＳ型トランジスタ２３０が形成される。半
導体基板２０２の表面上に、絶縁層２０７が形成され
る。この絶縁層２０７には、エッチングにより不純物拡
散領域２０６の上側にコンタクトホール２５２が形成さ
れる。また、ダイシングライン部２５０の領域もエッチ
ングにより、絶縁層２０７は除去される。特に図４１を
参照して、ダイシングライン部２５０の領域から絶縁層
２０７を選択的に除去する際に、アライメントマーク２
２０が、複数個形成される。
【００１９】図３４と図４２を参照して、半導体基板２
０２の表面上にＴｉＮ／Ｔｉからなるバリアメタルがス
パッタリングにより形成される。
０２の表面上にＴｉＮ／Ｔｉからなるバリアメタルがス
パッタリングにより形成される。
【００２０】図３５と図４３を参照して、半導体基板２
０２の表面上に、ＣＶＤ法によりタングステン層２０１
が堆積される。これによりコンタクトホール２５２はタ
ングステン層２０１によって埋込まれる。
０２の表面上に、ＣＶＤ法によりタングステン層２０１
が堆積される。これによりコンタクトホール２５２はタ
ングステン層２０１によって埋込まれる。
【００２１】図３６と図４４を参照して、タングステン
層２０１の堆積された表面全面がエッチバックされる。
これによりタングステンプラグ２０１ｂが形成される。
また、このエッチバックによりダイシングライン部２５
０において、半導体基板２０２の表面が荒れる。また、
絶縁層２０７の周辺部には、タングステン層２０１ａが
残査として残る。特に図４４を参照して、アライメント
マーク２２０の周辺にも、タングステン層２０１ａが残
査として残る。
層２０１の堆積された表面全面がエッチバックされる。
これによりタングステンプラグ２０１ｂが形成される。
また、このエッチバックによりダイシングライン部２５
０において、半導体基板２０２の表面が荒れる。また、
絶縁層２０７の周辺部には、タングステン層２０１ａが
残査として残る。特に図４４を参照して、アライメント
マーク２２０の周辺にも、タングステン層２０１ａが残
査として残る。
【００２２】図３７と図４５を参照して、半導体基板２
０２の表面全面に、第１のアルミニウム層が形成され
る。このアルミニウム層がエッチングされて、アルミニ
ウム配線層２０９が形成される。この第１のアルミニウ
ム配線層２０９は、タングステンプラグ２０１ｂの上部
に残される。特に図４５を参照して、アライメントマー
ク２２０の上部にも、第１のアルミニウム配線層２０９
が残される。
０２の表面全面に、第１のアルミニウム層が形成され
る。このアルミニウム層がエッチングされて、アルミニ
ウム配線層２０９が形成される。この第１のアルミニウ
ム配線層２０９は、タングステンプラグ２０１ｂの上部
に残される。特に図４５を参照して、アライメントマー
ク２２０の上部にも、第１のアルミニウム配線層２０９
が残される。
【００２３】図３８と図４６を参照して、半導体基板２
０２の表面全面に、絶縁層が形成される。この絶縁層が
エッチングされて、層間絶縁膜２１０が形成される。こ
の層間絶縁膜２１０は、絶縁層２０７の表面上だけ残さ
れる。また、層間絶縁膜２１０は、第１のアルミニウム
配線層２０９の一部表面上もエッチング除去される。こ
れにより、層間絶縁膜２１０にはスルーホール２５３が
形成され、第１のアルミニウム配線層２０９の一部表面
が露出する。特に図４６を参照して、アライメントマー
ク２２０の上部にも層間絶縁膜２１０が残される。
０２の表面全面に、絶縁層が形成される。この絶縁層が
エッチングされて、層間絶縁膜２１０が形成される。こ
の層間絶縁膜２１０は、絶縁層２０７の表面上だけ残さ
れる。また、層間絶縁膜２１０は、第１のアルミニウム
配線層２０９の一部表面上もエッチング除去される。こ
れにより、層間絶縁膜２１０にはスルーホール２５３が
形成され、第１のアルミニウム配線層２０９の一部表面
が露出する。特に図４６を参照して、アライメントマー
ク２２０の上部にも層間絶縁膜２１０が残される。
【００２４】図３９と図４７を参照して、半導体基板２
０２の表面全面に、第２のアルミニウム層が形成され
る。この第２のアルミニウム層がエッチングされて、第
２のアルミニウム配線層２１１が形成される。この第２
のアルミニウム配線層２１１は、絶縁層２０７の上部だ
け残される。特に図４７を参照して、アライメントマー
ク２２０の上部にも第２のアルミニウム配線層２１１が
残される。
０２の表面全面に、第２のアルミニウム層が形成され
る。この第２のアルミニウム層がエッチングされて、第
２のアルミニウム配線層２１１が形成される。この第２
のアルミニウム配線層２１１は、絶縁層２０７の上部だ
け残される。特に図４７を参照して、アライメントマー
ク２２０の上部にも第２のアルミニウム配線層２１１が
残される。
【００２５】図４０と図４８を参照して、半導体基板２
０２の表面全面に、パッシベーション層が形成される。
このパッシベーション層がエッチングされて、パッシベ
ーション膜２１２が形成される。エッチングにより、パ
ッシベーション膜２１２は、素子形成部２６０を被覆す
るように残される。また、パッシベーション膜２１２
は、第２のアルミニウム配線層２１１の一部表面上もエ
ッチング除去される。これにより、パッシベーション膜
２１２に開口が形成され、第２のアルミニウム配線層２
１１の一部表面が露出する。この第２のアルミニウム配
線層２１１の露出部がボンディングパッド部２１３とな
る。特に図４８を参照して、アライメントマーク２２０
の上部にも、パッシベーション膜２１２が残される。
０２の表面全面に、パッシベーション層が形成される。
このパッシベーション層がエッチングされて、パッシベ
ーション膜２１２が形成される。エッチングにより、パ
ッシベーション膜２１２は、素子形成部２６０を被覆す
るように残される。また、パッシベーション膜２１２
は、第２のアルミニウム配線層２１１の一部表面上もエ
ッチング除去される。これにより、パッシベーション膜
２１２に開口が形成され、第２のアルミニウム配線層２
１１の一部表面が露出する。この第２のアルミニウム配
線層２１１の露出部がボンディングパッド部２１３とな
る。特に図４８を参照して、アライメントマーク２２０
の上部にも、パッシベーション膜２１２が残される。
【００２６】以上のようにして、従来の半導体装置は製
造される。
造される。
【００２７】
【発明が解決しようとする課題】以上のような従来の半
導体装置においては、図３１，図３２に示されるように
ダイシングライン部２５０と素子形成領域２６０の間に
生じる段差やアライメントマークにより生じる段差は回
避できない。これらの段差により生じる弊害を以下に説
明する。
導体装置においては、図３１，図３２に示されるように
ダイシングライン部２５０と素子形成領域２６０の間に
生じる段差やアライメントマークにより生じる段差は回
避できない。これらの段差により生じる弊害を以下に説
明する。
【００２８】図４９は、径の異なる複数のコンタクトホ
ールにタングステンプラグを形成する工程を示す断面図
である。図４９（ａ）を参照して、コンタクトホールＨ
１の径が最も大きく、次いでコンタクトホールＨ２，コ
ンタクトホールＨ３の順となっている。図４９（ｂ）を
参照して、表面全面にタングステン層２０１を堆積させ
る。図４９（ｃ）を参照して、このタングステン層２０
１を全面エッチバックする。これにより径の最も小さい
コンタクトホールＨ３には、タングステンプラグ２０１
ｂが形成される。しかし、コンタクトホールＨ３よりも
径の大きいコンタクトホールＨ２，Ｈ１では、タングス
テン層２０１の埋込みが不十分なため、エッチバック時
に基板表面が荒れてしまう。コンタクトホールＨ２，Ｈ
１を埋込むには、図示したタングステン層２０１の厚み
では、薄すぎるためである。コンタクトホールＨ３の径
に比較的近い径（たとえばコンタクトホールＨ２）であ
れば、設計上の工夫でコンタクトホールＨ３の径に統一
することが可能である。よって、コンタクトホールＨ２
では、完全に埋込むことが可能となり、接合表面の荒れ
を防ぐことができる。これに対し、コンタクトホールＨ
１程度の径になると、その径を設計段階で小さくするこ
とも、タングステン層を厚くして埋込むことも不可能に
近い。実際のデバイスでは、このコンタクトホールＨ１
の部分は、上述した不可避のダイシングラインやアライ
メントマークによる段差部に相当する。したがって、ダ
イシングラインやアライメントマークによる段差部で
は、タングステンプラグ形成時のエッチバックにより、
基板表面が荒れてしまう。とくにダイシングラインに
は、アライメントマークが図３０に示されるように形成
されている。ダイシングラインにおける基板表面の荒れ
が、このアライメントマークに及ぼす影響を以下に述べ
る。
ールにタングステンプラグを形成する工程を示す断面図
である。図４９（ａ）を参照して、コンタクトホールＨ
１の径が最も大きく、次いでコンタクトホールＨ２，コ
ンタクトホールＨ３の順となっている。図４９（ｂ）を
参照して、表面全面にタングステン層２０１を堆積させ
る。図４９（ｃ）を参照して、このタングステン層２０
１を全面エッチバックする。これにより径の最も小さい
コンタクトホールＨ３には、タングステンプラグ２０１
ｂが形成される。しかし、コンタクトホールＨ３よりも
径の大きいコンタクトホールＨ２，Ｈ１では、タングス
テン層２０１の埋込みが不十分なため、エッチバック時
に基板表面が荒れてしまう。コンタクトホールＨ２，Ｈ
１を埋込むには、図示したタングステン層２０１の厚み
では、薄すぎるためである。コンタクトホールＨ３の径
に比較的近い径（たとえばコンタクトホールＨ２）であ
れば、設計上の工夫でコンタクトホールＨ３の径に統一
することが可能である。よって、コンタクトホールＨ２
では、完全に埋込むことが可能となり、接合表面の荒れ
を防ぐことができる。これに対し、コンタクトホールＨ
１程度の径になると、その径を設計段階で小さくするこ
とも、タングステン層を厚くして埋込むことも不可能に
近い。実際のデバイスでは、このコンタクトホールＨ１
の部分は、上述した不可避のダイシングラインやアライ
メントマークによる段差部に相当する。したがって、ダ
イシングラインやアライメントマークによる段差部で
は、タングステンプラグ形成時のエッチバックにより、
基板表面が荒れてしまう。とくにダイシングラインに
は、アライメントマークが図３０に示されるように形成
されている。ダイシングラインにおける基板表面の荒れ
が、このアライメントマークに及ぼす影響を以下に述べ
る。
【００２９】一般に、各層間の位置合せには、アライメ
ントマークが用いられる。この位置合せは、凹または凸
型のアライメントマークにＨｅ−Ｎｅレーザ光（λ＝６
３３ｎｍ）をスキャンさせ、その反射光の強度からアラ
イメントマークのパターンの中心を認識することにより
行なわれる。
ントマークが用いられる。この位置合せは、凹または凸
型のアライメントマークにＨｅ−Ｎｅレーザ光（λ＝６
３３ｎｍ）をスキャンさせ、その反射光の強度からアラ
イメントマークのパターンの中心を認識することにより
行なわれる。
【００３０】図５０は、基板表面に荒れを生じていない
場合の凹型（ａ）および凸型（ｂ）のアライメントマー
クの断面およびアライメント波形を示す図である。ま
た、図５１は基板表面に荒れを生じている場合の凹型
（ａ）および凸型（ｂ）のアライメントマークの断面お
よびアライメント波形を示す図である。
場合の凹型（ａ）および凸型（ｂ）のアライメントマー
クの断面およびアライメント波形を示す図である。ま
た、図５１は基板表面に荒れを生じている場合の凹型
（ａ）および凸型（ｂ）のアライメントマークの断面お
よびアライメント波形を示す図である。
【００３１】図５０を参照して、タングステンプラグプ
ロセスを用いずに、コンタクトホールにアルミニウム配
線層を施す場合、タングステン層のエッチバック工程が
ない。よって、基板表面に荒れを生じない。このため、
凹型（ａ），凸型（ｂ）とともに、良好なアライメント
波形を示す。したがってアライメントマークのパターン
の中心の認識が可能である。
ロセスを用いずに、コンタクトホールにアルミニウム配
線層を施す場合、タングステン層のエッチバック工程が
ない。よって、基板表面に荒れを生じない。このため、
凹型（ａ），凸型（ｂ）とともに、良好なアライメント
波形を示す。したがってアライメントマークのパターン
の中心の認識が可能である。
【００３２】これに対して、タングステンプラグプロセ
スを用いる場合は、図５１を参照して、タングステン層
のエッチバック工程により基板表面に荒れが生じる。こ
の表面の荒れによって、アライメント波形が乱れる。こ
のアライメント波形の乱れは、凹型の（ａ）で示される
程度であれば、パターンの中心が認識可能であるので使
用可能である。しかし、凸型（ａ）は、アライメント波
形の乱れがひどく、パターンの中心の認識が困難とな
る。
スを用いる場合は、図５１を参照して、タングステン層
のエッチバック工程により基板表面に荒れが生じる。こ
の表面の荒れによって、アライメント波形が乱れる。こ
のアライメント波形の乱れは、凹型の（ａ）で示される
程度であれば、パターンの中心が認識可能であるので使
用可能である。しかし、凸型（ａ）は、アライメント波
形の乱れがひどく、パターンの中心の認識が困難とな
る。
【００３３】以上のように、エッチバックタングステン
プラグ技術を採用する場合、基板荒れを生じ、アライメ
ント精度の低下をもたらすという問題点があった。
プラグ技術を採用する場合、基板荒れを生じ、アライメ
ント精度の低下をもたらすという問題点があった。
【００３４】上記問題点を解決する方法として、ダイシ
ングライン全面に絶縁膜を残すという方法が考えられ
る。以下、その方法について説明する。
ングライン全面に絶縁膜を残すという方法が考えられ
る。以下、その方法について説明する。
【００３５】図５２は、図２９のＢ部に対応する拡大平
面図である。ダイシングライン部３５０には、基板の上
に絶縁膜が残されている。また、ダイシングライン部３
５０には、アライメントマーク３２０が複数個形成され
ている。このアライメントマーク３２０は、凹型のアラ
イメントマークである。また、ダイシングライン部３５
０は、ダイシングライン時に切断される領域であり、た
とえばｋ−ｋ線に沿って切断される。
面図である。ダイシングライン部３５０には、基板の上
に絶縁膜が残されている。また、ダイシングライン部３
５０には、アライメントマーク３２０が複数個形成され
ている。このアライメントマーク３２０は、凹型のアラ
イメントマークである。また、ダイシングライン部３５
０は、ダイシングライン時に切断される領域であり、た
とえばｋ−ｋ線に沿って切断される。
【００３６】図５３は、図５２のｐ−ｐ線に沿う断面
図，図５４は、図５２のｑ−ｑ線に沿う断面図である。
なお、図３１，図３２と同一箇所については、図の符号
を対応する符号で示している。これらの図を参照して、
半導体基板３０２の上に、絶縁層３０７が残されてい
る。このため、半導体基板３０２の表面はタングステン
プラグ形成時のエッチバックにより、荒れを生じること
はない。また、絶縁層３０７に凹型のアライメントマー
ク３２０が複数個形成されている。凹型のアライメント
マークであれば、図５１（ａ）に示すように、タングス
テンプラグ形成時のエッチバックが施されても、大きな
アライメント精度の低下はない。
図，図５４は、図５２のｑ−ｑ線に沿う断面図である。
なお、図３１，図３２と同一箇所については、図の符号
を対応する符号で示している。これらの図を参照して、
半導体基板３０２の上に、絶縁層３０７が残されてい
る。このため、半導体基板３０２の表面はタングステン
プラグ形成時のエッチバックにより、荒れを生じること
はない。また、絶縁層３０７に凹型のアライメントマー
ク３２０が複数個形成されている。凹型のアライメント
マークであれば、図５１（ａ）に示すように、タングス
テンプラグ形成時のエッチバックが施されても、大きな
アライメント精度の低下はない。
【００３７】以上のように、ダイシングライン全面にお
いて、基板上に絶縁膜を残すことによって、アライメン
ト精度の低下は防止することができる。しかし、上記の
ようにダイシングライン部に絶縁層を残す構成とした場
合、図５２のｋ−ｋ線に沿ってダイシングする際に以下
の問題が生じる。
いて、基板上に絶縁膜を残すことによって、アライメン
ト精度の低下は防止することができる。しかし、上記の
ようにダイシングライン部に絶縁層を残す構成とした場
合、図５２のｋ−ｋ線に沿ってダイシングする際に以下
の問題が生じる。
【００３８】図５５は、図５２のｋ−ｋ線に沿ってダイ
シングする時の様子を示すｐ−ｐ線に沿う断面図であ
る。図５５を参照して、ダイサーの刃３４０によって、
ダイシングラインの絶縁層３０７と半導体基板３０２が
切断される。しかし、このダイシング時に絶縁層３０７
と半導体基板３０２にクラックが発生する。このクラッ
クは、絶縁層３０７中を延び、絶縁層３０７に形成され
た素子形成領域３６０の配線層３１５にまで及ぶ。これ
により、層間ショートや信頼性の低下を引き起すという
問題点があった。
シングする時の様子を示すｐ−ｐ線に沿う断面図であ
る。図５５を参照して、ダイサーの刃３４０によって、
ダイシングラインの絶縁層３０７と半導体基板３０２が
切断される。しかし、このダイシング時に絶縁層３０７
と半導体基板３０２にクラックが発生する。このクラッ
クは、絶縁層３０７中を延び、絶縁層３０７に形成され
た素子形成領域３６０の配線層３１５にまで及ぶ。これ
により、層間ショートや信頼性の低下を引き起すという
問題点があった。
【００３９】上記の問題点を解決するための半導体装置
が、特開平２−２１１６５２号公報に開示されている。
上記先行技術に開示されている半導体装置の構成につい
て以下に説明する。
が、特開平２−２１１６５２号公報に開示されている。
上記先行技術に開示されている半導体装置の構成につい
て以下に説明する。
【００４０】図５６は、上記先行技術に開示された半導
体装置の概略構成を示す断面図である。図５６を参照し
て、ウエハからチップを分断する前の状態であり、素子
形成部４６０の間には、ダイシング時に切断されるダイ
シングライン部４５０がある。半導体基板４０２の表面
には、素子分離用の酸化膜４０３が形成されている。半
導体基板４０２の表面上には、絶縁層４０７が形成され
ている。この絶縁層４０７は、ダイシングライン部４５
０に開口４５１を有する。この開口４５１からは、半導
体基板４０２の一部表面が露出している。ダイシングラ
イン部４５０において、絶縁層４０７の上には、タング
ステン配線層４０１が形成されている。このタングステ
ン配線層４０１は、ダイシングライン部４５０におい
て、絶縁層４０７を被覆している。また、タングステン
配線層４０１は、絶縁層４０７の開口４５１を埋込んで
いる。素子形成部４６０においては、絶縁層４０７とタ
ングステン配線層４０１の上に、絶縁膜４２３が形成さ
れている。
体装置の概略構成を示す断面図である。図５６を参照し
て、ウエハからチップを分断する前の状態であり、素子
形成部４６０の間には、ダイシング時に切断されるダイ
シングライン部４５０がある。半導体基板４０２の表面
には、素子分離用の酸化膜４０３が形成されている。半
導体基板４０２の表面上には、絶縁層４０７が形成され
ている。この絶縁層４０７は、ダイシングライン部４５
０に開口４５１を有する。この開口４５１からは、半導
体基板４０２の一部表面が露出している。ダイシングラ
イン部４５０において、絶縁層４０７の上には、タング
ステン配線層４０１が形成されている。このタングステ
ン配線層４０１は、ダイシングライン部４５０におい
て、絶縁層４０７を被覆している。また、タングステン
配線層４０１は、絶縁層４０７の開口４５１を埋込んで
いる。素子形成部４６０においては、絶縁層４０７とタ
ングステン配線層４０１の上に、絶縁膜４２３が形成さ
れている。
【００４１】上記のように、先行技術に開示された半導
体装置は構成されている。この半導体装置は、ダイシン
グライン部４５０に絶縁層４０７とタングステンプラグ
４０１を残したことで、ダイシングによる絶縁膜の割れ
が他のチップに及ぶのを防いでいる。しかしながら、図
５７に示すように、ダイシングライン部４５０をダイサ
ーの刃４４０で切断する際、以下の問題点を生ずる。
体装置は構成されている。この半導体装置は、ダイシン
グライン部４５０に絶縁層４０７とタングステンプラグ
４０１を残したことで、ダイシングによる絶縁膜の割れ
が他のチップに及ぶのを防いでいる。しかしながら、図
５７に示すように、ダイシングライン部４５０をダイサ
ーの刃４４０で切断する際、以下の問題点を生ずる。
【００４２】図５８は、先行技術に開示された半導体装
置のダイシングライン部を切断した後の状態を示す斜視
図である。図５８を参照して、先行技術に開示された半
導体装置は、ダイシングライン部４５０において、タン
グステン配線層４０１が絶縁層４０７の全面を被覆する
ように形成されている。このため、図５７に示すよう
に、切断の際、まず、タングステン配線層４０１を切断
しなくてはならない。この切断によって、タングステン
配線層４０１の破片が飛散り、図５８に示すように、ボ
ンディングパッド４１３の間にまたがる恐れがある。こ
のように、配線層の切断によってボンディングパッド間
でショートを引き起こすという問題点があった。また、
タングステン配線層４０１と絶縁層４０７の２層を切断
せねばならず、特に、タングステン配線層４０１が硬度
の高い材質である場合、ダイサーの刃４４０の摩耗が激
しく、欠損回数も多くなる。このようにダイサーの刃４
４０の寿命が短くなるという問題点もあった。
置のダイシングライン部を切断した後の状態を示す斜視
図である。図５８を参照して、先行技術に開示された半
導体装置は、ダイシングライン部４５０において、タン
グステン配線層４０１が絶縁層４０７の全面を被覆する
ように形成されている。このため、図５７に示すよう
に、切断の際、まず、タングステン配線層４０１を切断
しなくてはならない。この切断によって、タングステン
配線層４０１の破片が飛散り、図５８に示すように、ボ
ンディングパッド４１３の間にまたがる恐れがある。こ
のように、配線層の切断によってボンディングパッド間
でショートを引き起こすという問題点があった。また、
タングステン配線層４０１と絶縁層４０７の２層を切断
せねばならず、特に、タングステン配線層４０１が硬度
の高い材質である場合、ダイサーの刃４４０の摩耗が激
しく、欠損回数も多くなる。このようにダイサーの刃４
４０の寿命が短くなるという問題点もあった。
【００４３】本発明は上記のような問題点を解決するた
めになされたもので、エッチバックタングステンプラグ
プロセスを経ても、アライメント精度の低下，層間ショ
ートや信頼性の低下，ボンディングパッド間のショート
及びダイサーの刃の短命化を防止可能な半導体装置およ
びその製造方法を提供することを目的とする。
めになされたもので、エッチバックタングステンプラグ
プロセスを経ても、アライメント精度の低下，層間ショ
ートや信頼性の低下，ボンディングパッド間のショート
及びダイサーの刃の短命化を防止可能な半導体装置およ
びその製造方法を提供することを目的とする。
【００４４】
【課題を解決するための手段】請求項１に記載の本発明
に従った半導体装置は、半導体基板と素子形成領域と、
第１の材料からなる絶縁層と、第２の材料からなる充填
層とを備えている。半導体基板は、主表面を有してい
る。素子形成領域は、半導体基板の主表面に形成された
素子を含んでいる。第１の材料からなる絶縁層は、素子
形成領域を覆うように形成されている。また、第１の材
料からなる絶縁層は、素子形成領域を取囲むように配置
され、かつ第１の材料からなる絶縁層の頂面から半導体
基板の主表面に延びる穴を有している。第２の材料から
なる充填層は、穴を充填するように形成され、かつ第１
の材料からなる絶縁層の頂面に連続した頂面を有してい
る。
に従った半導体装置は、半導体基板と素子形成領域と、
第１の材料からなる絶縁層と、第２の材料からなる充填
層とを備えている。半導体基板は、主表面を有してい
る。素子形成領域は、半導体基板の主表面に形成された
素子を含んでいる。第１の材料からなる絶縁層は、素子
形成領域を覆うように形成されている。また、第１の材
料からなる絶縁層は、素子形成領域を取囲むように配置
され、かつ第１の材料からなる絶縁層の頂面から半導体
基板の主表面に延びる穴を有している。第２の材料から
なる充填層は、穴を充填するように形成され、かつ第１
の材料からなる絶縁層の頂面に連続した頂面を有してい
る。
【００４５】請求項２に記載の本発明に従った半導体装
置の製造方法によれば、まず、半導体基板の主表面に形
成された素子を含む素子形成領域が形成される。素子形
成領域を覆うように第１の材料からなる絶縁層が形成さ
れる。素子形成領域を取囲むように、かつ絶縁層の頂面
から半導体基板の主表面に延びるように穴が絶縁層に形
成される。穴を充填するように、かつ絶縁層の頂面に連
続した頂面を有するように第２の材料からなる充填層が
形成される。
置の製造方法によれば、まず、半導体基板の主表面に形
成された素子を含む素子形成領域が形成される。素子形
成領域を覆うように第１の材料からなる絶縁層が形成さ
れる。素子形成領域を取囲むように、かつ絶縁層の頂面
から半導体基板の主表面に延びるように穴が絶縁層に形
成される。穴を充填するように、かつ絶縁層の頂面に連
続した頂面を有するように第２の材料からなる充填層が
形成される。
【００４６】請求項３に記載の本発明に従った半導体装
置は、半導体基板と素子形成領域と、導電領域と、絶縁
層と、導電材料からなる第１の充填層と、導電材料から
なる第２の充填層とを備えている。半導体基板は、主表
面を有している。素子形成領域は、半導体基板の主表面
に形成される素子を含んでいる。導電領域は、素子形成
領域内で半導体基板の主表面に形成されている。絶縁層
は、素子形成領域を覆うように形成されている。また、
この絶縁層は、素子形成領域を取囲むように配置され、
かつ絶縁層の頂面から半導体基板の主表面に延びる第１
の穴を有している。さらに、この絶縁層には、素子形成
領域内で、絶縁層の表面から導電領域に達する第２の穴
を有している。導電材料からなる第１の充填層は、第１
の穴を充填するように、かつ絶縁層の頂面に連続した頂
面を有するように形成されている。導電材料からなる第
２の充填層は、第２の穴を充填するように、かつ絶縁層
の頂面に連続した頂面を有するように形成されている。
置は、半導体基板と素子形成領域と、導電領域と、絶縁
層と、導電材料からなる第１の充填層と、導電材料から
なる第２の充填層とを備えている。半導体基板は、主表
面を有している。素子形成領域は、半導体基板の主表面
に形成される素子を含んでいる。導電領域は、素子形成
領域内で半導体基板の主表面に形成されている。絶縁層
は、素子形成領域を覆うように形成されている。また、
この絶縁層は、素子形成領域を取囲むように配置され、
かつ絶縁層の頂面から半導体基板の主表面に延びる第１
の穴を有している。さらに、この絶縁層には、素子形成
領域内で、絶縁層の表面から導電領域に達する第２の穴
を有している。導電材料からなる第１の充填層は、第１
の穴を充填するように、かつ絶縁層の頂面に連続した頂
面を有するように形成されている。導電材料からなる第
２の充填層は、第２の穴を充填するように、かつ絶縁層
の頂面に連続した頂面を有するように形成されている。
【００４７】請求項４に記載の本発明に従った半導体装
置の製造方法によれば、まず、半導体基板の主表面に形
成された素子を含む素子形成領域が形成される。素子形
成領域内で半導体基板の主表面に導電領域が形成され
る。素子形成領域を覆うように絶縁層が形成される。素
子形成領域を取囲み、かつ絶縁層の頂面から半導体基板
の主表面に延びる第１の穴が絶縁層に形成される。素子
形成領域内で絶縁層の頂面から導電領域に達する第２の
穴が絶縁層に形成される。第１の穴を充填し、かつ絶縁
層の頂面に連続した頂面を有するように導電材料からな
る第１の充填層と第２の穴を充填するように、かつ絶縁
層の頂面に連続した頂面を有するように導電材料からな
る第２の充填層とが形成される。
置の製造方法によれば、まず、半導体基板の主表面に形
成された素子を含む素子形成領域が形成される。素子形
成領域内で半導体基板の主表面に導電領域が形成され
る。素子形成領域を覆うように絶縁層が形成される。素
子形成領域を取囲み、かつ絶縁層の頂面から半導体基板
の主表面に延びる第１の穴が絶縁層に形成される。素子
形成領域内で絶縁層の頂面から導電領域に達する第２の
穴が絶縁層に形成される。第１の穴を充填し、かつ絶縁
層の頂面に連続した頂面を有するように導電材料からな
る第１の充填層と第２の穴を充填するように、かつ絶縁
層の頂面に連続した頂面を有するように導電材料からな
る第２の充填層とが形成される。
【００４８】
【作用】請求項１に記載の半導体装置によれば、第１の
絶縁層には穴が形成されている。この穴は、素子形成領
域を取囲むように配置され、かつ絶縁層の頂面から半導
体基板の主表面に延びるように形成されている。この穴
には第２の材料からなる充填層が充填されている。よっ
て、充填層は素子形成領域を取囲むように配置されてい
る。このため、素子形成領域以外の絶縁層で覆われた部
分を切断する場合、切断によって生じるクラックの進行
は、充填層により妨げられる。したがって、クラックは
素子形成領域に及ばず、層間ショートや信頼性の低下を
防止することができる。さらに、第２の材料からなる充
填層が、絶縁層の頂面に連続した頂面を有している。す
なわち、素子形成領域以外の絶縁層の上には、充填層は
形成されていない。このため、素子形成領域以外の絶縁
層部を切断する場合、絶縁層のみを切断するため、ダイ
サーの刃の寿命が長くなる。
絶縁層には穴が形成されている。この穴は、素子形成領
域を取囲むように配置され、かつ絶縁層の頂面から半導
体基板の主表面に延びるように形成されている。この穴
には第２の材料からなる充填層が充填されている。よっ
て、充填層は素子形成領域を取囲むように配置されてい
る。このため、素子形成領域以外の絶縁層で覆われた部
分を切断する場合、切断によって生じるクラックの進行
は、充填層により妨げられる。したがって、クラックは
素子形成領域に及ばず、層間ショートや信頼性の低下を
防止することができる。さらに、第２の材料からなる充
填層が、絶縁層の頂面に連続した頂面を有している。す
なわち、素子形成領域以外の絶縁層の上には、充填層は
形成されていない。このため、素子形成領域以外の絶縁
層部を切断する場合、絶縁層のみを切断するため、ダイ
サーの刃の寿命が長くなる。
【００４９】請求項２に記載の半導体装置の製造方法に
よれば、上記の効果を有する半導体装置が得られる。
よれば、上記の効果を有する半導体装置が得られる。
【００５０】請求項３に記載の半導体装置によれば、導
電材料からなる第１の充填層が、絶縁層の頂面に連続し
た頂面を有している。すなわち、素子形成領域以外の絶
縁層上には、導電材料からなる第１の充填層は形成され
ていない。このため、素子形成領域以外の絶縁層を切断
する場合、導電材料からなる第１の充填層が切断されな
いため、導電材料からなる第１の充填層が飛散ることは
ない。したがって、ボンディングパッド間に、導電材料
からなる第１の充填層がまたがることはなく、ボンディ
ングパッド間のショートが防止できる。
電材料からなる第１の充填層が、絶縁層の頂面に連続し
た頂面を有している。すなわち、素子形成領域以外の絶
縁層上には、導電材料からなる第１の充填層は形成され
ていない。このため、素子形成領域以外の絶縁層を切断
する場合、導電材料からなる第１の充填層が切断されな
いため、導電材料からなる第１の充填層が飛散ることは
ない。したがって、ボンディングパッド間に、導電材料
からなる第１の充填層がまたがることはなく、ボンディ
ングパッド間のショートが防止できる。
【００５１】請求項４に記載の半導体装置の製造方法に
よれば、第１の穴を充填するように、かつ絶縁層の頂面
に連続した頂面を有するように、導電材料からなる第１
の充填層が形成され、第２の穴を充填するように、かつ
絶縁層の頂面に連続した頂面を有するように導電材料か
らなる第２の充填層が形成される。まず第１の穴を充填
する第１の充填層には、導電領域と電気的に接続される
必要から導電材料が用いられる。また、第２の穴を充填
する第２の充填層は、素子形成領域以外の絶縁層上には
形成されない。よって、切断時に第２の充填層が飛び散
ってボンディングパッド間でショートを引き起こすこと
はない。これにより、第２の充填層に導電材料を用いる
ことが可能となる。すなわち、第１の充填層と第２の充
填層に同じ導電材料を用いることができる。このため、
同じ工程で、第１の穴と第２の穴をそれぞれ、第１の充
填層と第２の充填層で充填できる。したがって、製造工
程の簡略化が図れる。
よれば、第１の穴を充填するように、かつ絶縁層の頂面
に連続した頂面を有するように、導電材料からなる第１
の充填層が形成され、第２の穴を充填するように、かつ
絶縁層の頂面に連続した頂面を有するように導電材料か
らなる第２の充填層が形成される。まず第１の穴を充填
する第１の充填層には、導電領域と電気的に接続される
必要から導電材料が用いられる。また、第２の穴を充填
する第２の充填層は、素子形成領域以外の絶縁層上には
形成されない。よって、切断時に第２の充填層が飛び散
ってボンディングパッド間でショートを引き起こすこと
はない。これにより、第２の充填層に導電材料を用いる
ことが可能となる。すなわち、第１の充填層と第２の充
填層に同じ導電材料を用いることができる。このため、
同じ工程で、第１の穴と第２の穴をそれぞれ、第１の充
填層と第２の充填層で充填できる。したがって、製造工
程の簡略化が図れる。
【００５２】
【実施例】図１は、本発明の第一の実施例によるウエハ
を概略的に示す平面図である。
を概略的に示す平面図である。
【００５３】また、図２は、図１のＡ部を拡大して示す
拡大平面図である。これらの図を参照して、ウエハ１０
０には、複数の素子６０が形成されている。この素子６
０は、エッチバックタングステンプラグプロセスを経て
製造されている。また、素子６０の間には、素子の形成
されていないダイシングライン部５０がある。このダイ
シングライン部５０には、アライメントマーク２０が形
成されている。このダイシングライン部５０は、ウエハ
からチップに切断する際に切断される領域であり、たと
えばｉ−ｉ線に沿って切断される。
拡大平面図である。これらの図を参照して、ウエハ１０
０には、複数の素子６０が形成されている。この素子６
０は、エッチバックタングステンプラグプロセスを経て
製造されている。また、素子６０の間には、素子の形成
されていないダイシングライン部５０がある。このダイ
シングライン部５０には、アライメントマーク２０が形
成されている。このダイシングライン部５０は、ウエハ
からチップに切断する際に切断される領域であり、たと
えばｉ−ｉ線に沿って切断される。
【００５４】図３は図２のｌ−ｌ線に沿う部分の拡大平
面図，図４は、図２のｍ−ｍ線に沿う部分の拡大平面図
である。これらの図を参照して、ダイシングライン部５
０には、素子形成領域６０の周囲を囲むようにタングス
テンストリート１ａが形成されている。また、ダイシン
グライン部５０には、半導体基板に絶縁膜７が残されて
いる。このため、ダイシングライン部５０に形成される
アライメントマーク２０は凹型となる。
面図，図４は、図２のｍ−ｍ線に沿う部分の拡大平面図
である。これらの図を参照して、ダイシングライン部５
０には、素子形成領域６０の周囲を囲むようにタングス
テンストリート１ａが形成されている。また、ダイシン
グライン部５０には、半導体基板に絶縁膜７が残されて
いる。このため、ダイシングライン部５０に形成される
アライメントマーク２０は凹型となる。
【００５５】図５は図３のｌ−ｌ線に沿う断面図，図６
は図４のｍ−ｍ線に沿う断面図である。
は図４のｍ−ｍ線に沿う断面図である。
【００５６】図５を参照して、この図は、ダイシングラ
イン部５０にアライメントマークが配されていない部分
の断面図である。ウエハからチップに分断する前であ
り、素子形成領域６０の間に、ダイシングライン部５０
がある。まず素子形成領域６０について、半導体基板２
の表面に素子分離用の酸化膜３が形成されている。この
酸化膜３の間には、ＭＯＳ型トランジスタ３０が形成さ
れている。このＭＯＳ型トランジスタ３０は、ゲート電
極４，ゲート酸化膜５および不純物拡散領域６からなっ
ている。ＭＯＳ型トランジスタ３０が形成された半導体
基板２の表面上に絶縁層７が形成されている。この絶縁
層７は、不純物拡散領域６の上部にコンタクトホール５
２を有している。このコンタクトホール５２からは、不
純物拡散領域６の一部表面が露出している。コンタクト
ホール５２の側壁と底面には、ＴｉＮ／Ｔｉからなるバ
リアメタル８が薄く形成されている。コンタクトホール
５２は、タングステンプラグ１ｂによって埋込まれてい
る。このコンタクトホール５２の上には、第１のアルミ
ニウム配線層９が形成されている。この第１のアルミニ
ウム配線層９は、タングステンプラグ１ｂを介して、不
純物拡散領域６と電気的に接続されている。絶縁層７の
表面上には、層間絶縁膜１０が形成されている。この層
間絶縁膜１０は、第１のアルミニウム配線層９の上部に
スルーホール５３を有している。このスルーホール５３
から、第１のアルミニウム配線層９の一部表面が露出し
ている。層間絶縁膜１０の表面上には、第２のアルミニ
ウム配線層１１が形成されている。このアルミニウム配
線層１１は、スルーホール５３を介して、第１のアルミ
ニウム配線層９と電気的に接続されている。この第２の
アルミニウム配線層１１の表面上には、パッシベーショ
ン膜１２が形成されている。このパッシベーション膜１
２は、開口を有している。この開口からは、第２のアル
ミニウム配線層１１の一部表面が露出している。この第
２のアルミニウム配線層１１の露出部分がボンディング
パッド部１３となっている。次に、ダイシングライン部
５０について、半導体基板２の表面上に絶縁層７が形成
されている。この絶縁層７は、素子形成領域６０の周囲
を取囲むように溝部５１を有している。この溝部５１の
内壁には、薄くＴｉＮ／Ｔｉからなるバリアメタル８が
形成されている。また、この溝部５１は、タングステン
ストリート１ａによって埋込まれている。このタングス
テンストリート１ａは、素子形成領域６０の周囲を取囲
むように形成されている。
イン部５０にアライメントマークが配されていない部分
の断面図である。ウエハからチップに分断する前であ
り、素子形成領域６０の間に、ダイシングライン部５０
がある。まず素子形成領域６０について、半導体基板２
の表面に素子分離用の酸化膜３が形成されている。この
酸化膜３の間には、ＭＯＳ型トランジスタ３０が形成さ
れている。このＭＯＳ型トランジスタ３０は、ゲート電
極４，ゲート酸化膜５および不純物拡散領域６からなっ
ている。ＭＯＳ型トランジスタ３０が形成された半導体
基板２の表面上に絶縁層７が形成されている。この絶縁
層７は、不純物拡散領域６の上部にコンタクトホール５
２を有している。このコンタクトホール５２からは、不
純物拡散領域６の一部表面が露出している。コンタクト
ホール５２の側壁と底面には、ＴｉＮ／Ｔｉからなるバ
リアメタル８が薄く形成されている。コンタクトホール
５２は、タングステンプラグ１ｂによって埋込まれてい
る。このコンタクトホール５２の上には、第１のアルミ
ニウム配線層９が形成されている。この第１のアルミニ
ウム配線層９は、タングステンプラグ１ｂを介して、不
純物拡散領域６と電気的に接続されている。絶縁層７の
表面上には、層間絶縁膜１０が形成されている。この層
間絶縁膜１０は、第１のアルミニウム配線層９の上部に
スルーホール５３を有している。このスルーホール５３
から、第１のアルミニウム配線層９の一部表面が露出し
ている。層間絶縁膜１０の表面上には、第２のアルミニ
ウム配線層１１が形成されている。このアルミニウム配
線層１１は、スルーホール５３を介して、第１のアルミ
ニウム配線層９と電気的に接続されている。この第２の
アルミニウム配線層１１の表面上には、パッシベーショ
ン膜１２が形成されている。このパッシベーション膜１
２は、開口を有している。この開口からは、第２のアル
ミニウム配線層１１の一部表面が露出している。この第
２のアルミニウム配線層１１の露出部分がボンディング
パッド部１３となっている。次に、ダイシングライン部
５０について、半導体基板２の表面上に絶縁層７が形成
されている。この絶縁層７は、素子形成領域６０の周囲
を取囲むように溝部５１を有している。この溝部５１の
内壁には、薄くＴｉＮ／Ｔｉからなるバリアメタル８が
形成されている。また、この溝部５１は、タングステン
ストリート１ａによって埋込まれている。このタングス
テンストリート１ａは、素子形成領域６０の周囲を取囲
むように形成されている。
【００５７】図６を参照して、この図はダイシングライ
ン部５０にアライメントマークが配されている部分の断
面図である。素子形成領域６０については、図５に示す
アライメントマークが配されていない部分と同様の構成
である。また、ダイシングライン部５０については凹型
のアライメントマーク２０が複数個形成されている。そ
れ以外は、図５と同様の構成をなす。なお、図５，図６
において、ダイシングライン部５０は簡略化のためその
図示が省略してある。
ン部５０にアライメントマークが配されている部分の断
面図である。素子形成領域６０については、図５に示す
アライメントマークが配されていない部分と同様の構成
である。また、ダイシングライン部５０については凹型
のアライメントマーク２０が複数個形成されている。そ
れ以外は、図５と同様の構成をなす。なお、図５，図６
において、ダイシングライン部５０は簡略化のためその
図示が省略してある。
【００５８】上記のように、本発明の第一の実施例によ
る半導体装置が構成されている。次にこの半導体装置の
製造方法について以下に説明する。
る半導体装置が構成されている。次にこの半導体装置の
製造方法について以下に説明する。
【００５９】図７〜図１４は、本発明の第一の実施例に
よる半導体装置の製造方法を工程順に示す図３のｌ−ｌ
線に沿う断面図である。また、図１５〜図２２は、本発
明の第一の実施例による半導体装置の製造方法を工程順
に示す図４のｍ−ｍ線に沿う断面図である。
よる半導体装置の製造方法を工程順に示す図３のｌ−ｌ
線に沿う断面図である。また、図１５〜図２２は、本発
明の第一の実施例による半導体装置の製造方法を工程順
に示す図４のｍ−ｍ線に沿う断面図である。
【００６０】まず、図７と図１５を参照して、半導体基
板２の表面に素子分離用の酸化膜３が形成される。酸化
膜３の間には、ゲート電極４，ゲート酸化膜５および不
純物拡散領域６からなるＭＯＳ型トランジスタ３０が形
成される。半導体基板２の表面上に絶縁層７が形成され
る。素子形成領域６０においては、絶縁層７に開口５２
が形成される。この開口５２は、不純物拡散領域６の上
部に形成され、かつ、この開口５２からは、不純物拡散
領域６の一部表面が露出する。また、ダイシングライン
部５０においては、絶縁層７に溝部５１が形成される。
この溝部５１は、素子形成領域６０の周囲を取囲むよう
に形成され、かつこの溝部５１からは半導体基板１の一
部表面が露出する。特に図１５を参照して、絶縁層７に
凹型のアライメントマーク２０も形成される。
板２の表面に素子分離用の酸化膜３が形成される。酸化
膜３の間には、ゲート電極４，ゲート酸化膜５および不
純物拡散領域６からなるＭＯＳ型トランジスタ３０が形
成される。半導体基板２の表面上に絶縁層７が形成され
る。素子形成領域６０においては、絶縁層７に開口５２
が形成される。この開口５２は、不純物拡散領域６の上
部に形成され、かつ、この開口５２からは、不純物拡散
領域６の一部表面が露出する。また、ダイシングライン
部５０においては、絶縁層７に溝部５１が形成される。
この溝部５１は、素子形成領域６０の周囲を取囲むよう
に形成され、かつこの溝部５１からは半導体基板１の一
部表面が露出する。特に図１５を参照して、絶縁層７に
凹型のアライメントマーク２０も形成される。
【００６１】図８と図１６を参照して、半導体基板２の
表面上にスパッタリングによってＴｉＮ／Ｔｉからなる
バリアメタル８が薄く形成される。
表面上にスパッタリングによってＴｉＮ／Ｔｉからなる
バリアメタル８が薄く形成される。
【００６２】図９と図１７を参照して、バリアメタル８
が形成された半導体基板２の表面上に、ＣＶＤ法によ
り、タングステン層１が堆積される。このタングステン
層１の堆積により、開口５２と溝部５１がタングステン
層１で埋込まれる。
が形成された半導体基板２の表面上に、ＣＶＤ法によ
り、タングステン層１が堆積される。このタングステン
層１の堆積により、開口５２と溝部５１がタングステン
層１で埋込まれる。
【００６３】図１０と図１８を参照して、タングステン
層１が堆積された表面全面をエッチバックする。このエ
ッチバックにより、素子形成領域６０の開口５２にはタ
ングステンプラグ１ｂが形成される。また、ダイシング
ライン部５０には、素子形成領域６０を取囲むようにタ
ングステンストリート１ａが形成される。タングステン
プラグ１ｂは、不純物拡散領域６と電気的に接続され
る。特に図１８を参照して、タングステン層１のエッチ
バックにより、凹型のアライメントマーク２０から露出
している半導体基板２の一部表面が荒れる。
層１が堆積された表面全面をエッチバックする。このエ
ッチバックにより、素子形成領域６０の開口５２にはタ
ングステンプラグ１ｂが形成される。また、ダイシング
ライン部５０には、素子形成領域６０を取囲むようにタ
ングステンストリート１ａが形成される。タングステン
プラグ１ｂは、不純物拡散領域６と電気的に接続され
る。特に図１８を参照して、タングステン層１のエッチ
バックにより、凹型のアライメントマーク２０から露出
している半導体基板２の一部表面が荒れる。
【００６４】図１１と図１９を参照して、半導体基板２
の表面全面に、第１のアルミニウム層が形成される。こ
のアルミニウム層が、エッチングされて、第１のアルミ
ニウム配線層９が形成される。この第１のアルミニウム
配線層９は、タングステンプラグ１ｂの上部のみ残され
る。
の表面全面に、第１のアルミニウム層が形成される。こ
のアルミニウム層が、エッチングされて、第１のアルミ
ニウム配線層９が形成される。この第１のアルミニウム
配線層９は、タングステンプラグ１ｂの上部のみ残され
る。
【００６５】図１２と図２０を参照して、半導体基板２
の表面全面に、絶縁層が形成される。この絶縁層が、エ
ッチングされて、層間絶縁膜１０が形成される。この層
間絶縁膜１０は、絶縁層７の表面上のみ残される。ま
た、層間絶縁膜１０は、第１のアルミニウム配線層９の
一部表面上もエッチングにより除去される。これにより
層間絶縁膜１０には、スルーホール５３が形成され、第
１のアルミニウム配線層９の一部表面が露出する。
の表面全面に、絶縁層が形成される。この絶縁層が、エ
ッチングされて、層間絶縁膜１０が形成される。この層
間絶縁膜１０は、絶縁層７の表面上のみ残される。ま
た、層間絶縁膜１０は、第１のアルミニウム配線層９の
一部表面上もエッチングにより除去される。これにより
層間絶縁膜１０には、スルーホール５３が形成され、第
１のアルミニウム配線層９の一部表面が露出する。
【００６６】図１３と図２１を参照して、半導体基板２
の表面全面に、第２のアルミニウム層が形成される。こ
の第２のアルミニウム層が、エッチングされて第２のア
ルミニウム配線層１１が形成される。第２のアルミニウ
ム配線層１１は、層間絶縁膜１０の表面上のみ残され
る。第２のアルミニウム配線層１１は、層間絶縁膜１０
のスルーホール５３を介して第１のアルミニウム配線層
９の一部表面と接触する。
の表面全面に、第２のアルミニウム層が形成される。こ
の第２のアルミニウム層が、エッチングされて第２のア
ルミニウム配線層１１が形成される。第２のアルミニウ
ム配線層１１は、層間絶縁膜１０の表面上のみ残され
る。第２のアルミニウム配線層１１は、層間絶縁膜１０
のスルーホール５３を介して第１のアルミニウム配線層
９の一部表面と接触する。
【００６７】図１４と図２２を参照して、半導体基板２
の表面全面に、パッシベーション層が堆積される。この
パッシベーション層が、エッチングされてパッシベーシ
ョン膜１２が形成される。このエッチングにより、パッ
シベーション膜１２は、第２のアルミニウム配線層１１
を被覆するように残される。また、パッシベーション膜
１２は、第２のアルミニウム配線層１１の一部表面上も
エッチング除去される。これにより、パッシベーション
膜１２に開口が形成され、第２のアルミニウム配線層１
１の一部表面が露出する。この第２のアルミニウム配線
層１１の一部露出部分がボンディングパッド部１３とな
る。
の表面全面に、パッシベーション層が堆積される。この
パッシベーション層が、エッチングされてパッシベーシ
ョン膜１２が形成される。このエッチングにより、パッ
シベーション膜１２は、第２のアルミニウム配線層１１
を被覆するように残される。また、パッシベーション膜
１２は、第２のアルミニウム配線層１１の一部表面上も
エッチング除去される。これにより、パッシベーション
膜１２に開口が形成され、第２のアルミニウム配線層１
１の一部表面が露出する。この第２のアルミニウム配線
層１１の一部露出部分がボンディングパッド部１３とな
る。
【００６８】以上のようにして、本発明の第一の実施例
による半導体装置は製造される。このように製造された
本発明の第一の実施例による半導体装置においては、ダ
イシングライン部に絶縁膜が残され、そこに凹型のアラ
イメントマークが形成されている。このため、表面荒れ
によるアライメント精度の低下を防ぐことができる。ま
た、ダイシングライン部に残された絶縁膜に、素子形成
領域を取囲むようにタングステンストリートが形成され
ている。このため、図２のｉ−ｉ線に沿って切断した場
合、以下の利点がある。図２３を参照して、ダイシング
ライン部をダイサーの刃４０を用いて切断した場合、絶
縁層７と半導体基板２に切断部からクラックが発生す
る。このクラックが素子形成領域６０へ延びるが、素子
形成領域６０を取囲むようにタングステンストリート１
ａが形成されているため、クラックは、タングステンス
トリート１ａで止められる。よってクラックは素子形成
領域６０には及ばない。したがって、層間ショートや信
頼性の低下を防ぐことができる。
による半導体装置は製造される。このように製造された
本発明の第一の実施例による半導体装置においては、ダ
イシングライン部に絶縁膜が残され、そこに凹型のアラ
イメントマークが形成されている。このため、表面荒れ
によるアライメント精度の低下を防ぐことができる。ま
た、ダイシングライン部に残された絶縁膜に、素子形成
領域を取囲むようにタングステンストリートが形成され
ている。このため、図２のｉ−ｉ線に沿って切断した場
合、以下の利点がある。図２３を参照して、ダイシング
ライン部をダイサーの刃４０を用いて切断した場合、絶
縁層７と半導体基板２に切断部からクラックが発生す
る。このクラックが素子形成領域６０へ延びるが、素子
形成領域６０を取囲むようにタングステンストリート１
ａが形成されているため、クラックは、タングステンス
トリート１ａで止められる。よってクラックは素子形成
領域６０には及ばない。したがって、層間ショートや信
頼性の低下を防ぐことができる。
【００６９】さらに、前記先行技術に開示された半導体
装置のように、ダイシングライン部の絶縁層の上に配線
層が形成されていない。このため、ダイシング時の配線
層の飛散りによる、ボンディングパッド間のショートを
防止出来る。
装置のように、ダイシングライン部の絶縁層の上に配線
層が形成されていない。このため、ダイシング時の配線
層の飛散りによる、ボンディングパッド間のショートを
防止出来る。
【００７０】また、基板の表面上には、絶縁層の一層の
みであるから、絶縁層と配線層の二層を切断する場合に
比べて、ダイサーの刃の寿命が長くなる。
みであるから、絶縁層と配線層の二層を切断する場合に
比べて、ダイサーの刃の寿命が長くなる。
【００７１】次に、切断された後の半導体装置の構成に
ついて説明する。図２４は、本発明の第一の実施例によ
る半導体装置を切断した後の概略構成を示す断面図であ
る。図２４を参照して、ダイシングライン部５０の絶縁
層７が切断されるため、タングステンストリート１ａ，
パッシベーション膜８および絶縁層７が、半導体基板２
上に残される。このように、切断後のダイシングライン
部は構成されている。
ついて説明する。図２４は、本発明の第一の実施例によ
る半導体装置を切断した後の概略構成を示す断面図であ
る。図２４を参照して、ダイシングライン部５０の絶縁
層７が切断されるため、タングステンストリート１ａ，
パッシベーション膜８および絶縁層７が、半導体基板２
上に残される。このように、切断後のダイシングライン
部は構成されている。
【００７２】次に本発明の第二の実施例について以下に
説明する。図２５は、本発明の第二の実施例による図２
のｍ−ｍ線に沿った部分の拡大平面図である。また、図
２６は、図２５のｍ−ｍ線に沿う断面図である。これら
の図を参照して、素子形成領域１６０の間にダイシング
ライン部１５０が形成されている。素子形成領域１６０
は、第一の実施例と同様の構成である。ダイシングライ
ン部１５０においては、半導体基板２の表面上に絶縁層
１０７が残されている。この絶縁層１０７には、凹型の
アライメントマーク２０が複数個形成されている。ま
た、絶縁層１０７には、素子形成領域１６０を取囲むよ
うに、ホール状のタングステンストリート１０１ａが複
数個形成されている。
説明する。図２５は、本発明の第二の実施例による図２
のｍ−ｍ線に沿った部分の拡大平面図である。また、図
２６は、図２５のｍ−ｍ線に沿う断面図である。これら
の図を参照して、素子形成領域１６０の間にダイシング
ライン部１５０が形成されている。素子形成領域１６０
は、第一の実施例と同様の構成である。ダイシングライ
ン部１５０においては、半導体基板２の表面上に絶縁層
１０７が残されている。この絶縁層１０７には、凹型の
アライメントマーク２０が複数個形成されている。ま
た、絶縁層１０７には、素子形成領域１６０を取囲むよ
うに、ホール状のタングステンストリート１０１ａが複
数個形成されている。
【００７３】上記に示すように本発明の第二の実施例で
は、ホール状のタングステンストリート１０１ａが素子
形成領域を取囲むような構成となっている。
は、ホール状のタングステンストリート１０１ａが素子
形成領域を取囲むような構成となっている。
【００７４】なお、上記に示す二つの実施例では、素子
形成領域を取囲むタングステンストリートが一層のもの
を示したが、二層，三層と多層にわたって取囲むような
構成としてもよい。
形成領域を取囲むタングステンストリートが一層のもの
を示したが、二層，三層と多層にわたって取囲むような
構成としてもよい。
【００７５】また、上記実施例では、ダイシングライン
に絶縁膜を残した場合を示したが、図１４，図２２の後
の工程で、絶縁膜を取除き、図２７，図２８に示すよう
な構成としてもよい。図２７では、ダイシングライン５
０において、半導体基板２から絶縁膜を取り除く。ま
た、図２８では、ダイシングライン５０において、アラ
イメントマーク２０を残して、半導体基板２から絶縁膜
を取り除く。
に絶縁膜を残した場合を示したが、図１４，図２２の後
の工程で、絶縁膜を取除き、図２７，図２８に示すよう
な構成としてもよい。図２７では、ダイシングライン５
０において、半導体基板２から絶縁膜を取り除く。ま
た、図２８では、ダイシングライン５０において、アラ
イメントマーク２０を残して、半導体基板２から絶縁膜
を取り除く。
【００７６】さらに、上記に示す二つの実施例では、ダ
イシングライン部上の絶縁膜に形成した開口に、ＣＶＤ
法で形成したタングステン層を埋込んだが、材料は、ポ
リシリコン，アルミニウム・シリコン（ＡｌＳｉ），ア
ルミニウム・銅（ＡｌＣｕ），モリブデン（Ｍｏ）のよ
うにこの開口を完全に埋込めて、絶縁膜との間に界面を
形成するものであればよい。
イシングライン部上の絶縁膜に形成した開口に、ＣＶＤ
法で形成したタングステン層を埋込んだが、材料は、ポ
リシリコン，アルミニウム・シリコン（ＡｌＳｉ），ア
ルミニウム・銅（ＡｌＣｕ），モリブデン（Ｍｏ）のよ
うにこの開口を完全に埋込めて、絶縁膜との間に界面を
形成するものであればよい。
【００７７】
【発明の効果】請求項１に記載の半導体装置によれば、
第１の絶縁層には、穴が形成されている。この穴は、素
子形成領域を取囲むように配置され、絶縁層の頂面から
半導体基板の主表面に延びるように形成されている。こ
の穴には第２の材料からなる充填層が充填されている。
すなわち、充填層は素子形成領域を取り囲むように形成
されている。このため、クラックによる層間ショートや
信頼性の低下を防止することができる。また、第２の材
料からなる充填層が、絶縁層の頂面に連続した頂面を有
している。すなわち、素子形成領域以外では、絶縁層上
に充填層は形成されていない。このため、ダイサーの刃
の短命化を防止することができる。
第１の絶縁層には、穴が形成されている。この穴は、素
子形成領域を取囲むように配置され、絶縁層の頂面から
半導体基板の主表面に延びるように形成されている。こ
の穴には第２の材料からなる充填層が充填されている。
すなわち、充填層は素子形成領域を取り囲むように形成
されている。このため、クラックによる層間ショートや
信頼性の低下を防止することができる。また、第２の材
料からなる充填層が、絶縁層の頂面に連続した頂面を有
している。すなわち、素子形成領域以外では、絶縁層上
に充填層は形成されていない。このため、ダイサーの刃
の短命化を防止することができる。
【００７８】請求項２に記載の半導体装置の製造方法に
よれば、上記の効果を有する半導体装置が得られる。
よれば、上記の効果を有する半導体装置が得られる。
【００７９】請求項３に記載の半導体装置によれば、導
電材料からなる第１の充填層が、絶縁層の頂面に連続し
た頂面を有している。すなわち、素子形成領域以外で
は、絶縁層上に充填層は形成されていない。このため、
素子形成領域以外を切断する際に、導電材料からなる第
１の充填層を切断する必要はなく、導電材料からなる第
１の充填層が飛散ることはない。よって、ボンディング
パッド間のショートが防止できる。
電材料からなる第１の充填層が、絶縁層の頂面に連続し
た頂面を有している。すなわち、素子形成領域以外で
は、絶縁層上に充填層は形成されていない。このため、
素子形成領域以外を切断する際に、導電材料からなる第
１の充填層を切断する必要はなく、導電材料からなる第
１の充填層が飛散ることはない。よって、ボンディング
パッド間のショートが防止できる。
【００８０】請求項４に記載の半導体装置の製造方法に
よれば、第１の穴を充填するように、かつ絶縁層の頂面
に連続した頂面を有するように、導電材料からなる第１
の充填層が形成され、同時に、第２の穴を充填するよう
に、かつ絶縁層の頂面に連続した頂面を有するように導
電材料からなる第２の充填層が形成される。このため、
製造工程の簡略化を図ることができる。
よれば、第１の穴を充填するように、かつ絶縁層の頂面
に連続した頂面を有するように、導電材料からなる第１
の充填層が形成され、同時に、第２の穴を充填するよう
に、かつ絶縁層の頂面に連続した頂面を有するように導
電材料からなる第２の充填層が形成される。このため、
製造工程の簡略化を図ることができる。
【図１】本発明の第一の実施例によるウエハを概略的に
示す平面図である。
示す平面図である。
【図２】図１のＡ部を拡大して示す拡大平面図である。
【図３】図２のｌ−ｌ線に沿う部分を拡大して示す平面
図である。
図である。
【図４】図２のｍ−ｍ線に沿う部分を拡大して示す平面
図である。
図である。
【図５】図３のｌ−ｌ線に沿う断面図である。
【図６】図４のｍ−ｍ線に沿う断面図である。
【図７】本発明の第一の実施例による半導体装置の製造
方法の第１工程を示す図３のｌ−ｌ線に沿う断面図であ
る。
方法の第１工程を示す図３のｌ−ｌ線に沿う断面図であ
る。
【図８】本発明の第一の実施例による半導体装置の製造
方法の第２工程を示す図３のｌ−ｌ線に沿う断面図であ
る。
方法の第２工程を示す図３のｌ−ｌ線に沿う断面図であ
る。
【図９】本発明の第一の実施例による半導体装置の製造
方法の第３工程を示す図３のｌ−ｌ線に沿う断面図であ
る。
方法の第３工程を示す図３のｌ−ｌ線に沿う断面図であ
る。
【図１０】本発明の第一の実施例による半導体装置の製
造方法の第４工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
造方法の第４工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
【図１１】本発明の第一の実施例による半導体装置の製
造方法の第５工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
造方法の第５工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
【図１２】本発明の第一の実施例による半導体装置の製
造方法の第６工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
造方法の第６工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
【図１３】本発明の第一の実施例による半導体装置の製
造方法の第７工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
造方法の第７工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
【図１４】本発明の第一の実施例による半導体装置の製
造方法の第８工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
造方法の第８工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
【図１５】本発明の第一の実施例による半導体装置の製
造方法の第１工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第１工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図１６】本発明の第一の実施例による半導体装置の製
造方法の第２工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第２工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図１７】本発明の第一の実施例による半導体装置の製
造方法の第３工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第３工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図１８】本発明の第一の実施例による半導体装置の製
造方法の第４工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第４工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図１９】本発明の第一の実施例による半導体装置の製
造方法の第５工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第５工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図２０】本発明の第一の実施例による半導体装置の製
造方法の第６工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第６工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図２１】本発明の第一の実施例による半導体装置の製
造方法の第７工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第７工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図２２】本発明の第一の実施例による半導体装置の製
造方法の第８工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第８工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図２３】本発明の第一の実施例による半導体装置の切
断時の様子を示す断面図である。
断時の様子を示す断面図である。
【図２４】本発明の第一の実施例による半導体装置の切
断後の概略構成を示す断面図である。
断後の概略構成を示す断面図である。
【図２５】本発明の第二の実施例による図２のｍ−ｍ線
に対応する拡大平面図である。
に対応する拡大平面図である。
【図２６】図２５のｍ−ｍ線に沿う断面図である。
【図２７】本発明の第一の実施例による半導体装置の製
造方法の第９工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
造方法の第９工程を示す図３のｌ−ｌ線に沿う断面図で
ある。
【図２８】本発明の第一の実施例による半導体装置の製
造方法の第９工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
造方法の第９工程を示す図３のｍ−ｍ線に沿う断面図で
ある。
【図２９】従来のウエハを概略的に示す平面図である。
【図３０】図２９のＢ部を拡大して示す拡大平面図であ
る。
る。
【図３１】図３０のｎ−ｎ線に沿う断面図である。
【図３２】図３０のｏ−ｏ線に沿う断面図である。
【図３３】従来の半導体装置の製造方法の第１工程を示
す図３０のｎ−ｎ線に沿う断面図である。
す図３０のｎ−ｎ線に沿う断面図である。
【図３４】従来の半導体装置の製造方法の第２工程を示
す図３０のｎ−ｎ線に沿う断面図である。
す図３０のｎ−ｎ線に沿う断面図である。
【図３５】従来の半導体装置の製造方法の第３工程を示
す図３０のｎ−ｎ線に沿う断面図である。
す図３０のｎ−ｎ線に沿う断面図である。
【図３６】従来の半導体装置の製造方法の第４工程を示
す図３０のｎ−ｎ線に沿う断面図である。
す図３０のｎ−ｎ線に沿う断面図である。
【図３７】従来の半導体装置の製造方法の第５工程を示
す図３０のｎ−ｎ線に沿う断面図である。
す図３０のｎ−ｎ線に沿う断面図である。
【図３８】従来の半導体装置の製造方法の第６工程を示
す図３０のｎ−ｎ線に沿う断面図である。
す図３０のｎ−ｎ線に沿う断面図である。
【図３９】従来の半導体装置の製造方法の第７工程を示
す図３０のｎ−ｎ線に沿う断面図である。
す図３０のｎ−ｎ線に沿う断面図である。
【図４０】従来の半導体装置の製造方法の第８工程を示
す図３０のｎ−ｎ線に沿う断面図である。
す図３０のｎ−ｎ線に沿う断面図である。
【図４１】従来の半導体装置の製造方法の第１工程を示
す図３０のｏ−ｏ線に沿う断面図である。
す図３０のｏ−ｏ線に沿う断面図である。
【図４２】従来の半導体装置の製造方法の第２工程を示
す図３０のｏ−ｏ線に沿う断面図である。
す図３０のｏ−ｏ線に沿う断面図である。
【図４３】従来の半導体装置の製造方法の第３工程を示
す図３０のｏ−ｏ線に沿う断面図である。
す図３０のｏ−ｏ線に沿う断面図である。
【図４４】従来の半導体装置の製造方法の第４工程を示
す図３０のｏ−ｏ線に沿う断面図である。
す図３０のｏ−ｏ線に沿う断面図である。
【図４５】従来の半導体装置の製造方法の第５工程を示
す図３０のｏ−ｏ線に沿う断面図である。
す図３０のｏ−ｏ線に沿う断面図である。
【図４６】従来の半導体装置の製造方法の第６工程を示
す図３０のｏ−ｏ線に沿う断面図である。
す図３０のｏ−ｏ線に沿う断面図である。
【図４７】従来の半導体装置の製造方法の第７工程を示
す図３０のｏ−ｏ線に沿う断面図である。
す図３０のｏ−ｏ線に沿う断面図である。
【図４８】従来の半導体装置の製造方法の第８工程を示
す図３０のｏ−ｏ線に沿う断面図である。
す図３０のｏ−ｏ線に沿う断面図である。
【図４９】径の異なる複数のコンタクトホールにタング
ステンプラグを形成する工程を示す断面図である。
ステンプラグを形成する工程を示す断面図である。
【図５０】基板表面に荒れを生じない場合の凹型（ａ）
および凸型（ｂ）のアライメントマークの断面およびア
ライメント波形を示す図である。
および凸型（ｂ）のアライメントマークの断面およびア
ライメント波形を示す図である。
【図５１】基板表面に荒れを生じている場合の凹型
（ａ）および凸型（ｂ）のアライメントマークの断面お
よびアライメント波形を示す図である。
（ａ）および凸型（ｂ）のアライメントマークの断面お
よびアライメント波形を示す図である。
【図５２】図２９のＢ部に対応する拡大平面図である。
【図５３】図５２のｐ−ｐ線に沿う断面図である。
【図５４】図５２のｑ−ｑ線に沿う断面図である。
【図５５】図５２のｋ−ｋ線に沿ったダイシング時の様
子を示す断面図である。
子を示す断面図である。
【図５６】先行技術に開示された半導体装置の概略構成
を示す断面図である。
を示す断面図である。
【図５７】先行技術に開示された半導体装置の切断時の
様子を示す断面図である。
様子を示す断面図である。
【図５８】先行技術に開示された半導体装置の切断後の
様子を示す斜視図である。
様子を示す斜視図である。
１ａ タングステンストリート １ｂ タングステンプラグ ２ 半導体基板 ６ 不純物拡散領域 ７ 絶縁層 ５０ ダイシングライン部 ６０ 素子形成領域
Claims (4)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された素子を含む素子形
成領域と、 前記素子形成領域を覆うように形成された第１の材料か
らなる絶縁層とを備え、 前記絶縁層は、前記素子形成領域を取囲むように配置さ
れ、かつ前記絶縁層の頂面から前記半導体基板の主表面
に延びる穴を有し、 前記穴を充填するように形成され、かつ、前記絶縁層の
頂面に連続した頂面を有する第２の材料からなる充填層
とを備えた、半導体装置。 - 【請求項２】 半導体基板の主表面に素子を含む素子形
成領域を形成する工程と、 前記素子形成領域を覆うように第１の材料からなる絶縁
層を形成する工程と、 前記素子形成領域を取囲むように配置され、かつ前記絶
縁層の頂面から前記半導体基板の主表面に延びるように
穴を前記絶縁層に形成する工程と、 前記絶縁層の頂面に連続した頂面を有する第２の材料か
らなる充填層を前記穴を充填するように形成する工程と
を備えた、半導体装置の製造方法。 - 【請求項３】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された素子を含む素子形
成領域と、 前記素子形成領域内で前記半導体基板の主表面に形成さ
れた導電領域と、 前記素子形成領域を覆うように形成された絶縁層とを備
え、 前記絶縁層は、前記素子形成領域を取囲むように配置さ
れ、かつ前記絶縁層の頂面から前記半導体基板の主表面
に延びる第１の穴と、前記素子形成領域内で前記絶縁層
の頂面から前記導電領域に達する第２の穴とを有してお
り、 前記第１の穴を充填するように形成され、かつ前記絶縁
層の頂面に連続した頂面を有する導電材料からなる第１
の充填層と、 前記第２の穴を充填するように形成され、かつ前記絶縁
層の頂面に連続した頂面を有する導電材料からなる第２
の充填層とを備えた、半導体装置。 - 【請求項４】 半導体基板の主表面に素子を含む素子形
成領域を形成する工程と、 前記素子形成領域内で前記半導体基板の主表面に導電領
域を形成する工程と、 前記素子形成領域を覆うように絶縁層を形成する工程
と、 前記素子形成領域を取囲み、かつ前記絶縁層の頂面から
前記半導体基板の主表面に延びる第１の穴を前記絶縁層
に形成する工程と、 前記素子形成領域内で前記絶縁層の頂面から前記導電領
域に達する第２の穴を前記絶縁層に形成する工程と、 前記第１の穴を充填し、かつ前記絶縁層の頂面に連続し
た頂面を有するように導電材料からなる第１の充填層
と、前記第２の穴を充填し、かつ前記絶縁層の頂面に連
続した頂面を有するように導電材料からなる第２の充填
層とを形成する工程とを備えた、半導体装置の製造方
法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312257A JP2890380B2 (ja) | 1991-11-27 | 1991-11-27 | 半導体装置およびその製造方法 |
| TW081101341A TW222711B (ja) | 1991-11-27 | 1992-02-24 | |
| US07/971,041 US5945716A (en) | 1991-11-27 | 1992-11-03 | Semiconductor wafer and device structure |
| KR1019920021590A KR960016772B1 (ko) | 1991-11-27 | 1992-11-17 | 반도체장치로서의 칩주변구조와 그 제조방법 |
| DE4239457A DE4239457C2 (de) | 1991-11-27 | 1992-11-24 | Halbleiterwaferstruktur und Herstellungsverfahren dafür |
| ITMI922707A IT1255960B (it) | 1991-11-27 | 1992-11-26 | Struttura periferica di una piastrina come un dispositivo a semiconduttore e suo procedimento di fabbricazione |
| US09/329,494 US6211070B1 (en) | 1991-11-27 | 1999-06-10 | Peripheral structure of a chip as a semiconductor device, and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312257A JP2890380B2 (ja) | 1991-11-27 | 1991-11-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152433A true JPH05152433A (ja) | 1993-06-18 |
| JP2890380B2 JP2890380B2 (ja) | 1999-05-10 |
Family
ID=18027064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312257A Expired - Lifetime JP2890380B2 (ja) | 1991-11-27 | 1991-11-27 | 半導体装置およびその製造方法 |
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|---|---|
| US (2) | US5945716A (ja) |
| JP (1) | JP2890380B2 (ja) |
| KR (1) | KR960016772B1 (ja) |
| DE (1) | DE4239457C2 (ja) |
| IT (1) | IT1255960B (ja) |
| TW (1) | TW222711B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8008779B2 (en) | 2003-03-27 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
| JP2017028056A (ja) * | 2015-07-21 | 2017-02-02 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| JP2020027944A (ja) * | 2018-08-17 | 2020-02-20 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体装置 |
| US11984349B2 (en) | 2018-08-17 | 2024-05-14 | Samsung Electronics Co., Ltd. | Semiconductor device |
Families Citing this family (12)
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