CN109768054B - 阵列基板及显示屏 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 68
- 239000010410 layer Substances 0.000 claims description 225
- 239000011229 interlayer Substances 0.000 claims description 28
- 239000000853 adhesive Substances 0.000 claims description 14
- 230000001070 adhesive effect Effects 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 239000004642 Polyimide Substances 0.000 claims description 3
- 239000011230 binding agent Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- -1 ester acrylate Chemical class 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 40
- 230000000694 effects Effects 0.000 abstract description 18
- 230000002411 adverse Effects 0.000 abstract description 5
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000005452 bending Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000013077 target material Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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Abstract
本发明提供一种阵列基板及显示屏，其中，阵列基板包括显示区和位于显示区外围一侧的走线区，走线区包括层叠的上层走线层和下层走线层，上层走线层和下层走线层由绝缘层组间隔开，绝缘层组包括绝缘子层和形成在绝缘子层上的绝缘有机补偿体，绝缘有机补偿体用于补偿绝缘子层上表面的至少部分凹陷。本发明通过设置绝缘有机补偿体，利用绝缘有机补偿体填充绝缘子层中的凹陷，从而能够防止用于形成上层走线层的金属进入到绝缘子层的凹陷中，避免出现凹陷中的金属难以去除的问题，从而避免了因金属滞留在凹陷中而导致的短路现象，进而降低了对阵列基板的不良影响，提高了阵列基板的良品率以及显示屏的显示效果。
Description
技术领域
本发明涉及显示装置技术领域，尤其涉及一种阵列基板及显示屏。
背景技术
随着显示技术的飞速发展，高屏占比的显示屏越来越受欢迎。目前较常用的一种显示屏是将扇出区(fan out)、弯折区(bending)、焊盘区(Pad)和芯片(IC)设置在显示屏的同一侧，而其他三侧则不设置扇出区、弯折区或焊盘区，从而实现高屏占比。
在上述显示屏中，扇出区内存在多层走线，这些多层走线由绝缘层绝缘开来，当绝缘层存在凹陷或缝隙等缺陷时，这些缺陷会影响显示屏的显示效果。
发明内容
本发明实施例提供一种阵列基板及显示屏，用以解决现有的显示屏显示效果差的问题。
为了实现上述目的，一方面，本发明实施例提供了一种阵列基板，其包括显示区和位于所述显示区外围一侧的走线区，其中，
所述走线区包括层叠的上层走线层和下层走线层，所述上层走线层和所述下层走线层由绝缘层组间隔开，
所述绝缘层组包括绝缘子层和形成在所述绝缘子层上的绝缘有机补偿体，所述绝缘有机补偿体用于补偿所述绝缘子层上表面的至少部分凹陷。
与现有技术相比，本发明实施例提供的阵列基板具有如下优点：
本发明实施例提供的阵列基板中，通过在绝缘子层上设置绝缘有机补偿体，利用绝缘有机补偿体填充绝缘子层中的凹陷，从而能够防止用于形成上层走线层的金属进入到绝缘子层的凹陷中，因此能够避免出现凹陷中的金属难以去除的问题，从而避免了因用于形成上层走线层的金属滞留在凹陷中而导致的短路现象，进而降低了对阵列基板的不良影响，提高了阵列基板的良品率以及窄边框显示屏的显示效果。
作为本发明实施例阵列基板的一种改进，所述绝缘有机补偿体为有机黏合剂。
作为本发明实施例阵列基板的一种改进，所述有机黏合剂为聚酰亚胺胶黏剂或丙烯酸双酯厌氧胶。
作为本发明实施例阵列基板的一种改进，所述绝缘有机补偿体覆盖所述绝缘子层。
作为本发明实施例阵列基板的一种改进，所述下层走线层包括第一走线子层、第二走线子层以及用于隔离开所述第一走线子层和所述第二走线子层的层间绝缘层，所述层间绝缘层的部分区域与所述第二走线子层之间形成第一凹陷区，所述绝缘子层的上表面的部分区域形成第二凹陷区，所述绝缘有机补偿体包括填充于所述第二凹陷区的填充部。
作为本发明实施例阵列基板的一种改进，所述层间绝缘层覆盖所述第一走线子层，且对应所述第一走线子层的部分形成凸出体，所述凸出体与所述第二走线子层之间形成所述第一凹陷区；所述绝缘子层覆盖所述层间绝缘层、所述第一凹陷区和所述第二走线子层，所述绝缘子层对应所述第一凹陷区的部分形成第二凹陷区。
作为本发明实施例阵列基板的一种改进，所述绝缘子层还包括位于所述第二凹陷区周围的平坦区，所述绝缘有机补偿体还包括延伸至所述平坦区表面的平坦子层。
作为本发明实施例阵列基板的一种改进，所述绝缘子层为氧化硅层和氮化硅层两层的叠层。
作为本发明实施例阵列基板的一种改进，所述阵列基板包括处于显示区外围一侧的扇出区，所述走线区处于所述扇出区内。
另一方面，本发明实施例提供了一种显示屏，其包括芯片以及上述阵列基板。
本发明实施例提供的显示屏与上述阵列基板相对于现有技术所具有的优点相同，在此不再赘述。
除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的阵列基板及显示屏所能够解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对本发明实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一部分实施例，这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为现有技术中阵列基板的结构示意图；
图2为本发明实施例中阵列基板及芯片的结构示意图；
图3为图2中扇出区的剖视图；
图4为图3中扇出区A-A方向的俯视图；
图5为本发明实施例中阵列基板的制作方法的流程图。
附图标记说明：
10-显示区； 20-弯折区；
30-焊盘区； 40-芯片；
50-扇出区； 50a-第一扇出区；
50b-第二扇出区； 51-第一走线子层；
52-层间绝缘层； 53-第二走线子层；
54-第一电介质层； 55-第二电介质层；
56-上层走线层； 57-绝缘有机补偿体；
58-第一凹陷区； 59-第二凹陷区。
具体实施方式
为了解决现有的显示屏显示效果差的问题，本发明实施例提供了一种阵列基板及显示屏，其中阵列基板包括显示区和位于显示区外围一侧的走线区，走线区包括层叠的上层走线层和下层走线层，上层走线层和下层走线层由绝缘层组间隔开，绝缘层组包括绝缘子层和形成在绝缘子层上的绝缘有机补偿体，绝缘有机补偿体用于补偿绝缘子层上表面的至少部分凹陷。本发明实施例通过在绝缘子层上设置绝缘有机补偿体，利用绝缘有机补偿体填充绝缘子层中的凹陷区域，从而能够防止用于形成上层走线层的金属进入到绝缘子层的凹陷区域中，因此能够避免出现凹陷区域中的金属难以去除的问题，从而避免了因用于形成上层走线层的金属滞留在凹陷中而导致的短路现象，进而降低了对阵列基板的不良影响，提高了阵列基板的良品率以及窄边框显示屏的显示效果。
为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
实施例一
示例性地，请参阅图2-图4，本发明实施例一提供了一种阵列基板，该阵列基板包括显示区10和位于显示区10一侧的走线区，走线区包括层叠的上层走线层56和下层走线层，上层走线层56和下层走线层由绝缘层组间隔开，绝缘层组包括绝缘子层和形成在绝缘子层上的绝缘有机补偿体57，绝缘有机补偿体57用于补偿绝缘子层上表面的至少部分凹陷。
由于上层走线层56形成在绝缘层组的上方，因此当绝缘层组的上表面存在凹陷或缝隙等缺陷时，会影响显示屏的显示效果。在本实施例中，绝缘层组包括绝缘子层和绝缘有机补偿体57，其中，绝缘有机补偿体57位于上层走线层56与绝缘子层之间。当绝缘子层的上表面存在凹陷时，绝缘有机补偿体57能够补偿上述凹陷，从而为上层走线层56提供平坦的形成表面，降低或避免对显示效果的影响。
具体地，绝缘子层的上表面的凹陷的形成原因有多种，例如，在通过化学气相沉积(CVD)工艺形成绝缘子层时，由于位于绝缘子层下方的基底平整度差，导致绝缘子层上表面不平整；又如，由于沉积工艺存在误差，导致绝缘子层上表面出现缝隙或凹陷。本实施例以由于绝缘子层下方的基底平整度差而造成绝缘子层上表面不平整的情况为例进行描述。
具体地，如图1所示的阵列基板，该阵列基板包括依次层叠设置的下层走线层、绝缘子层和上层走线层56。在显示屏尤其是窄边框的显示屏中，下层走线层包括多层走线层，由于多层走线层之间的间距L较小，且通常该间距L小于或等于1μm，而且各走线层的厚度不同，因此各走线层之间存在明显的缝隙。当通过化学气相沉积工艺在下层走线层的上方形成绝缘子层时，绝缘子层对应于上述缝隙的部位形成凹陷；当在绝缘子层上方通过物理气相沉积(PCD)工艺形成金属层时，金属粉末会进入到凹陷中，当对金属层进行刻蚀形成上层走线层56时，凹陷中的金属难以刻蚀或去除，导致金属残留在凹陷中，造成由金属层刻蚀而成的上层走线层56的走线之间容易短路。
因此本实施例中通过在绝缘子层的上方设置绝缘有机补偿体57补偿凹陷，从而防止上层走线层56的走线在上述凹陷内发生短路。图3为本实施例中扇出区50对应的阵列基板的结构示意图，如图3所示，走线区包括依次层叠设置的上层走线层56和下层走线层，绝缘层组包括位于上层走线层56与下层走线层之间的、依次层叠设置的绝缘有机补偿体57和绝缘子层。具体地，绝缘子层包括多层电介质层，例如电介质层可以为两层，如图3所示，绝缘子层包括层叠设置的第一电介质层54和第二电介质层55。
在本实施例中，绝缘有机补偿体57用于补偿绝缘子层上表面的至少部分凹陷。具体地，绝缘有机补偿体57可以形成在上述凹陷内以及上述凹陷周围的区域，也可以只形成在上述凹陷内，绝缘有机补偿体57可以为液态凝固形成，例如可以设置为胶体，利用自流平原理对凹陷进行填充，从而为上层走线层56提供平坦的表面。
此外，阵列基板还包括弯折区20、焊盘区30和扇出区50，走线区可以设置在扇出区50内。以图2所示的阵列基板所在方位为例，本实施例中弯折区20、焊盘区30和扇出区50位于显示区10的下侧，本实施例中扇出区50的数量可以为多个，本实施例不对扇出区50的数量做具体限定。
综上所述，本发明实施例提供的阵列基板通过在绝缘子层上设置绝缘有机补偿体57，绝缘有机补偿体57能够填充绝缘子层上表面的凹陷，从而防止了上层走线层56的金属进入到绝缘子层的凹陷中，因此能够避免出现凹陷中的金属难以去除的问题，从而避免了上层走线层56由于金属滞留在凹陷中而导致的短路现象，进而降低了对阵列基板的不良影响，提高了阵列基板的良品率以及窄边框显示屏的显示效果。
在一种可能的实现方式中，绝缘有机补偿体57为有机黏合剂。具体地，当绝缘有机补偿体57设置为有机黏合剂时，有机黏合剂在流动过程中能够填充绝缘子层中的凹陷，避免了后续用于形成上层走线层56的金属渗入凹陷后导致的残留。进一步地，有机黏合剂可以为聚酰亚胺胶黏剂，也可以为丙烯酸双酯厌氧胶。
在一种可能的实现方式中，绝缘有机补偿体57覆盖绝缘子层。在本实施例中，绝缘有机补偿体57可以完全覆盖在绝缘子层的上表面，也可以覆盖在绝缘子层的部分上表面上。
进一步地，如图3所示，下层走线层包括第一走线子层51、第二走线子层53以及用于隔离开第一走线子层51和第二走线子层53的层间绝缘层52，层间绝缘层52的部分区域与第二走线子层53之间形成第一凹陷区58，绝缘子层的上表面的部分区域形成第二凹陷区59，绝缘有机补偿体57包括填充于第二凹陷区59的填充部。
本实施例中，第一走线子层51内的第一走线数量有多个，多个第一走线排布在阵列基板上，例如等间隔且相互平行排列在阵列基板上。第一走线子层51的上方设置有层间绝缘层52，层间绝缘层52的上方设置有第二走线子层53，本实施例中层间绝缘层52用于将第一走线子层51和第二走线子层53隔开，防止第一走线子层51和第二走线子层53接触导致短路。由于第一走线子层51与第二走线子层53之间存在间隙，因此层间绝缘层52与第二走线子层53之间形成第一凹陷区58。
第二走线子层53内的第二走线数量有多个，多个第二走线排布在层间绝缘层52上，例如等间隔且相互平行排列在层间绝缘层52上。绝缘子层形成在第二走线子层53和层间绝缘层52的上方，因此，绝缘子层对应上述第一凹陷区58的部位在其自身上表面形成第二凹陷区59，绝缘有机补偿体57用于补偿第二凹陷区59，绝缘有机补偿体57包括位于第二凹陷区59内的填充部。
具体地，如图3和图4所示，层间绝缘层52覆盖第一走线子层51，且对应第一走线子层51的部分形成凸出体，凸出体与第二走线子层53之间形成第一凹陷区58；绝缘子层覆盖层间绝缘层52、第一凹陷区58和第二走线子层53，绝缘子层对应第一凹陷区58的部分形成第二凹陷区59。在上述实施方式的基础上，绝缘子层还包括位于第二凹陷区59周围的平坦区，绝缘有机补偿体57还包括延伸至平坦区表面的平坦子层。在本实施方式中，绝缘有机补偿体57不仅包括填充在第二凹陷区59内的填充部，还包括覆盖在绝缘子层上方的平坦子层。这样的设置方式便于利用自流平原理制作绝缘有机补偿体57，还能够更准确地填充第二凹陷区59。
在一种可能的实现方式中，绝缘子层为氧化硅层和氮化硅层两层的叠层。例如，绝缘子层可以为一层或多层电介质层，具体地，包括第一电介质层54和第二电介质层55，其中，第一电介质层54为氧化硅层，第二电介质层55为氮化硅层。具体地，如图3所示，本实施例中的电介质层设置有两层，第一电介质层54设置在第二走线子层53的上方，第二电介质层55设置在第一电介质层54的上方，第一电介质层54可以设置为氧化硅层，第二电介质层55可以设置为氮化硅层，此外，第一电介质层54也可以设置为氮化硅层，第二电介质层55也可以设置为氧化硅层。
在此需要说明的是，阵列基板的层级结构不限于上述层级结构，还可以根据需要增加、减少层级，也可以根据需要选择上述层级中的任意一层或多层，且上述层级的排列顺序不限于图3所示的排列顺序。
在一种可能的实现方式中，阵列基板包括处于显示区10一侧的扇出区50，走线区处于扇出区50内。具体地，扇出区50包括间隔设置的第一扇出区50a和第二扇出区50b，弯折区20和焊盘区30中的至少一个设置在第一扇出区50a和第二扇出区50b之间。扇出区50的数量还可以为三个、四个或五个，本实施例不对扇出区50的数量做具体限定。弯折区20和焊盘区30的排列顺序有多种方式，例如，弯折区20和焊盘区30可以都设置在第一扇出区50a和第二扇出区50b之间，又如，弯折区20和焊盘区30中的一个设置在第一扇出区50a和第二扇出区50b之间。
进一步地，在上述实施方式的基础上，弯折区20设置在第一扇出区50a和第二扇出区50b之间。如图2所示，本实施例中弯折区20设置在第一扇出区50a和第二扇出区50b之间，焊盘区30设置在第二扇出区50b背离弯折区20的一侧。
在一种可能的实现方式中，第一走线子层51与显示区10的栅极层同层设置，层间绝缘层52与显示区10的栅极绝缘层同层设置。也就是说，第一走线子层51和栅极层由同一次构图工艺形成，层间绝缘层52与栅极绝缘层由同一次构图工艺形成，以减少阵列基板制作过程中掩膜版数量。需要补充的是，扇出区的其他膜层也与显示区的对应膜层同层设置，例如，扇出区的电介质层可与显示区的电介质层同层设置。
请参阅图5，本发明实施例一提供的阵列基板的制作方法包括：
S100：形成第一金属层；
S110：对第一金属层进行图案化处理，形成包括第一走线子层51的图形；
S120：在第一走线子层51上形成覆盖第一走线子层51的层间绝缘层52；
S130：在层间绝缘层52上形成第二金属层；
S140：对第二金属层进行图案化处理，形成包括第二走线子层53的图形；
S150：在第二走线子层53上形成覆盖第二走线子层53的绝缘子层；
S160：利用自流平原理在绝缘子层上形成覆盖绝缘子层的绝缘有机补偿体57；
S170：在绝缘有机补偿体57上形成第三金属层；
S180：对第三金属层进行图案化处理，形成包括上层走线层56的图形。
具体地，图5为本发明实施例中阵列基板的制作方法的流程图，如图5所示，在S100形成第一金属层的步骤中，通常需要先提供一衬底基板，使第一金属层形成在衬底基板的非显示区，具体地，第一金属层可以以蒸镀、溅射或物理气相沉积的方式形成在衬底基板上。在S110和S140中，对第一金属层和第二金属层进行图案化处理时，处理方式可以为黄光、刻蚀或黄光与刻蚀相结合。在S120中，层间绝缘层52设置在第一走线子层51上方并将第一走线子层51覆盖，层间绝缘层52用于隔绝第一走线子层51与第二走线子层53，防止两者接触发生短路，层间绝缘层52的形成方式可以为蒸镀、溅射或化学气相沉积。在S130中，第二金属层可以以蒸镀、溅射或物理气相沉积的方式形成在上述层间绝缘层52上。
在S150中，绝缘子层可以采用氧化硅或氮化硅制成，绝缘子层可以设置为一层或多层，绝缘子层覆盖在第二走线子层53的上方，用于隔开第二走线子层53与上层走线层56，同时用于为上层走线层56提供支撑。在S160中，绝缘有机补偿体57的材料可以采用液态有机黏合剂，通过液态有机黏合剂的自流平原理，使其填充到绝缘子层中的凹陷内，此外，绝缘有机补偿体57还可以覆盖在衬底基板的显示区10。在S170-S180中，待绝缘有机补偿体57凝固后，在绝缘有机补偿体57的上方形成第三金属层，并对第三金属层进行图案化处理，同样的，图案化处理的方式可以为黄光、刻蚀或黄光与刻蚀相结合，从而形成上层走线层56。
本实施例提供的阵列基板的制作方法中，绝缘有机补偿体57能够将绝缘子层中的凹陷填充，绝缘有机补偿体57为后续第三金属层的形成提供了平整的支撑面，避免了形成第三金属层时部分金属进入凹陷内难以去除，从而避免了因用于形成上层走线层56的金属滞留在凹陷中而导致的短路现象，降低了对阵列基板的不良影响，进而提高了窄边框显示屏的显示效果。
在一种可能的实现方式中，对第三金属层进行图案化处理，形成包括上层走线层56的图形的步骤包括黄光步骤和刻蚀步骤，其中，黄光步骤包括对第三金属层进行涂光刻胶、曝光和显影。需要说明的是，本实施例中刻蚀步骤可以为干法刻蚀，干法刻蚀是指通过电离特定气体使其产生等离子体，等离子体轰击靶材，使靶材产生靶材粒子脱离靶材，从而形成所需要的图案的一种刻蚀方式。
实施例二
本发明实施例二提供了一种显示屏，其包括芯片40以及上述阵列基板。进一步地，芯片40与阵列基板的弯折区20、焊盘区30和扇出区50位于阵列基板的显示区10的同一侧，芯片40与显示区10电连接。如图2所示，芯片40位于焊盘区30所在的一侧，且芯片40与第一走线子层51、第二走线子层53和上层走线层56电连接。
本实施例提供的显示屏包含实施例一所提供的阵列基板，因此具有实施例一中阵列基板所具有的优点，即避免了用于形成上层走线层56的金属进入到凹陷中，从而防止上层走线层56中的走线短路，进而提高了显示屏的显示效果。应用有本实施例中的窄边框显示屏的显示装置可以应用于不同的产品中，例如可以应用在手机、平板电脑、电子书等产品中，在此不一一列举说明。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (8)
1.一种阵列基板，其特征在于，包括显示区和位于所述显示区外围一侧的走线区，其中，
所述走线区包括层叠的上层走线层和下层走线层，所述上层走线层和所述下层走线层由绝缘层组间隔开，
所述绝缘层组包括绝缘子层和形成在所述绝缘子层上的绝缘有机补偿体，所述绝缘有机补偿体用于补偿所述绝缘子层上表面的至少部分凹陷；
所述绝缘有机补偿体覆盖所述绝缘子层；
所述下层走线层包括第一走线子层、第二走线子层以及用于隔离开所述第一走线子层和所述第二走线子层的层间绝缘层，所述层间绝缘层的部分区域与所述第二走线子层之间形成第一凹陷区，所述绝缘子层的上表面的部分区域形成第二凹陷区，所述绝缘有机补偿体包括填充于所述第二凹陷区的填充部。
2.根据权利要求1所述的阵列基板，其特征在于，所述绝缘有机补偿体为有机黏合剂。
3.根据权利要求2所述的阵列基板，其特征在于，所述有机黏合剂为聚酰亚胺胶黏剂或丙烯酸双酯厌氧胶。
4.根据权利要求1所述的阵列基板，其特征在于，所述层间绝缘层覆盖所述第一走线子层，且对应所述第一走线子层的部分形成凸出体，所述凸出体与所述第二走线子层之间形成所述第一凹陷区；
所述绝缘子层覆盖所述层间绝缘层、所述第一凹陷区和所述第二走线子层，所述绝缘子层对应所述第一凹陷区的部分形成第二凹陷区。
5.根据权利要求4所述的阵列基板，其特征在于，所述绝缘子层还包括位于所述第二凹陷区周围的平坦区，所述绝缘有机补偿体还包括延伸至所述平坦区表面的平坦子层。
6.根据权利要求5所述的阵列基板，其特征在于，所述绝缘子层为氧化硅层和氮化硅层两层的叠层。
7.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括处于显示区外围一侧的扇出区，所述走线区处于所述扇出区内。
8.一种显示屏，其特征在于，包括芯片以及权利要求1-7中任一项所述的阵列基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910137391.4A CN109768054B (zh) | 2019-02-25 | 2019-02-25 | 阵列基板及显示屏 |
| PCT/CN2019/100924 WO2020173053A1 (zh) | 2019-02-25 | 2019-08-16 | 阵列基板、其制备方法及显示屏 |
| US17/218,719 US11450692B2 (en) | 2019-02-25 | 2021-03-31 | Array substrate and display screen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910137391.4A CN109768054B (zh) | 2019-02-25 | 2019-02-25 | 阵列基板及显示屏 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109768054A CN109768054A (zh) | 2019-05-17 |
| CN109768054B true CN109768054B (zh) | 2020-11-10 |
Family
ID=66457094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910137391.4A Active CN109768054B (zh) | 2019-02-25 | 2019-02-25 | 阵列基板及显示屏 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11450692B2 (zh) |
| CN (1) | CN109768054B (zh) |
| WO (1) | WO2020173053A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109768054B (zh) | 2019-02-25 | 2020-11-10 | 云谷（固安）科技有限公司 | 阵列基板及显示屏 |
| CN110379841B (zh) * | 2019-07-25 | 2021-08-13 | 云谷（固安）科技有限公司 | 一种显示面板及显示装置 |
| CN112331612A (zh) * | 2020-11-09 | 2021-02-05 | 歌尔微电子有限公司 | 半导体芯片的制作方法 |
| WO2022160209A1 (zh) * | 2021-01-28 | 2022-08-04 | 京东方科技集团股份有限公司 | 显示基板及其制作方法、显示装置和掩膜版 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3351774B2 (ja) * | 2000-02-01 | 2002-12-03 | 日本電気株式会社 | 液晶表示装置 |
| TWI226205B (en) * | 2000-03-27 | 2005-01-01 | Semiconductor Energy Lab | Self-light emitting device and method of manufacturing the same |
| SG142140A1 (en) * | 2003-06-27 | 2008-05-28 | Semiconductor Energy Lab | Display device and method of manufacturing thereof |
| KR100744420B1 (ko) * | 2006-08-29 | 2007-07-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| US8354675B2 (en) * | 2010-05-07 | 2013-01-15 | International Business Machines Corporation | Enhanced capacitance deep trench capacitor for EDRAM |
| CN102548189B (zh) * | 2010-12-28 | 2014-07-23 | 易鼎股份有限公司 | 电路板的特性阻抗精度控制结构 |
| US9704888B2 (en) * | 2014-01-08 | 2017-07-11 | Apple Inc. | Display circuitry with reduced metal routing resistance |
| CN104777692B (zh) * | 2015-05-08 | 2018-09-04 | 厦门天马微电子有限公司 | 阵列基板及制作方法、触控显示面板 |
| CN105448933B (zh) * | 2015-11-24 | 2018-10-30 | 深圳市华星光电技术有限公司 | 用于液晶面板中的阵列基板及其制作方法 |
| CN108269836B (zh) | 2018-01-19 | 2021-04-02 | 昆山国显光电有限公司 | 阵列基板及其制造方法、显示面板及其制造方法 |
| CN108400101A (zh) | 2018-03-12 | 2018-08-14 | 武汉华星光电半导体显示技术有限公司 | 一种阵列基板及oled显示面板 |
| CN108305881B (zh) | 2018-03-23 | 2020-08-11 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板、显示装置 |
| CN109768054B (zh) * | 2019-02-25 | 2020-11-10 | 云谷（固安）科技有限公司 | 阵列基板及显示屏 |
-
2019
- 2019-02-25 CN CN201910137391.4A patent/CN109768054B/zh active Active
- 2019-08-16 WO PCT/CN2019/100924 patent/WO2020173053A1/zh active Application Filing
-
2021
- 2021-03-31 US US17/218,719 patent/US11450692B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20210217780A1 (en) | 2021-07-15 |
| US11450692B2 (en) | 2022-09-20 |
| CN109768054A (zh) | 2019-05-17 |
| WO2020173053A1 (zh) | 2020-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |