KR100744420B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는, 상부 표면에 비평탄 영역이 형성된 하부층과, 하부층 위에 형성되며 상부 표면이 평탄하게 형성된 유전체 배리어층과, 유전체 배리어층 위에 형성되며 상부 표면이 평탄하게 형성된 ILD층을 포함한다.
또한 본 발명에 따른 반도체 소자는, 상부 표면에 비평탄 영역이 형성된 하부층과, 하부층 위에 형성되며 비평탄 영역의 굴곡이 반영되어 상부 표면에 비평탄 영역이 형성된 유전체 배리어층과, 유전체 배리어층 위에 형성되며 상부 표면이 평탄하게 형성된 ILD층을 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법은, 상부 표면에 비평탄 영역을 구비하는 하부층이 형성되는 단계와, 하부층 위에 도포 방식으로 형성하여 상부 표면이 평탄한 유전체 배리어층을 형성하는 단계와, 유전체 배리어층 위에 상부 표면이 평탄한 ILD층을 형성하는 단계를 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법은, 상부 표면에 비평탄 영역을 구비하는 하부층이 형성되는 단계와, 하부층 위에 형성되며 비평탄 영역의 굴곡이 반영되어 상부 표면에 비평탄 영역을 구비하는 유전체 배리어층이 형성되는 단계와, 유전체 배리어층 위에 도포 방식으로 형성하여 상부 표면이 평탄한 ILD층을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and fabrication method thereof}
도 1 및 도 2는 종래 반도체 소자에서 Cu 잔류물이 발생되는 것을 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 소자의 적층 구조를 설명하기 위한 도면.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 적층 구조를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 31... 하부층
13, 23, 33... 유전체 배리어층
15, 25, 35... ILD층
17, 27, 37... 캡핑층
19... Cu 잔류물
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 Cu 금속과 저유전상수(low-k)의 물질을 사용하는 130nm 이하의 반도체 소자에서는 PECVD 또는 CVD 방법을 이용하여 ILD(Inter Layer Dielectric) 물질을 증착한다.
그런데, CMP(Chemical Mechanical Polishing) 후 슬러리(slurry)나 이물질에 의해 파인 부분이 있을 경우, PECVD 또는 CVD 방법을 이용하여 물질을 증착하는 경우에는 하부의 굴곡을 그대로 따라 컨포멀(conformal)하게 증착이 수행된다.
이에 따라 하부면에 심하게 파인 부분이 있는 경우에는 상부 층에 Cu 잔류물이 발생될 수 있게 된다. 이와 같이 Cu 잔류물이 발생되는 경우에는 단선(short)이 발생될 수 있다.
도 1 및 도 2는 종래 반도체 소자에서 Cu 잔류물이 발생되는 것을 설명하기 위한 도면이다.
도 1은 전형적인 Cu 잔류물(19)이 발생된 경우를 나타낸 것이다. Cu 잔류물(19)이 발생되는 종래 반도체 소자는, 도 2에 나타낸 바와 같이, 일반적으로 ILD층(15)이 움푹 파인 구조로 형성된다.
도 2에 도시된 반도체 소자는 하부층(11)에 유전체 배리어층(13)이 형성되어 있으며, 상기 유전체 배리어층(13) 위에 ILD층(15) 및 캡핑층(17)이 적층되어 있다.
도 2에 나타낸 바와 같이, 상기 하부층(11)의 표면이 움푹하게 파인 것을 알 수 있다. 이에 따라, 상기 하부층(11)에 증착되는 상기 유전체 배리어층(13)의 표면도 움푹하게 파인 부분이 존재하게 된다. 또한, 상기 유전체 배리어층(13)에 순 차적으로 증착되는 상기 ILD층(15) 및 상기 캡핑층(17)도 움푹하게 파인 부분이 존재하게 된다.
이후 금속 배선 형성을 위한 후속 공정에서 상기 움푹하게 파인 부분에 금속 배선 형성을 위한 물질의 잔류물 예컨대 Cu 잔류물이 존재하게 된다. 이와 같이 Cu 잔류물이 발생되는 경우에는 단선(short)이 발생될 수 있는 문제점이 있다.
본 발명은 금속 배선 형성을 위한 공정에서 Cu 잔류물이 발생되지 않도록 하여 소자의 특성을 향상시키고 신뢰도를 확보할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는, 상부 표면에 비평탄 영역이 형성된 하부층; 상기 하부층 위에 형성되며, 상부 표면이 평탄하게 형성된 유전체 배리어층; 상기 유전체 배리어층 위에 형성되며, 상부 표면이 평탄하게 형성된 ILD(Inter Layer Dielectric)층; 을 포함한다.
또한 본 발명에 의하면 상기 하부층은 금속 배선 형성을 위한 배선층을 포함한다.
또한 본 발명에 의하면, 상기 ILD층 위에 형성되며 상부 표면이 평탄하게 형성된 캡핑층을 더 포함한다.
또한 본 발명에 의하면, 상기 유전체 배리어층은 유전상수(k) 값이 3 보다 작은 물질로 형성된다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는, 상부 표면에 비평탄 영역이 형성된 하부층; 상기 하부층 위에 형성되며, 상기 비평탄 영역의 굴곡이 반영되어 상부 표면에 비평탄 영역이 형성된 유전체 배리어층; 상기 유전체 배리어층 위에 형성되며, 상부 표면이 평탄하게 형성된 ILD(Inter Layer Dielectric)층; 을 포함한다.
또한 본 발명에 의하면 상기 하부층은 금속 배선 형성을 위한 배선층을 포함한다.
또한 본 발명에 의하면, 상기 ILD층 위에 형성되며 상부 표면이 평탄하게 형성된 캡핑층을 더 포함한다.
또한 본 발명에 의하면, 상기 유전체 배리어층은 유전상수(k) 값이 3 보다 작은 물질로 형성된다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법은, 상부 표면에 비평탄 영역을 구비하는 하부층이 형성되는 단계; 상기 하부층 위에 도포(coating) 방식으로 형성하여, 상부 표면이 평탄한 유전체 배리어층을 형성하는 단계; 상기 유전체 배리어층 위에 상부 표면이 평탄한 ILD(Inter Layer Dielectric)층을 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 하부층이 형성되는 단계는 금속 배선 형성을 위한 배선층이 형성되는 단계를 포함한다.
또한 본 발명에 의하면, 상기 ILD층 위에 상부 표면이 평탄한 캡핑층을 형성하는 단계를 더 포함한다.
또한 본 발명에 의하면, 상기 유전체 배리어층은 유전상수(k) 값이 3 보다 작은 물질로 형성된다.
또한 본 발명에 의하면, 상기 도포(coating) 방식은 회전도포(spin coating) 방식으로 수행된다.
또한 본 발명에 의하면, 상기 ILD층은 도포 방식 또는 증착 방식에 의하여 형성된다.
또한 본 발명에 의하면, 상기 캡핑층은 회전도포 방식에 의하여 형성된다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법은, 상부 표면에 비평탄 영역을 구비하는 하부층이 형성되는 단계; 상기 하부층 위에 형성되며, 상기 비평탄 영역의 굴곡이 반영되어 상부 표면에 비평탄 영역을 구비하는 유전체 배리어층이 형성되는 단계; 상기 유전체 배리어층 위에 도포(coating) 방식으로 형성하여, 상부 표면이 평탄한 ILD(Inter Layer Dielectric)층을 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 하부층이 형성되는 단계는 금속 배선 형성을 위한 배선층이 형성되는 단계를 포함한다.
또한 본 발명에 의하면, 상기 ILD층 위에 상부 표면이 평탄한 캡핑층을 형성하는 단계를 더 포함한다.
또한 본 발명에 의하면, 상기 유전체 배리어층은 유전상수(k) 값이 3 보다 작은 물질로 형성된다.
또한 본 발명에 의하면, 상기 도포(coating) 방식은 회전도포(spin coating) 방식으로 수행된다.
이와 같은 본 발명에 의하면 금속 배선 형성을 위한 공정에서 Cu 잔류물이 발생되지 않도록 하여 소자의 특성을 향상시키고 신뢰도를 확보할 수 있는 장점이 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
도 3은 본 발명에 따른 반도체 소자의 적층 구조를 설명하기 위한 도면이다.
본 발명에 따른 반도체 소자는, 도 3에 나타낸 바와 같이, 하부층(21), 유전체 배리어층(23), ILD층(25), 캡핑층(27)을 포함한다. 이와 같은 적층 구조를 갖는 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
상기 하부층(21)의 상부 표면에는 비평탄 영역이 형성되어 있다. 상기 비평탄 영역은 CMP 공정과 같은 평탄화 공정 등에서 발생될 수 있다. 상기 하부층(21)에는 금속 배선 형성을 위한 배선층이 형성될 수 있다.
이후 상기 하부층(21) 위에 상부 표면이 평탄한 유전체 배리어층(23)을 형성한다.
상기 유전체 배리어층(23)은 도포(coating) 방식으로 형성될 수 있으며, 이에 따라 상기 유전체 배리어층(23)의 상부 표면은 평탄한 상태로 형성될 수 있게 된다. 상기 도포 방식은 회전도포(spin coating) 방식으로 수행될 수 있다. 또한 본 발명에 의하면, 상기 유전체 배리어층(23)은 유전상수(k) 값이 3 보다 작은 물질로 형성되도록 할 수 있다.
상기 유전체 배리어층(23) 위에 상부 표면이 평탄한 ILD(Inter Layer Dielectric)층(25)을 형성한다.
상기 유전체 배리어층(23)의 표면이 이미 평탄한 상태로 형성되어 있으므로, 상기 ILD층(25)은 도포 방식 또는 증착 방식에 의하여 형성될 수 있다. 즉, 도포 방식에 의하여 상기 ILD층(25)의 상부 표면을 평탄화 상태로 형성할 수도 있는 것이며, 또한 증착 방식을 이용하는 경우에도 하부에 위치된 상기 유전체 배리어층(23)의 상부 표면이 평탄하므로 상기 ILD층(25)의 상부 표면은 평탄하게 형성될 수 있게 된다.
또한 본 발명에 의하면, 상기 ILD층(25) 위에 상부 표면이 평탄한 캡핑층(27)을 더 형성할 수도 있다. 상기 캡핑층(27)은 증착 또는 도포 방식에 의하여 형성될 수 있으며, 하나의 예로서 회전도포 방식에 의하여 형성될 수 있다.
이와 같이 본 발명에 따른 반도체 소자 제조방법에 의하면 평탄화된 상부 표면을 제공할 수 있게 되는 것이며, 이에 따라 배선 형성을 위한 후속 공정에서 Cu 잔류물이 발생되는 것을 원천적으로 방지할 수 있게 되는 것이다.
한편, 도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 적층 구조를 설명하기 위한 도면이다.
본 발명의 다른 실시 예에 따른 반도체 소자는, 도 4에 나타낸 바와 같이, 하부층(31), 유전체 배리어층(33), ILD층(35), 캡핑층(37)을 포함한다. 이와 같은 적층 구조를 갖는 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
상기 하부층(31)의 상부 표면에는 비평탄 영역이 형성되어 있다. 상기 비평탄 영역은 CMP 공정과 같은 평탄화 공정 등에서 발생될 수 있다. 상기 하부층(31)에는 금속 배선 형성을 위한 배선층이 형성될 수 있다.
이후 상기 하부층(31) 위에, 상기 하부층(31)의 상부 표면에 형성된 비평탄 영역의 굴곡이 반영되어 상부 표면에 비평탄 영역을 구비하는 유전체 배리어층(33)이 형성된다.
상기 유전체 배리어층(33)은 증착 방식으로 형성될 수 있으며, 이에 따라 상기 유전체 배리어층(33)의 상부 표면에는 비평탄 영역이 형성될 수 있게 된다. 상기 유전체 배리어층(33)의 비평탄 영역은 상기 하부층(31)의 비평탄 영역의 위치에 대응되어 형성된다. 상기 유전체 배리어층(33)은 유전상수(k) 값이 3 보다 작은 물질로 형성되도록 할 수 있다.
상기 유전체 배리어층(33) 위에 상부 표면이 평탄한 ILD(Inter Layer Dielectric)층(35)을 형성한다.
상기 ILD층(35)은 도포(coating) 방식으로 형성될 수 있으며, 이에 따라 상기 ILD층(35)의 상부 표면은 평탄한 상태로 형성될 수 있게 된다. 상기 도포 방식은 회전도포(spin coating) 방식으로 수행될 수 있다.
또한 본 발명에 의하면, 상기 ILD층(35) 위에 상부 표면이 평탄한 캡핑층(37)을 더 형성할 수도 있다. 상기 캡핑층(37)은 증착 또는 도포 방식에 의하여 형성될 수 있으며, 하나의 예로서 회전도포 방식에 의하여 형성될 수 있다.
이와 같이 본 발명에 따른 반도체 소자 제조방법에 의하면 평탄화된 상부 표면을 제공할 수 있게 되는 것이며, 이에 따라 배선 형성을 위한 후속 공정에서 Cu 잔류물이 발생되는 것을 원천적으로 방지할 수 있게 되는 것이다.
이와 같은 본 발명에 의하면 도포 공정을 진행함으로써, 배선 형성 전에 진행되는 선행 공정에서 디싱(dishing), 침식(erosion), 파임 등에 의하여 움푹하게 형성된 비평탄 영역을 평탄화시킬 수 있게 되는 것이다. 이는 종래 반도체 소자 제조방법에 적용되는 갭필(gap-fill) 공정과는 확연하게 다른 것이다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, 금속 배선 형성을 위한 공정에서 Cu 잔류물이 발생되지 않도록 하여 소자의 특성을 향상시키고 신뢰도를 확보할 수 있는 장점이 있다.

Claims (13)

  1. 금속 배선이 형성된 배선층을 구비하며, 상기 배선이 형성된 영역 이외의 상부 표면에 비평탄 영역이 형성된 하부층;
    상기 하부층 위에 형성되며, 상부 표면이 평탄하게 형성된 유전체 배리어층;
    상기 유전체 배리어층 위에 형성되며, 상부 표면이 평탄하게 형성된 ILD(Inter Layer Dielectric)층;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 금속 배선이 형성된 배선층을 구비하며, 상기 배선이 형성된 영역 이외의 상부 표면에 비평탄 영역이 형성된 하부층;
    상기 하부층 위에 형성되며, 상기 비평탄 영역의 굴곡이 반영되어 상부 표면에 비평탄 영역이 형성된 유전체 배리어층;
    상기 유전체 배리어층 위에 형성되며, 상부 표면이 평탄하게 형성된 ILD(Inter Layer Dielectric)층;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제 1항 또는 제 2항에 있어서,
    상기 ILD층 위에 형성되며, 상부 표면이 평탄하게 형성된 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1항 또는 제 2항에 있어서,
    상기 유전체 배리어층은 유전상수(k) 값이 3 보다 작은 물질로 형성된 것을 특징으로 하는 반도체 소자.
  6. 금속 배선이 형성된 배선층을 구비하며, 상기 배선이 형성된 영역 이외의 상부 표면에 비평탄 영역이 형성된 하부층이 제공되는 단계;
    상기 하부층 위에 도포(coating) 방식으로 형성하여, 상부 표면이 평탄한 유전체 배리어층을 형성하는 단계;
    상기 유전체 배리어층 위에 상부 표면이 평탄한 ILD(Inter Layer Dielectric)층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 금속 배선이 형성된 배선층을 구비하며, 상기 배선이 형성된 영역 이외의 상부 표면에 비평탄 영역이 형성된 하부층이 제공되는 단계;
    상기 하부층 위에 형성되며, 상기 비평탄 영역의 굴곡이 반영되어 상부 표면에 비평탄 영역을 구비하는 유전체 배리어층이 형성되는 단계;
    상기 유전체 배리어층 위에 도포(coating) 방식으로 형성하여, 상부 표면이 평탄한 ILD(Inter Layer Dielectric)층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 6항 또는 제 7항에 있어서,
    상기 하부층에 형성된 비평탄 영역은 CMP에 의하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 6항 또는 제 7항에 있어서,
    상기 ILD층 위에 상부 표면이 평탄한 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 6항 또는 제 7항에 있어서,
    상기 유전체 배리어층은 유전상수(k) 값이 3 보다 작은 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 6항 또는 제 7항에 있어서,
    상기 도포(coating) 방식은 회전도포(spin coating) 방식인 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제 6항에 있어서,
    상기 ILD층은 도포 방식 또는 증착 방식에 의하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제 9항에 있어서,
    상기 캡핑층은 회전도포 방식에 의하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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