KR100403063B1 - 상호접속부를 위한 이중층의 저유전체 배리어의 제조방법및 상기 방법에 의해 제조된 디바이스 - Google Patents

상호접속부를 위한 이중층의 저유전체 배리어의 제조방법및 상기 방법에 의해 제조된 디바이스 Download PDF

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Abstract

본 발명은 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법 및 상기 방법에 의해 제조된 디바이스를 개시하고 있다. 상기 제조방법에서는 우선 절연체 층에 형성된 구리 도체를 갖는 전처리된 기판을 제공한다. 이어, 상기 구리 도체의 상부에 인-함유 또는 붕소-함유 금속 합금막을 보호 층으로서 침착시킨다. 이 후에, 제 1 어닐링 공정에서, 구조물을 환원 분위기에서 상기 인-함유 또는 붕소-함유 금속 합금이 상기 구리 도체의 상부 표면의 적어도 2 내지 4개의 원자층내로 확산되기에 충분한 시간 동안 300 ℃ 이상의 온도로 가열한다. 이어, 상기 인-함유 또는 붕소-함유 금속 합금막의 상부에 낮은 k 유전체막을 침착시킨다. 이 후에, 제 2 어닐링 공정에서, 구조물을 1 시간 이상 동안 환원 분위기에서 300 ℃ 이상의 온도로 가열한다. 또한, 금속 및 유전체 층의 순차적인 침착 후 이들을 하나의 공정으로 어닐링시킬 수 있다. 또한, 반도체 구조물내의 전도체는 절연체 층에 위치하는 금속 도체, 상기 금속 도체의 상부에 존재하는 인-함유 또는 붕소-함유 금속 합금막, 상기 합금막의 상부에 존재하는 유전체 물질의 막을 포함하는 것으로 기술되고 있다. 이중층 배리어는 월등한 배리어 및 구리 도체에 대한 접착성을 나타낸다.

Description

상호접속부를 위한 이중층의 저유전체 배리어의 제조방법 및 상기 방법에 의해 제조된 디바이스{METHOD FOR FORMING DUAL-LAYER LOW DIELECTRIC BARRIER FOR INTERCONNECTS AND DEVICE FORMED}
본 발명은 일반적으로 상호접속부를 위한 저유전체 배리어를 제조하는 방법 및 상기 방법에 의해 제조된 디바이스에 관한 것이고, 더욱 구체적으로는 후속적으로 침착된 층으로 확산 배리어 및 접착성을 개선시키기 위한 이중층의 저유전체 배리어를 반도체 구조물내의 구리 상호접속부상에 제조하는 방법, 및 상기 방법에 의해 제조된 디바이스에 관한 것이다.
비아(via), 라인 및 기타 리세스를 반도체 칩 구조물, 편평한 패널 디스플레이 및 패키지 제품내에 제공하기 위한 상호접속부를 제조하는 기술이 수년 동안 개발되어 왔다. 예를 들면, 초대규모 집적(very-large-scale-integrated, VLSI) 구조물을 위한 상호접속 기술의 개발에 있어서, 알루미늄은 하나의 기판상에 위치한 반도체 영역 또는 디바이스내의 접촉부 및 상호접속부를 위한 주요 금속 공급원으로서 이용되어 왔다. 알루미늄은 그의 낮은 비용, 우수한 저항(ohmic) 접촉성 및 높은 도전율로 인해 상기 재료로서 선택되어 왔다. 그러나, 순수한 알루미늄 박막 도체는 낮은 온도 가공에 그의 사용을 제한하는 저융점, 어닐링 공정시 접촉 및 접합 결함을 초래하는 Al내로의 Si 확산 가능성, 불량한 전자이동 저항과 같은 바람직하지 않은 특성들을 갖는다. 상기 전자이동 현상은 금속 고형물내에서 랜덤한 열 확산상으로 전계가 중첩되어 이온의 알짜 표류(net drift)를 초래하는 경우 발생한다. 결과적으로, 순수한 알루미늄보다 나은 이점을 제공하는 다수의 알루미늄 합금이 개발되어 왔다. 예를 들면, 미국 특허 제 4,566,177 호에서는, 규소, 구리, 니켈, 크롬 및 망간을 3 % 이하로 함유하는 알루미늄 합금의 도체 층이 전자이동 저항을 개선시킨다고 개시하고 있다. 미국 특허 제 3,631,304 호에서는 전자이동 저항을 개선시키는데 사용된 산화알루미늄과의 알루미늄 합금을 또한 개시하고 있다.
최근, VLSI 및 ULSI 기술은 극도로 높은 회로 밀도 및 그에 따라 디바이스에 요구되는 더욱 빠른 작업 속도 때문에 배선 요건이 더욱 엄격해졌다. 이로 인해 점진적으로 더욱 작은 도체 라인에서 더욱 높은 전류 밀도를 이끌어낸다. 결과적으로, 알루미늄 합금을 위해 더욱 큰 단면의 와이어가 요구되거나 또는 더욱 높은 도전율을 갖는 상이한 와이어 물질이 요구되는 전도성 배선이 필요하다. 당해 산업분야에서 구리의 바람직한 높은 도전율을 기초로 하여 후자의 배선을 개발하고자 하는 것은 자명한 선택이다.
비아 및 라인과 같은 VLSI 및 ULSI 상호접속 구조물의 형성에 있어서, 구리는 라인, 비아 또는 다른 리세스내로 침착되어서 동일한 기판상에 위치하는 반도체 영역들 또는 디바이스들을 상호접속시킨다. 구리는 반도체 디바이스 접합부에서 Si와의 빠른 반응 속도로 인해 문제점들을 갖는 것으로 알려져 있다. 규소 기판내로의 구리 원자 또는 이온의 어떠한 확산이라도 디바이스의 결함을 초래할 수 있다. 금속간 유전체내로의 구리 확산도 또한 단락 또는 개구를 발생시킴으로써 디바이스의 결함을 초래할 수 있다. 따라서, 구리가 그의 주변 물질들과 상호 확산하는 것을 방지하도록 작용하는 층들로 코팅된다는 구리 상호접속부의 신뢰성이 매우 중요하다. 이들 층들, 통상 "라이너", "배리어" 및 "캡"으로 지칭되는 층들은 또한 구리 상호접속부와 다양한 유전체 층들 및 접촉 비아들 사이에서 우수한 접착성을 나타내야 한다.
구리의 백-엔드-오브-라인(back-end-of-line, BEOL)을 위한 칩 네트워크 상호접속부의 금속화 공정에서, 비아 및 트렌치는, 비아 및 트렌치 오프닝, 비아 및 트렌치 벽상의 얇은 라이너의 침착, 비아 및 트렌치를 구리로 충전, 상부 구리 표면의 평탄화, 및 최종적으로 구리가 다음의 상위 레벨의 유전체내로 이동하는 것을 막고 상기 상위 레벨의 유전체가 침착되는 동안 구리와의 상호작용을 최소화시키기 위해 보호 층으로 상기 상부 표면을 캐핑하는 등의 두꺼운 유전체 침착에 있어서 표준적인 순차적 절차를 사용하여 금속화한다. 상기 최종 캐핑 층은 또한 다음의 상위 층의 유전체를 위한 반응성 이온 에칭 스톱 층(stop layer)으로서 작용한다. 각 레벨의 상호접속 배선을 위한 상기 금속화 방법은 반복적으로 수행된다.
통상적인 방법에서, 각각의 구리의 BEOL 레벨을 캐핑하는데 사용되는 가장 통상적인 유전체 물질은 질화규소(SiN)이다. 이는 Cu가 금속간 유전체이고 이산화규소(SiO2)가 상호접속 유전체인 ULSI에서 제조되는 것이 신뢰할만하다. 그러나, 상호접속부의 연속적인 수행능을 개선시키기 위해, ULSI 산업은 낮은 유전상수(낮은 k)의 금속간 유전체에 관심을 가지고 있다. SiN은 7 내지 8의 비교적 높은 유전상수를 갖고, 유효 레벨 사이의 커패시턴스를 상당히 증가시킨다. 미래의 BEOL 상호접속부내의 SiN의 적용은 낮은 k 요건을 충족시키도록 최소화하거나 대체될 것이다.
구리의 낮은 k의 BEOL 문제점을 해결하기 위해 다른 해결책들이 제안되어 왔다. 예컨대, 하나의 해결책으로는 구리 라인의 상부 표면을 덮어 보호하여서 우수한 접착력을 제공하고, 또한 구리 확산을 위한 배리어로서 작용하도록 셀프-얼라이닝(self-aligning) 금속 캡 층을 사용하는 것이 있다. 그러나, 목적하는 구리 배리어의 특성을 충족시키기 위해, 금속 캡 층의 두께는 1,000 내지 2,000 Å 이상이어야 하는데, 이는 도체 라인들 사이의 거리가 3,000 Å 이하인 경우 상기 도체 라인들 사이에서 단락을 초래할 수 있다. 하나의 금속만으로 된 캡을 사용하면, 다음 레벨의 유전체를 가공하는데 어려움을 나타낸다. 상부 레벨 유전체의 반응성 이온 에칭(reactive ion etching, RIE) 동안, 어떠한 에칭 스톱도 없으며, 저부의 금속 및 유전체는 쉽게 에칭되어 상기 RIE 방법으로부터 오염되기 쉽다.
또 다르게는, 예컨대 Si, C, H를 함유하거나 Si, C, O, H를 함유하는 물질로 800 Å 이하의 두께로 형성된 얇고 낮은 k의 유전체막을 사용하는 하나의 해결책이 제안되어 왔다. 그러나, (4 미만의 유전상수를 갖는) 이들 낮은 k의 막은 전형적으로 우수한 구리 확산 배리어로서 기능하지 못한다. 이들은 또한 BEOL 상호접속부의 제조중에 구리 산화에 대한 우수한 배리어가 되지 못하며, CuO 형성이 접착력을 크게 약화시키고 공극을 형성시킴에 따라 상당한 오류를 초래할 수 있다. 이에 비해, 자체적으로 구리의 산화를 초래하지 않는 SiN은 일반적으로 SiH4및 NH3의 플라스마 화학 기상 증착법(PECVD)에 의해 증착되며, SiN은 우수한 산소 배리어인 것으로 공지되어 있다.
따라서, 본 발명의 목적은 통상의 구리 배리어 층의 결점 또는 단점을 갖지 않은, 구리 도체상에 배리어 층을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 SiN 캡의 두께를 감소시키고 구리에 대한 그의 접착력을 개선시키는 방법을 제공하는 것이다.
본 발명의 다른 목적은 확산 배리어 및 접착성 둘다를 개선시키는, 구리 도체상에 저유전체 배리어 층을 제조하는 방법을 제공하는 것이다.
본 발명의 추가의 목적은, 인-함유 또는 붕소-함유 금속 합금막 및 규소-함유 저유전체 물질을 구리 도체의 상부에 연속적으로 침착시키는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법을 제공하는 것이다.
본 발명의 추가의 다른 목적은 접착성 및 확산 배리어를 위해 2개의 별도의 층을 침착시킨 후 어닐링 공정을 수행함으로써, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은, 구리의 백-엔드-오브-라인 방법으로 비아 또는 상호접속부로서 사용하는 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은, 인-함유 또는 붕소-함유 금속 합금막의 침착 공정 후 어닐링 공정을 수행하여서 합금을 구리 도체의 적어도 2 내지 4개의 원자 층들내로 확산시키는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 추가의 목적은, 금속 도체, 인-함유 또는 붕소-함유 금속 합금의 막 및 상부에는 낮은 k의 유전체 물질의 막을 포함하는 반도체 구조물내에 전도체를 제공하는 것이다.
본 발명의 또다른 추가의 목적은, 두께 50 내지 200 Å의 인-함유 또는 붕소-함유 금속 합금막의 층이 우선 금속 도체상에 침착되고, 두께 100 내지 500 Å의 낮은 k의 유전체 물질이 상기 합금막의 상부에 침착되는, 반도체 구조물내에 전도체를 제공하는 것에 관한 것이다.
도 1은 이중상감구조로 구리 도체상에 형성되되, 2차 상감구조가 상부에 형성된 본 발명의 이중층의 저유전체 배리어의 확대 단면도이다.
도 2는 구리 도체상에 형성된 이중층의 확산 배리어/접착성 향상제를 예시하는 본 발명의 또다른 양태의 확대 단면도이다.
도 3은 본 발명의 구조물내로의 깊이 함수로서, 다중층 배리어 시험 구조물내의 원소들의 2차 이온 수의 의존도를 예시하는 그래프이다. 이 예에서, Co-W-P 막의 두께는 300 Å이고, SiCOH의 낮은 k 유전체막은 상부에 존재한다.
도 4는 본 발명의 구조물내로의 깊이 함수로서, 다중층 배리어 시험 구조물내의 원소들의 2차 이온 수의 의존도를 예시하는 그래프이다. 이 예에서, CoSnP 막의 두께는 300 Å이고, 상부의 낮은 k 유전체 SiCOH 막의 두께는 500 Å인데, 여기서 합금막은 2 시간 동안 350 ℃에서 어닐링되었다.
도 5는 구리상에 질화규소 막이 있고 그 사이에 금속 합금막이 존재하는 구조 및 처리법에 대한 접착 시험 결과의 의존도를 예시하는 데이터 표이다.
도 6은 SiCOH/라이너 금속으로 충전된 이중층 배리어의 구조 및 이의 어닐링 공정에 대한 접착 시험 결과의 의존도를 예시하는 데이터 표이다.
본 발명에 따르면, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법 및 상기 방법에 의해 제조된 구조물이 개시된다.
바람직한 양태에서, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법은, 절연체 층에 형성된 구리 도체를 갖는 전처리된 기판을 제공하는 단계, 상기 구리 도체의 상부에 인-함유 또는 붕소-함유 금속 합금막을 침착시키는 단계, 상기 전처리된 기판을 상기 인-함유 또는 붕소-함유 금속 합금이 구리 도체의 상부 표면의 적어도 2 내지 4개의 원자 층들내로 확산되기에 충분한 시간 동안 환원 기체 분위기하에서 300 ℃ 이상의 온도로 가열하는 제 1 가열 단계, 상기 인-함유 또는 붕소-함유 금속 합금막의 상부에 유전체막을 침착시키는 단계, 상기 전처리된 기판을 1 시간 이상 동안 환원 분위기하에서 300 ℃ 이상의 온도로 가열하는 제 2 가열 단계를 포함하는 작업 단계들에 의해 수행될 수 있다. 환원 기체 분위기를 특정화하는 경우, 이는 진공, H2, 형성 기체 및 불활성 기체 분위기를 포함하는 의미이다.
다르게는, 2개의 층(금속 및 유전체)을 연속적으로 침착시킨 후, 2 시간 동안 환원 분위기에서 400 ℃의 온도에서 하나의 어닐링 단계 공정을 수행할 수 있다.
구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법에서, 제 1 가열 단계는 1 시간 이상 동안 325 ℃ 이상의 온도에서 수행될 수 있다. 제 2 가열 단계는 2 시간 이상 동안 350 ℃ 이상의 온도에서 수행될 수 있다. 제 1 가열 단계 및 제 2 가열 단계에 사용된 환원 분위기는 수소와 질소의 형성 기체(N2+ H2) 또는 진공일 수 있다. 인-함유 또는 붕소-함유 금속 합금막의 침착 공정은 무전해 도금법에 의해 수행될 수 있다. 다르게는, 인-함유 또는 붕소-함유 금속 합금막을 함유하는 제 1 금속 층의 후속적인 침착 후, 유전체막을 침착시키고, 질소중 또는 환원 분위기, 예컨대 형성 기체, H2, 질소 또는 진공하에서 2 시간 동안 400 ℃에서 이중층의 최종 가열을 수행함으로써, 상기 2개의 어닐링 절차는 또한 하나의 절차로 합쳐질 수 있다. 유전체막은 플라스마 화학 기상 증착법에 의해 인-함유 또는 붕소-함유 금속 합금막상에 침착될 수 있다. 상기 방법은 인-함유 또는 붕소-함유금속 합금막을 침착시키는 단계 전에 팔라듐의 핵형성 층을 전처리된 기판상에 침착시키는 단계를 추가로 포함할 수 있다. 인-함유 또는 붕소-함유 금속 합금막은 Me-X-P 또는 Me-X-B(여기서, Me는 상기 합금막의 주요 성분이고, X는 합금 개질제이다)일 수 있다.
구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법은, 황산중의 희석된 팔라듐 설페이트 용액을 이용하는 선택적 이온 교환법에 의해 팔라듐 핵형성 층을 구리 도체상에 침착시키는 단계를 추가로 포함할 수 있다. 인-함유 또는 붕소-함유 금속 합금막은 약 86 내지 약 90 중량%의 Me, 약 2 내지 약 4 중량%의 X 및 약 6 내지 약 12 중량%의 P 또는 B를 추가로 포함할 수 있다. 침착된 유전체막은 5 이하의 유전상수를 가질 수 있다. 상기 방법은 인-함유 또는 붕소-함유 금속 합금막을 약 50 내지 약 300 Å, 바람직하게는 약 100 내지 약 200 Å의 두께로 침착시키는 단계를 추가로 포함할 수 있다. 상기 방법은 인-함유 또는 붕소-함유 금속 합금막을 약 8 내지 약 9의 pH 및 약 70 내지 약 80 ℃의 온도에서 무전해 침착법에 의해 코발트 설페이트, 암모늄 텅스테이트, 시트르산나트륨 및 붕산을 함유하는 차아인산염 용액중에서 침착시키는 단계를 추가로 포함할 수 있다. 상기 방법은 약 0.5 내지 약 2 시간 동안 약 325 내지 약 400 ℃의 온도에서 제 1 가열 단계를 수행하는 단계를 추가로 포함할 수 있다. 상기 방법은 Si, C, O, N 및/또는 H를 함유하는 물질, 및 Si, C, H, N 및 다이아몬드형 탄소를 함유하는 물질로 이루어진 군으로부터 선택된 물질의 유전체막을 침착시키는 단계를 추가로 포함할 수 있다. 상기 방법은 유전체막을 약 100 내지 약 500 Å, 및 바람직하게는 약 250 내지 약 350 Å의 두께로 침착시키는 단계를 추가로 포함할 수 있다. 상기 방법은 약 1 내지 약 5 시간 동안 약 350 내지 약 400 ℃의 온도에서 제 2 가열 단계를 수행하는 단계를 추가로 포함할 수 있다. 인-함유 또는 붕소-함유 금속 합금막은 Me-X-P 또는 Me-X-B(여기서, Me는 Co 또는 Ni이고, X는 W 또는 Sn이다)일 수 있다.
본 발명은 또한, 절연체 층에 위치하는 금속 도체, 상기 금속 도체의 상부에 존재하는 인-함유 또는 붕소-함유 금속 합금막, 및 상기 인-함유 또는 붕소-함유 금속 합금막의 상부에 존재하는 유전체 물질의 막을 포함하는 반도체 구조물내의 전도체에 관한 것이다.
반도체 구조물내의 전도체에서, 인-함유 또는 붕소-함유 금속 합금은 상기 금속 도체의 상부 표면의 적어도 2 내지 4개의 원자 층들내에 제공된다. 금속 도체에는 구리가 포함될 수 있다. 인-함유 또는 붕소-함유 금속 합금은 Me-P, Me-B, Me-X-P 또는 Me-X-B(여기서, Me는 Co 또는 Ni이고, X는 Si, W 또는 Sn이다)의 2원 또는 3원 합금일 수 있다. 인-함유 또는 붕소-함유 금속 합금은 약 10 내지 약 1,000 Å, 및 바람직하게는 약 50 내지 약 200 Å의 두께로 침착될 수 있다. 인-함유 또는 붕소-함유 금속 합금은 무전해 도금법에 의해 침착될 수 있다. 침착된 유전체 물질은 Si, C, O, N, H를 함유하는 물질로 이루어진 군으로부터 선택될 수 있다. 유전체 물질은 약 10 내지 약 5,000 Å, 및 바람직하게는 약 100 내지 약 500 Å의 두께로 침착될 수 있다. 반도체 구조물은 규소, 규소 게르마늄, 절연체상의 규소(SOI) 및 갈륨 아르세나이드로 이루어진 군으로부터 선택된 기판상에서 형성될 수 있다.
상기한 바와 같은 본 발명의 목적, 특징 및 이점과 기타 목적, 특징 및 이점은 명세서 및 첨부된 도면을 참조하면 자명해질 것이다.
본 발명은, 우선 절연체 층내에 형성된 구리 도체를 갖는 전처리된 기판을 제공하는 단계, 인-함유 또는 붕소-함유 금속 합금막을 상기 구리 도체의 상부에 침착시키는 단계, 상기 전처리된 기판을, 상기 합금이 상기 구리 도체의 표면 층내로 확산되기에 충분한 시간 동안 환원 기체 분위기하에서 300 ℃ 이상의 온도로 가열하는 단계, 유전체막을 상기 합금막의 상부에 침착시키는 단계, 환원 분위기하에서 상기 전처리된 기판을 1 시간 이상 동안 300 ℃ 이상의 온도로 가열하는 단계에 의해, 상호접속부를 위한 이중층의 저유전체 배리어를 제조하는 방법을 개시하고 있다.
본 발명은 절연체 층에 위치하는 금속 도체, 상기 금속 도체의 상부에 존재하는 인-함유 또는 붕소-함유 금속 합금막, 및 상기 인-함유 또는 붕소-함유 금속 합금막의 상부에 존재하는 유전체 물질의 막을 포함하는 반도체 구조물내의 전도체를 추가로 개시하고 있다.
본 발명에 의해 제공된 방법 또는 디바이스에 있어서, 인-함유 또는 붕소-함유 금속 합금막은 Me-X-P 또는 Me-X-B(여기서, Me는 합금막의 주요 성분이고, X는 합금 개질제이다)로 나타낼 수 있다. Me는 Co 또는 Ni일 수 있고, X는 W 또는 Sn일 수 있다. P 및 B는 인 및 붕소를 나타낸다. 인-함유 또는 붕소-함유 금속 합금은 약 86 내지 약 90 중량%의 Me, 약 2 내지 약 4 중량%의 X, 및 약 6 내지 약 12 중량%의 P 또는 B를 추가로 포함할 수 있다. 합금막은 약 50 내지 약 300 Å의 두께로 침착된다.
본 발명의 신규한 방법에 이용된 가열 방법 또는 어닐링 방법은 형성된 최종 이중층의 유전층 배리어의 특성에 있어 중요하다. 예를 들면, 제 1 어닐링 방법에서, 반도체 기판은 인-함유 또는 붕소-함유 금속 합금이 구리 도체내의 적어도 표면 층, 즉 적어도 2 내지 4개의 원자 층들내로 확산되기에 충분한 시간 동안 300 ℃ 이상, 바람직하게는 약 350 내지 약 400 ℃의 온도로 가열된다. 충분한 시간 길이는 약 0.5 내지 약 2 시간일 수 있다. 저유전체 배리어 층의 침착 후에 수행되는 제 2 어닐링 공정은 약 1 내지 약 5 시간 동안 300 ℃ 이상, 또는 바람직하게는 약 350 내지 약 400 ℃의 온도에서 수행될 수 있다. 다르게는, 2개의 어닐링 단계는 환원 분위기에서 400 ℃에서 2 시간 동안 이중층을 가열함으로써 하나의 단계로 합쳐질 수 있다.
유전체 층은 예컨대 Si, C, O, N 및/또는 H를 함유하는 물질로 침착될 수 있다. 침착된 유전체막의 두께는 약 100 내지 약 500 Å, 또는 바람직하게는 약 100 내지 약 350 Å이다.
본 발명의 신규한 제조방법은 무전해 도금된 금속 막을 연이어 (예컨대, 화학-기계적 폴리싱 공정에 의해) 폴리싱된 구리/유전체 상부 표면에 침착된 낮은 k(유전상수)의 유전체 캡 층의 막과 합쳐서 이중층의 배리어를 생성시킨다. 상기 이중층의 배리어는 구리 확산 배리어의 바람직한 특성, 구리에 대한 우수한 접착성, 낮은 유전상수를 나타내면서, 다음의 상위 레벨의 유전체에 대한 반응성 이온의 에칭(RIE) 스톱 수행능을 유지한다. 본 발명의 이중층 배리어의 추가 이점은 일반적으로 상호접속 구조물의 유효 유전상수를 감소시키는 유전체 캡 층의 두께를 최소화시키고, 전자이동을 최소화시킨 것으로 나타난 도체 리던던시(redundancy)를 제공한다는 것이다.
본 발명의 이중층의 배리어의 구조는 하기 공정에 의해 형성될 수 있다. 우선, 유전체내에 함침된 구리 배선으로 이루어지되, 구리 표면이 유전체 층에서 노출된 평탄화된 구조물로 출발한다. 제 1 단계에서, 구리 표면에 대한 강한 접착력을 갖는 금속 캡 층의 셀프 얼라이닝된 선택적인 도포를 수행하여서 금속-금속 결합을 형성시킨다. 금속 캡 층은 약 100 내지 약 400 Å의 두께를 갖고, 이로 인해 더욱 큰 전기적 신뢰성 및 개선된 전자이동 저항을 제공하게 된다. 금속 캡 층은 공극 및 힐록(hillock)을 패쇄시킬 수 있는 그의 능력으로 더욱 안정한 구리 표면을 제공한다. 후반부에 더욱 상세히 기술되는, 제 1 어닐링 또는 가열 단계가 수행된 후, 블랭킷 유전체 캡 층의 제 2 침착 공정이 수행된다. 상기 블랭킷 유전체 캡 층은 매우 낮은 유전상수 물질들, 예컨대 Si, C, O, N 및/또는 H를 함유하는 물질, 또는 Si, C, H, N 및 다이아몬드형 탄소를 함유하는 물질로부터 제조되는 것이 가장 바람직하다. 그러나 다르게는, SiN은 또한 보통 단일 층 배리어로서 요구되는 것보다 크게 감소된 두께로 사용될 수 있다.
결과적으로, 선택적 코발트계 무전해 공정으로부터 제조된 이중층 캡(이는 특별히 Co-W-P로 한정되지 않고 SiN, SiCH 또는 SiCOH 막과 혼합된다)은 매우 우수한 접착성, Cu의 안정성 성취 및 Cu 확산의 조절성을 나타냈다.
확산 배리어 및 접착성을 위한 본 발명의 이중층 캡을 형성시키는 화학적 단계들은 하기와 같이 더욱 상세히 기술될 수 있다: 본 발명의 신규한 제조방법의 총체적인 목적은 CMP 공정 후 이중층 금속/유전체막을 구리 표면상에 생성시키는 것이다. 구리 표면상에 침착시키는 제 1 단계에서, 금속 막은 약 100 내지 약 400 Å의 두께의 층을 무전해 도금법에 의해 달성되는 선택적 침착법에 의해 침착된다. 상기 층은 Me-X-P의 일반 구조를 갖는 합금에 의해 형성(여기서, Me는 합금의 주요 성분이고, X는 구리에 대한 매우 특이하게 증가된 접착성 및 확산 배리어 특성을 막에 부여하는 합금 개질제이고, P는 막 형성 공정 동안 동시에 침전된 특정량의 인을 나타낸다)된다. 본 발명의 바람직한 양태에서, X는 3 내지 5 원자%의 W가 되도록 선택되고, P는 합금막중 약 7 내지 9 원자%로 존재한다.
본 발명의 제조방법중 제 2 단계에서, 구리 구조물은 2 시간 이상 동안 350 ℃에서 환원 분위기, 예컨대 형성 기체 또는 수소중에서 상부 합금막으로 어닐링된다. 온도 처리는 합금의 성분들을 친밀하게 블렌딩시키고 몇몇 원자 층들내에서 상부 구리 표면내로 확산시켜 화학적 및 야금학적 결합을 제공하여 구리와의 탁월한 접착을 형성시킨다. 다르게는, 어닐링 단계는 유전체 침착시 또는 그 후에 수행될 수 있다.
본 발명의 제조방법중 제 3 단계에서, 유전체 막은 금속 막의 상부에 적용되어 이중층 구조물을 형성한다. 이는 전형적으로 플라스마 화학 기상 증착법(PECVD)에 의해 달성된다. 공정에서, 유전체 물질은 구리상에 미리 침착된 Me-X-P 층상에 침착되며, 일반적으로 약 100 내지 약 500 Å의 두께로 존재한다. 바람직한 유전체막은 규소 화합물, 예컨대 SiCOH, SiCH 또는 SiN을 기제로 하는 막인 것으로 밝혀졌다. 다이아몬드형 탄소(DLC)와 같은 낮은 유전상수 물질이 또한 사용될 수 있다. 바람직한 유전체 물질은 SiCOH인데, 이는 가장 낮은 유전상수를 나타내기 때문이다.
본 발명의 제조방법중 제 4 단계에서, 어닐링 처리는 2 시간 이상 동안 300 ℃ 이상의 온도에서 수소, 질소 또는 형성 기체의 환원 분위기에서 이중층에 적용된다. 이런 최종 어닐링 공정은 금속 캡/유전체 계면의 유기 불순물을 제거하며, 가능하게는 우수한 접착성을 저하시키는 기타 휘발성 생성물을 제거한다.
본 발명의 제조방법중 다양한 화학적 단계들에 의해 형성된 최종 구조물은 도 1에 도시되고 있다. 도 1은 본 발명의 바람직한 제 1 양태로 인용하고 있는 이중상감구조의 상호접속 구조물(10)의 확대된 단면도를 도시하고 있다. 구조물(10)에서는 비아(22, 32) 및 트렌치(24, 34) 둘다를 함유하는 2개의 유전체 상호접속 레벨(20 및 30)이 도시되고 있다. 상기 구조물은 상부 표면(16)내에 형성된 활성 디바이스(14)를 갖는 반도체 기판(12)상에 건조된다. 상기 기판(12)상에 제 1 유전체 층(18)이 침착되고, 비아(32)에 대한 개구부 및 트렌치(34)에 대한 개구부가 패턴화된다. 이어, 상기 비아 및 트렌치 개구부들은 라이너, 즉 금속(38)으로 충전된 배리어 층(36)으로 라이닝된 후, 트렌치(34)상의 평탄화된 상부 표면(40)을 달성하는 화학-기계적 폴리싱 방법에 의해 평탄화된다.
상기 공정의 다음 단계에서는 본 발명의 신규한 방법을 도입하는데, 즉 Co-W-P의 무전해 침착된 캡 층(44)을 금속 트렌치(34)의 상부에만 선택적으로 침착시키는 것이다. 상기 캡 층(44)은 후속 공정으로 인한 트렌치 금속(34)의 오염을 방지할 뿐만 아니라 유전체 층(50)내로의 금속(38)의 확산을 방지한다. 후속적인 가공 동안 또는 반도체 디바이스의 작동 동안의 어떠한 상호작용으로부터도 트렌치 금속을 단리시키는 주요 수단으로서, 금속 층(44)이 선택적인 유전체 캡 층(52)과 함께 사용된다. 선택적 캡 층(52)은 Co-W-P의 금속 합금 층(40)의 배리어 특성을 추가로 개선시키는데 사용될 수 있거나 또는 반응성 이온 에칭(RIE) 스톱 층과 같은 집적화 보강 층으로서 사용될 수 있다. 도 1에 도시된 바와 같이, 제 2 유전체 층(50)은 RIE 공정 후에 사용되어 비아(22) 및 트렌치(24)에 대한 이중상감구조의 공동을 형성한다. 이런 경우, 유전체 캡 층(52)은 RIE 스톱으로서 사용된다. 이를 사용하는 경우, RIE 스톱 층(52)은 라이너 층(36)이 반복되게 출발하는 공정중에서 에칭되어서 필수적인 갯수의 상호접속부 레벨들이 수득될 때까지 제 2 레벨의 트렌치(24)에 개방된다.
도 2는 상부에 형성된 본 발명의 이중층의 배리어와 함께 접착 시험 및 확산 배리어 수행능에 사용되는 구리 시험용 비히클의 확대된 단면도이다. 규소 기판(12)의 상부에는 우선 두께 약 800 Å의 금속 라이너 층을 포함하는 배리어 층(36)이 침착되는 것으로 관찰된다. 이어, 두께 2,000 Å의 구리 도체(38)는 라이너(36)의 상부에 스퍼터링 침착된다. 침착된 상기 무전해 금속 캡 층(44)은 두께 300 내지 500 Å을 갖는 Co-W-P 또는 Co-Sn-P 층일 수 있다. 두께 500 Å을 갖는 SiCOH의 낮은 k의 유전체 층(52)은 상부에 침착된다. SIMS 신호를 보강시키기 위해, 다이아몬드형 탄소(54)의 층은 SiCOH 층(52)의 상부에 침착되었다.
도 3 및 4는 도 2에서 도시된 구조물상에서 수득된 SIMS/플롯을 도시하고 있다. 도 3 및 4에서 관찰되는 바와 같이, Co-W-P 또는 Co-Sn-P의 두께 300 Å의 무전해 침착된 금속 층과 SiCOH의 500 Å 층만이 침착되는 경우, 금속 층의 표면 층들내로 가로지르는 SiCOH내로의 구리의 확산을 촉진시키는 어닐링 공정 후, 구리는 무전해 침착된 합금 층(44)의 후방 및 아래에 완전하게 남아 있지만, 층(44)를 가로질러 유전체 층(52)으로 관통하지는 않는다. 결과적으로, 본 발명의 구조물은 적어도 열 에너지의 영향하에서, SiCOH 층(52)에 맞닿을 수 있는 산소 분자에 의한 구리의 잠재적 산화의 효과 및 구리 이동을 중단시킨다. 따라서, 제시된 구조물은 구리 및 산소 원자의 열 이동의 스토퍼(stopper)로서 효과적인 시스템이다.
도 5는, 그 사이에 다양한 합금막을 이용하는 SiN 유전체 층과 구리 도체 사이의 접착 강도에 대해 얻은 데이터를 나타내는 표이다. 여기에서는, 질화규소에 대한 구리의 접착이 질화물의 적용 전 구리 표면의 전처리에 크게 의존함을 나타낸다. Co-W-P 내부 층, Co-Sn-P 내부 층 및 고밀도 플라스마(HDP)로 침착된 질화물을 사용함으로써 최적의 결과가 얻어진다. 도 5의 표에 제시된 접착 강도는 MPa × m1/2의 단위로 제시된다.
SiCOH의 유전체 층을 갖는 구리상의 무전해 침착된 캡 층을 사용하는 이중 층 캡의 접착의 시험 결과는 도 6에 도시되고 있다. 6개의 샘플은 Si-SiO2/라이너 금속/Cu의 구조(2,000 Å)로 시험하였다. 샘플들을 Co-W-P, Co-P 및 Co-Sn-P로 무전해 도금시켰다. 이어, 상기 샘플들을, 500 Å의 SiCOH 유전체 물질을 캡 층의 표면에 적용시키는 도구내에서 수행시켰다. 몇몇 샘플들은 무전해 침착 공정 후 및 SiCOH 층의 침착 후에 열적 어닐링시키지만, 기타 샘플들에서는 단지 SiCOH 층을 침착시킨 후에만 열적 어닐링시킨다. 도 6에 제시된 결과들은 Co-W-P가 우수한 접착값을 갖는 것으로 나타낸다.
도 6에 제시된 샘플들은 Co-W-P 막을 가로지르는 열 구리 이동을 체크하기 위한 SIMS 분석에 의해 추가로 시험하였다. SIMS 데이터에서는 구리가 캡 층에 잔존하지만 예측한 바와 같이 유전체 층으로 이동하지는 않는다는 것을 나타낸다.
도 6에 제시된 시험 데이터에서는 Co-W-P 내부 층을 사용함으로써 Cu로의 유전체 SiCOH의 접착성이 증가된 것으로 밝혀진다. 구리에 대한 유전체 SiCOH 층의 접착성을 유전체 적용 후의 환원 분위기 전처리법을 사용함으로써 상당히 증가시킬 수 있음이 밝혀졌다. 가장 우수한 결과들이, Co-W-P 캡 층을 사용하고 SiCOH 침착 후 2 시간 이상 동안 350 ℃에서 형성 기체중에서 어닐링시킴으로써 수득된다. 이들 샘플들은, 접착성 어닐링된 막이 구리 층 아래에 결핍될 때 SiCOH 후 시스템이 어닐링되지 않는 경우와 반대로, 무전해 침착된 층에 대해 정확히 계면, 즉 SiCOH에서 결핍된 것으로 나타난다.
따라서, 본 발명의 신규한 제조방법 및 상기 방법에 의해 형성된 디바이스는 상기 발명의 상세한 설명 및 도 1 내지 6에서 상세히 기술되고 있다. SiCOH와 같은 낮은 k의 유전체 물질을 한번 사용하면 SiCOH가 구리에 대해 우수한 접착성을 갖지 않고, SiCOH가 다소 산소 투과적이라는 사실 때문에 기술적인 쟁점 및 문제점이 존재한다고 제시되어 왔다. 이렇듯, 이들 두 요인들이 합쳐져서 유전체/구리의 계면에서 구리 산화 및 탈착을 유발시키며, 결국 신뢰성 문제를 발생시킨다. 따라서, 본 발명의 신규한 제조방법은 이중층의 배리어, 예컨대, Cu/Co-W-P/SiCOH 및Cu/Co-Sn-P/SiCOH을 사용하여서, 구리가 합금의 무전해 침착된 캡 층을 통해서 이동되지 않고 2 시간 동안 380 ℃에서 어닐링시킨 후에도 잔존하도록 한다.
본 발명이 예시적인 방식으로 기술되었지만, 사용하는 용어는 한정적이기보다는 오히려 설명을 목적으로 하고 있다.
또한, 본 발명을 바람직하고 선택적인 양태에 대해 기술하였지만, 당해 분야의 숙련자라면 이들 교시들이 기타 변형된 발명 양태로 적용될 수 있음을 알 것이다.
배타적 특성 또는 특권을 청구하고 있는 본 발명의 양태는 하기 청구의 범위와 같이 정의되고 있다.
본 발명에 따르면, 구리 도체상에 우수한 구리 확산 배리어 및 접착성을 갖는 이중층의 저유전체 배리어가 제조될 수 있다.

Claims (23)

  1. ① 절연체 층에 형성된 구리 도체를 갖는 전처리된 기판을 제공하는 단계,
    ② 상기 구리 도체의 상부에 인-함유 또는 붕소-함유 금속 합금막을 침착시키는 단계,
    ③ 상기 전처리된 기판을 상기 인-함유 또는 붕소-함유 금속 합금이 상기 구리 도체의 상부 표면의 3개 이상의 원자 층들내로 확산되기에 충분한 시간 동안 환원 분위기하에서 300 ℃ 이상의 온도로 가열하는 제 1 가열 단계,
    ④ 상기 인-함유 또는 붕소-함유 금속 합금막의 상부에 유전체막을 침착시키는 단계,
    ⑤ 상기 전처리된 기판을 1 시간 이상 동안 환원 분위기하에서 300 ℃ 이상의 온도로 가열하는 제 2 가열 단계를 포함하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 가열 단계를 1 시간 이상 동안 325 ℃ 이상의 온도에서 수행하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 금속 층 및 유전체 층을 상기 유전체 침착 후 환원 분위기에서 400 ℃에서 2시간 동안 가열함으로써 단지 하나의 최종 열 처리에 의해 순차적으로 침착시키는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금막의 침착 공정을 무전해 도금법에 의해 수행하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 유전체막을 플라스마 화학 기상 증착법(PECVD)에 의해 상기 인-함유 또는 붕소-함유 금속 합금막상에 침착시키는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 가열 단계 및 제 2 가열 단계에서 사용하는 환원 분위기가 형성 기체, 질소 또는 수소인, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금막을 침착시키는 단계 전에, 팔라듐의 핵형성 층을 상기 전처리된 기판상에 침착시키는 단계를 추가로 포함하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금막이 Me-X-P 또는 Me-X-B(여기서, Me는 상기 합금막의 주요 성분이고, X는 합금 개질제이다)인, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  9. 제 1 항에 있어서,
    황산중의 희석된 팔라듐 설페이트 용액을 이용하는 선택적 이온 교환법에 의해 팔라듐 핵형성 층을 구리 도체상에 침착시키는 단계를 추가로 포함하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  10. 제 1 항에 있어서,
    상기 침착된 유전체막이 5 이하의 유전상수를 갖는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  11. 제 1 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금막을 약 50 내지 약 300 Å의 두께로 침착시키는 단계를 추가로 포함하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  12. 제 1 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금막을, 약 8 내지 약 9의 pH 및 약 70 내지 약 80 ℃의 온도에서 코발트 설페이트, 암모늄 텅스테이트, 시트르산나트륨 및 붕산을 함유하는 차아인산염 용액중에서 무전해 침착법에 의해 침착시키는 단계를 추가로 포함하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  13. 제 1 항에 있어서,
    Si, C, O, N, H로 이루어진 군으로부터 선택된 물질의 상기 유전체막을 침착시키는 단계를 추가로 포함하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  14. 제 1 항에 있어서,
    상기 유전체막을 약 100 내지 약 500 Å의 두께로 침착시키는 단계를 추가로 포함하는, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  15. 제 8 항에 있어서,
    상기 Me가 Co 또는 Ni이고, X가 W 또는 Sn인, 구리 도체상에 이중층의 저유전체 배리어를 제조하는 방법.
  16. 절연체 층에 위치하는 구리를 포함하는 금속 도체,
    상기 금속 도체의 상부에 존재하는 인-함유 또는 붕소-함유 금속 합금막,
    상기 인-함유 또는 붕소-함유 금속 합금막의 상부에 존재하는 유전체 물질의 막을 포함하는 반도체 구조물내의 전도체.
  17. 제 16 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금막이 상기 금속 도체의 상부 표면에 2개 이상의 원자 층들 하부에 존재하는 반도체 구조물내의 전도체.
  18. 삭제
  19. 제 16 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금이 Me-P, Me-B, Me-X-P 또는 Me-X-B의 2원 또는 3원 합금(여기서, Me는 Co 또는 Ni이고, X는 Si, W 또는 Sn이다)인 반도체 구조물내의 전도체.
  20. 제 16 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금이 약 10 내지 약 1,000 Å의 두께로 침착된 Me-P, Me-B, Me-X-P 또는 Me-X-B의 2원 또는 3원 합금(여기서, Me는 Co 또는 Ni이고, X는 Si, W 또는 Sn이다)인 반도체 구조물내의 전도체.
  21. 제 16 항에 있어서,
    상기 인-함유 또는 붕소-함유 금속 합금이 무전해 도금법에 의해 약 10 내지 약 1,000 Å의 두께로 침착된 Me-P, Me-B, Me-X-P 또는 Me-X-B의 2원 또는 3원 합금(여기서, Me는 Co 또는 Ni이고, X는 Si, W 또는 Sn이다)인 반도체 구조물내의 전도체.
  22. 제 16 항에 있어서,
    상기 유전체 물질이 Si, C, O, N, H를 함유하는 물질, 및 Si, C, H를 함유하는 물질로 이루어진 군으로부터 선택되고, 약 10 내지 약 5,000 Å의 두께로 침착되는 반도체 구조물내의 전도체.
  23. 제 16 항에 있어서,
    상기 반도체 구조물이 규소, 규소 게르마늄, 절연체상의 규소(SOI) 및 갈륨 아르세나이드로 이루어진 군으로부터 선택된 기판상에서 형성되는, 반도체 구조물내의 전도체.
KR10-2001-0005950A 2000-02-22 2001-02-07 상호접속부를 위한 이중층의 저유전체 배리어의 제조방법및 상기 방법에 의해 제조된 디바이스 KR100403063B1 (ko)

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