JP4502528B2 - 相互接続用の2重層低誘電性バリアを形成する方法および形成された装置 - Google Patents

相互接続用の2重層低誘電性バリアを形成する方法および形成された装置 Download PDF

Info

Publication number
JP4502528B2
JP4502528B2 JP2001033861A JP2001033861A JP4502528B2 JP 4502528 B2 JP4502528 B2 JP 4502528B2 JP 2001033861 A JP2001033861 A JP 2001033861A JP 2001033861 A JP2001033861 A JP 2001033861A JP 4502528 B2 JP4502528 B2 JP 4502528B2
Authority
JP
Japan
Prior art keywords
phosphorus
metal alloy
boron
containing metal
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001033861A
Other languages
English (en)
Other versions
JP2001284453A (ja
Inventor
ジュディス・エム・ルビノ
クリストファー・ジャーネス
エリック・ジー・リニジャー
ジェームス・ジー・ライアン
カルロス・ジェイ・サンブセティ
フランク・カードン
サンパス・プルショサマン
ジョン・エイ・フィッツシモンズ
スティーヴン・エム・ゲーツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2001284453A publication Critical patent/JP2001284453A/ja
Application granted granted Critical
Publication of JP4502528B2 publication Critical patent/JP4502528B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は一般に、相互接続用の低誘電性バリアを形成する方法および形成された装置に関し、詳細には、拡散バリアとして機能し、かつ続いて付着させる層との接着を向上させる2重層低誘電性バリアを半導体構造中の銅相互接続上に形成する方法、およびこのような方法によって形成された装置に関する。
【0002】
【従来の技術】
半導体チップ構造、フラット・パネル・ディスプレイおよびパッケージ応用中にバイア、ラインおよびその他の凹部を形成する相互接続技術は、長年にわたって開発が進められてきた。例えば、超大規模集積(VLSI)構造向けの相互接続技術の開発においては、単一の基板上に位置する半導体領域または装置中の接点および相互接続のための主要な金属源としてアルミニウムが利用された。アルミニウムは、その低いコスト、良好なオーム接触、高い導電率から、打って付けの材料であった。しかし、純粋なアルミニウム薄膜導体は、その使用を低温処理に限定する融点の低さ、接触および接合障害につながるアニール中のSiのAlへの拡散の可能性、エレクトロマイグレーションに対する不十分な抵抗性など、望ましくない特性を有する。エレクトロマイグレーション現象は、金属固体中のランダムな熱拡散に電界が重なり、これが原因で正味のイオン・ドリフトが生じたときに起こる。そのため、純粋なアルミニウムに優る利点を有するいくつかのアルミニウム合金が開発された。例えば米国特許第4566177号には、エレクトロマイグレーション抵抗性を向上させるために3重量%までのシリコン、銅、ニッケル、クロムおよびマンガンを含むアルミニウム合金の導電層が開示されている。米国特許第3631304号には、エレクトロマイグレーション抵抗性を向上させる目的にも使用することができる、酸化アルミニウムを含むアルミニウム合金が開示されている。
【0003】
その後、VLSIおよびULSI技術では、このような装置に要求される極めて高い回路密度およびより高い動作速度のために、より厳しい要求を配線要件に課すようになった。これは、ますます細い導線中により高い電流密度を達成することにつながる。その結果、アルミニウム合金導体については断面積のより大きなワイヤを必要とする導電配線、またはより高い導電率を有する別のワイヤ材料を必要とする導電配線が望まれるようになる。業界の選択は明らかに、その望ましい高導電率に基づく銅を使用した後者の開発である。
【0004】
バイア、ラインなどのVLSIおよびULSI相互接続構造の形成では、ライン、バイアまたはその他の凹部に銅を付着させて、同じ基板上に位置する半導体領域または装置を相互接続する。銅は、Siとの反応速度が大きいため、半導体装置の接合部で問題を起こすことが知られている。銅原子または銅イオンのシリコン基板中への拡散が装置故障を引き起こす可能性がある。さらに、インターメタル(intermetal)誘電体中への銅の拡散も、短絡や開路が生じることによって装置故障の原因となる可能性がある。したがって、銅と周囲の材料との相互拡散を防ぐ働きをする層を銅相互接続にコーティングすることが銅相互接続の信頼性にとって不可欠である。一般に「ライナ」、「バリア」および「キャップ」と呼ばれるこれらの層はさらに、銅相互接続とさまざまな誘電体層および接点バイアとの間で良好な接着性を示さなければならない。
【0005】
銅バック・エンド・オブ・ライン(BEOL)用のチップ・ネットワーク相互接続の金属被覆プロセスでは、一連の標準手順を利用してバイアおよびトレンチが金属被覆される。この手順は、厚い誘電体の付着、バイアおよびトレンチの開口、バイアおよびトレンチ壁への薄いライナの付着、バイアおよびトレンチへの銅の充填、銅上面の平坦化、ならびに次上位誘電体中への銅のマイグレーションを防ぎ、次上位誘電体を付着している間の銅との相互作用を最小化する保護層の銅上面へのキャッピングから成る。最後のキャップ層はさらに、次上位誘電体層に対する反応性イオン・エッチングのストップ層の働きもする。この金属被覆プロセスは、それぞれの相互接続配線レベルに対して繰り返される。
【0006】
従来のプロセスにおいて、それぞれの銅BEOLレベルをキャッピングするのに使用される最も一般的な誘電材料は窒化シリコン(SiN)である。Cuがインターメタル誘電体、二酸化シリコン(SiO2)が相互接続誘電体であるULSIにおいて、これは高い信頼性で製造された。しかし、相互接続の性能を継続的に向上させるため、ULSI業界は、低比誘電率(低k)インターメタル誘電体に向かって進んでいる。SiNは、7〜8と比較的に高い比誘電率を有し、有効イントラレベル・キャパシタンスをかなり増大させる。低k要件を満たすため、BEOL相互接続でのSiNの適用は将来的に最小化されるか、または置き換えられるであろう。
【0007】
銅の低k BEOLの問題を解決する解決法が提案されている。例えば一解決法では、銅線の上面を覆いかつ保護し、良好な接着を与え、さらに銅拡散のバリアの働きをする自己整合金属キャップ層を使用する。しかし、所望の銅バリア特性を満たすためには、金属キャップ層の厚さが少なくとも1,000〜2,000Åでなければならず、導線間の間隔が3,000Å未満であると、これによって導線間に短絡が生じる可能性がある。金属だけのキャップを使用すると、次のレベルの誘電体の処理の際に問題が生じる。上位誘電体の反応性イオン・エッチング(RIE)の間、エッチング・ストップがなく、下位の金属および誘電体が、このRIEプロセスによってエッチングされ、かつ汚染されやすくなる。
【0008】
Si、C、HまたはSi、C、O、Hなどを含む材料から形成された厚さ最大800Åの薄い低k誘電体フィルムを使用した別の解決法が提案されている。しかしこれらの低kフィルム(比誘電率4未満)は一般に、良好な銅拡散バリアとしては機能しない。これらのフィルムは、BEOL相互接続の製造中の銅の酸化に対するバリアとしても良好とは言えず、CuOの形成が接着を大幅に弱め、空隙を形成するので、破局的故障の原因となる可能性がある。これに対してSiNは一般に、それ自体で銅の酸化を引き起こさないSiH4およびNH3のプラズマ化学蒸着(PECVD)によって付着され、かつSiNは良好な酸素バリアであることが知られている。
【0009】
【発明が解決しようとする課題】
したがって本発明の目的は、銅導体上にバリア層を形成する方法であって、従来の銅バリア層の欠点または短所を持たない方法を提供することにある。
【0010】
本発明の他の目的は、SiNキャップの厚さを薄くし、かつ銅に対するその接着性を高める方法を提供することにある。
【0011】
本発明の他の目的は、銅導体上に低誘電性バリア層を形成する方法であって、拡散バリア特性と接着特性の両方を向上させる方法を提供することにある。
【0012】
本発明の他の目的は、銅導体上に2重層低誘電性バリアを形成する方法であって、リンまたはホウ素を含む金属合金フィルムおよびシリコンを含む低誘電性材料を銅導体上に順に付着させる方法を提供することにある。
【0013】
本発明の他の目的は、接着用および拡散バリア用の別々の2つの層を付着させ、続いてアニール・プロセスを実施することによって銅導体上に2重層低誘電性バリアを形成する方法を提供することにある。
【0014】
本発明の他の目的は、銅バック・エンド・オブ・ライン・プロセスでバイアまたは相互接続として使用される銅導体上に2重層低誘電性バリアを形成する方法を提供することにある。
【0015】
本発明の他の目的は、銅導体上に2重層低誘電性バリアを形成する方法であって、リンまたはホウ素含有金属合金フィルムの付着プロセスに続いて、銅導体中の少なくとも2〜4原子層まで金属合金を拡散させるアニール・プロセスを実施する方法を提供することにある。
【0016】
本発明の他の目的は、金属導体、リンまたはホウ素含有金属合金フィルム、および最上部に低k誘電材料フィルムを含む、半導体構造中の導体を提供することにある。
【0017】
本発明の他の目的は、まず厚さ50Å〜00Åのリンまたはホウ素含有金属合金フィルム層を金属導体の上に付着させ、次いでこの金属合金フィルム上に厚さ100Å〜500Åの低k誘電材料を付着させた、半導体構造中の導体を提供することにある。
【0018】
【課題を解決するための手段】
本発明に基づき、銅導体上に2重層低誘電性バリアを形成する方法および形成された構造を開示する。
【0019】
好ましい実施形態では、銅導体上に2重層低誘電性バリアを形成する方法は、絶縁体層中に形成された銅導体を有する前処理済み基板を用意する段階、銅導体上にリンまたはホウ素含有金属合金フィルムを付着させる段階、第1の加熱プロセスにおいて、前処理済み基板を、リンまたはホウ素含有金属合金が銅導体の上面の少なくとも2〜4原子層中に拡散するのに十分な時間、還元性ガス雰囲気中で少なくとも300℃の温度に加熱する段階、リンまたはホウ素含有金属合金フィルム上に誘電体フィルムを付着させる段階、および第2の加熱プロセスにおいて、前処理済み基板を、還元性雰囲気中で少なくとも1時間、少なくとも300℃の温度に加熱する段階によって実施することができる。還元性ガス雰囲気を指定しているとき、これは、真空、H2、フォーミング・ガスおよび不活性ガス雰囲気を含む。
【0020】
代わりに、2つの層(金属および誘電体)を順に付着させ、その後に、還元性雰囲気中で約400℃約2時間の1回のアニール段階プロセスを実施することもできる。
【0021】
銅導体上に2重層低誘電性バリアを形成する方法では、第1の加熱プロセスを、少なくとも325℃の温度で少なくとも1時間実施することができる。第2の加熱プロセスは、少なくとも350℃の温度で少なくとも2時間実施することができる。第1および第2の加熱プロセスで使用する還元性雰囲気は、水素および窒素のフォーミング・ガス(N2+H2)または真空とすることができる。リンまたはホウ素含有金属合金フィルムの付着プロセスは、無電解めっき技法によって実施することができる。あるいは、これらの2つのアニール手順を結合して単一の手順とすることも可能である。これは、リンまたはホウ素合金フィルムを含む第1の金属層を付着させ、続いて誘電体フィルムを付着させ、最後にこの2重層の加熱を、窒素雰囲気またはフォーミング・ガス、H2、窒素または真空を含む還元性雰囲気中で約2時間、約400℃で実施することによって達成する。誘電体フィルムは、プラズマ化学蒸着技法によってリンまたはホウ素含有金属合金フィルム上に付着させることができる。この方法はさらに、リンまたはホウ素含有金属合金フィルムを付着させる段階の前に、前処理済み基板上にパラジウムの核生成層を付着させる段階を含むことができる。リンまたはホウ素含有金属合金フィルムはMe−X−PまたはMe−X−Bとすることができる。ただし、Meは合金フィルムの主成分、Xは合金改質材である。
【0022】
銅導体上に2重層低誘電性バリアを形成するこの方法はさらに、硫酸に溶解した薄い硫酸パラジウム溶液を利用した選択的イオン交換法によって銅導体上にパラジウム核生成層を付着させる段階を含むことができる。リンまたはホウ素含有金属合金フィルムは、Meを約86重量%〜約90重量%、Xを約2重量%〜約4重量%、PまたはBを約6重量%〜約12重量%含むことができる。付着した膜の誘電率は、5以下であってよい。この方法はさらに、リンまたはホウ素含有金属合金フィルムを約50Å〜約300Å、好ましくは約100Å〜約200Åの厚さに付着させる段階を含むことができる。この方法はさらに、硫酸コバルト、タングステン酸アンモニウム、クエン酸ナトリウムおよびホウ酸を含む、温度約70℃〜約80℃、pH値約8〜約9の次亜リン酸塩溶液中での無電解付着プロセスによって、リンまたはホウ素含有金属合金フィルムを付着させる段階を含むことができる。この方法はさらに、第1の加熱プロセスを、約325℃〜約400℃の温度で約0.5時間〜約2時間実施する段階を含むことができる。この方法はさらに、誘電体フィルムを、Si、C、O、Nおよび/またはHを含む材料、Si、C、H、Nを含む材料、並びにダイヤモンド様炭素を含む材料から成るグループから選択された材料を付着させる段階を含むことができる。この方法はさらに、誘電体フィルムを約100Å〜約500Å、好ましくは約250Å〜約350Åの厚さに付着させる段階を含むことができる。この方法はさらに、第2の加熱プロセスを、約350℃〜約400℃の温度で約1時間〜約5時間実施する段階を含むことができる。リンまたはホウ素含有金属合金フィルムはMe−X−PまたはMe−X−Bとすることができる。ただし、MeはCoまたはNi、XはWまたはSnである。
【0023】
本発明はさらに、絶縁体層中に位置する金属導体、金属導体上のリンまたはホウ素含有金属合金フィルム、およびリンまたはホウ素含有金属合金フィルム上の誘電材料フィルムを含む半導体構造中の導体を対象とする。
【0024】
この半導体構造中の導体では、リンまたはホウ素含有金属合金が、金属導体の上面の少なくとも2〜4原子層中に存在する。金属導体は銅を含むことができる。リンまたはホウ素含有金属合金は、Me−P、Me−B、Me−X−PまたはMe−X−Bから成る2元または3元合金とすることができる。ただしMeはCoまたはNi、XはSi、WまたはSnである。リンまたはホウ素含有金属合金は、約10Å〜約1000Å、好ましくは約50Å〜約00Åの厚さに付着させることができる。リンまたはホウ素含有金属合金は、無電解めっき技法によって付着させることができる。付着させる誘電材料は、Si、C、O、NおよびHを含む材料から成るグループから選択することができる。誘電材料は、約10Å〜約5000Å、好ましくは約100Å〜約500Åの厚さに付着させることができる。半導体構造は、シリコン、シリコン・ゲルマニウム、シリコン・オン・インシュレータおよびガリウム・ヒ素から成るグループから選択された基板上に形成することができる。
【0025】
【発明の実施の形態】
本発明は、相互接続用の2重層低誘電性バリアを形成する方法を開示する。これは、まず、絶縁層中に形成された銅導体を有する前処理済みの基板を用意し、次いで、リンまたはホウ素含有金属合金フィルムを銅導体上に付着させ、前処理済み基板を、銅導体の表層中に金属合金が拡散するのに十分な時間、還元性雰囲気中で少なくとも300℃の温度に加熱し、次いで金属合金フィルム上に誘電体フィルムを付着させ、前処理済み基板を、還元性雰囲気中で少なくとも1時間、少なくとも300℃の温度に加熱することによって達成される。
【0026】
本発明はさらに、絶縁層中に位置する金属導体、金属導体上のリンまたはホウ素含有金属合金フィルム、およびリンまたはホウ素含有金属合金フィルム上の誘電材料フィルムを含む半導体構造中の導体を開示する。
【0027】
本発明が提供する方法または装置では、リンまたはホウ素含有金属合金フィルムをMe−X−PまたはMe−X−Bで表すことができる。Meは合金フィルムの主成分、Xは合金改質材である。MeはCoまたはNi、XはWまたはSnとすることができる。PおよびBはリンおよびホウ素を表す。このリンまたはホウ素含有金属合金は、Meを約86重量%〜約90重量%、Xを約2重量%〜約4重量%、PまたはBを約6重量%〜約12重量%含むことができる。金属合金フィルムは、約50Å〜約300Åの厚さに付着させる。
【0028】
本発明の新規な方法で利用する加熱プロセスまたはアニール・プロセスは、形成される最終的な2重層誘電体バリアの特性にとって重要である。例えば、最初のアニール・プロセスでは半導体基板を、リンまたはホウ素含有金属合金が銅導体の少なくとも表層中に拡散する、すなわち少なくとも2〜4原子層分は拡散するのに十分な時間、少なくとも300℃、好ましくは約325℃〜約400℃の温度に加熱する。十分な長さの時間は、約0.5時間〜約2時間とすることができる。低誘電性バリア層の付着後に実施する第2のアニール・プロセスは、温度を少なくとも300℃、好ましくは約350℃〜約400℃、時間を約1時間〜約5時間として実施することができる。あるいは、2重層を還元性雰囲気中で約2時間、約400℃で加熱することによって、これらの2つのアニール段階を1つの段階に結合することができる。
【0029】
誘電体層は、Si、C、O、Nおよび/またはHなどを含む材料の付着によって形成することができる。付着させる誘電体フィルムの厚さは約100Å〜約500Å、好ましくは約100Å〜約350Åである。
【0030】
本発明の新規な方法は、(化学機械研磨などにによって)研磨した銅/誘電体の上面に無電解めっきした金属フィルムに、次いで付着させた低k(比誘電率)誘電体キャップ層フィルムを組み合わせて、2重層バリアを作り出す。この2重層バリアは、銅拡散バリア、銅への良好な接着、低比誘電率という望ましい特性を有し、一方で、次の上位の誘電体に対する反応性イオン・エッチング(RIE)ストップ性能を維持する。本発明の2重層バリアのさらなる利点は、相互接続構造の有効比誘電率を概して低下させ、エレクトロマイグレーションを最小化することが示されている導体リダンダンシ(redundancy)を提供する誘電体キャップ層の厚さの最小化である。
【0031】
本発明の2重層バリア構造は以下のプロセスによって形成することができる。銅表面が露出した状態で誘電体中に埋め込まれた銅配線から成る平坦化された構造から出発する。最初の段階では、銅表面に対して強い接着性を有する金属キャップ層を自己整合的かつ選択的に適用して、金属−金属結合を形成する。この金属キャップ層は約100Å〜約400Åの厚さを有し、したがって電気的な信頼性を高め、エレクトロマイグレーション抵抗性を向上させる。この金属キャップ層はさらに、空隙および小丘を閉じるその能力によって銅表面の安定性を高める。最初のアニールまたは加熱プロセスを実施した後に、ブランケット誘電体キャップ層のための第2の付着プロセスを実行する。最初のアニールまたは加熱プロセスについては後により詳細に説明する。ブランケット誘電体キャップ層は、Si、C、O、Nおよび/またはHを含む材料、Si、C、H、Nを含む材料、並びにダイヤモンド様炭素を含む材料などの非常に低い比誘電率を有する材料から準備することが最も好ましい。あるいは、単層バリアとして通常要求されるよりも大幅に薄いSiNを使用することもできる。
【0032】
コバルト・ベースの選択的無電解プロセス、これに制限されるものではないが具体的には例えばCo−W−Pに、SiN、SiCHまたはSiCOHフィルムを組み合わせて準備した2重層キャップから得られる結果は、非常に良好な接着性を示し、Cuの安定性およびCu拡散の制御を達成した。
【0033】
拡散バリアおよび接着のための本発明の2重層キャップを形成する化学的段階を以下により詳細に説明する。本発明の新規な方法の全体的な目的は、CMPプロセス後の銅表面に2重層金属/誘電体フィルムを作り出すことにある。銅表面への最初の付着段階では、厚さ約100Å〜約400Åの層の無電解めっきによって達成される選択的付着によって金属フィルムを付着させる。この層は、一般構造Me−X−Pを有する合金によって形成される。Meは合金の主成分を表し、Xは、銅に対する接着性の増大および拡散バリア特性という特定の特性をフィルムに与える合金改質材であり、Pは、フィルム形成プロセス中にある量のリンが共沈したことを表す。本発明の好ましい実施形態では、Xとして、合金フィルム中3〜5原子%のWが選択され、Pが7〜9原子%程度である。
【0034】
本発明のプロセスの第2の段階では、上面に合金フィルムを有する銅構造を、還元性雰囲気、例えばフォーミング・ガスまたは水素中で少なくとも2時間、350℃でアニールする。この温度処理によって、合金の成分がよく混ざり合い、銅の上面の数原子層中まで拡散して、化学的および冶金学的接合が得られ、銅との優れた接着が形成されるようになる。あるいはこのアニール段階を、誘電体付着時または誘電体付着後に実行することもできる。
【0035】
本発明のプロセスの第3の段階では、金属フィルム上に誘電体フィルムを適用して2重層構造を形成する。この段階は一般に、プラズマ化学蒸着(PECVD)プロセスによって実施する。このプロセスでは、銅の表面に以前に付着させたMe−X−P層の上に誘電材料を付着させる。誘電材料の厚さは一般に約100Å〜約500Åである。好ましい誘電体フィルムは、SiCOH、SiCH、SiNなどのシリコン化合物に基づくものであることが判明した。ダイヤモンド様炭素(DLC)などの低比誘電率材料を使用することもできる。好ましい誘電材料は、最も低い比誘電率を示すSiCOHである。
【0036】
本発明のプロセスの第4の段階では、2重層に、水素、窒素、フォーミング・ガスのうちのいずれかの還元性雰囲気中で少なくとも300℃、少なくとも2時間のアニール処理を適用する。この最後のアニール・プロセスは、良好な接着特性の達成を損ねる有機不純物およびその他の揮発性生成物を金属キャップ/誘電体界面から除去する。
【0037】
本発明のプロセスのさまざまな化学的段階によって形成される最終的な構造を図1に示す。図1は、本発明の第1の好ましい実施形態が組み込まれた2重ダマシーン相互接続構造10の拡大断面図を示す。バイア22、32およびトレンチ24、34を含む2つの誘電体相互接続レベル20および30を有する構造10が示されている。この構造は、アクティブ装置14が上面16の中に形成された半導体基板12上に構築されている。基板12上には、第1の誘電体層18が付着され、バイア32の開口およびトレンチ34の開口がパターニングされている。次いで、これらのバイアおよびトレンチ開口にライナすなわちバリア層36が裏打ちされ、金属38が充填され、化学機械研磨法によって平坦化されて、平坦化された上面40がトレンチ34上に達成される。
【0038】
本発明の新規な方法を組み込んだプロセスの次の段階は、無電解付着させたCo−W−Pキャップ層44の適用である。Co−W−Pキャップ層44は、金属トレンチ34の上にだけ選択的に付着される。キャップ層44は、誘電体層50中への金属38の外方拡散ならびに続く処理によるトレンチ金属34の汚染を防ぐ。金属層44は、次の処理中または半導体装置の動作中の一切の相互作用からトレンチ金属を分離する主要な手段として、任意選択の誘電体キャップ層52とともに使用される。任意選択のキャップ層52は、Co−W−P金属合金層44のバリア特性をさらに向上させる目的に、または反応性イオン・エッチング(RIE)のストップ層などの集積化強化層として使用することができる。図1に示されている第2の誘電体層50は、バイア22およびトレンチ24のための2重ダマシーン空洞を形成するRIEプロセスの後に使用される。この場合、誘電体キャップ層52はRIEストップとして使用される。これを使用するとき、RIEストップ層52をエッチングして第2レベル・トレンチ24に達する開口をあける。ライナ層36から始まるこのプロセスを必要な数の相互接続レベルが得られるまで繰り返す。
【0039】
図2は、接着試験および拡散バリア性能に対して使用する、本発明の2重層バリアが最上部に形成された銅試験ビヒクルの拡大断面図である。まず、厚さ約800Åの金属ライナ層を含むバリア層36がシリコン基板12上に付着されていることが分かる。次いで、ライナ36上に厚さ約2000Åの銅導体38がスパッタ付着されている。付着させる無電解金属キャップ層44は、厚さ300Å〜500ÅのCo−W−P層またはCo−Sn−P層とすることができる。次いでその上に、厚さ500ÅのSiCOH低k誘電体層52が付着されている。SIMS信号を増強するため、ダイヤモンド様炭素の層54をSiCOH層52上に付着させた。
【0040】
図3および4に、図2に示した構造に関して得られたSIMS/プロットを示す。図3および4に示すとおり、無電解付着させた厚さわずか300ÅのCo−W−PまたはCo−Sn−P金属層および厚さ500ÅのSiCOH層を付着させたとき、金属層の表層を横切りSiCOH層の内部への銅の拡散を促進するだろうアニールの後も、銅は、無電解付着させた金属合金層44の裏側および下方に完全にとどまり、層44を通過して誘電体層52中に侵入することはない。これらの結果は、本発明の構造が、銅のマイグレーション、および少なくとも熱エネルギーの効果の下でSiCOH層52を通過する可能性がある酸素分子による潜在的な銅の酸化の効果を止めることを指示している。したがって図示の構造は、銅および酸素原子の熱マイグレーションのストッパとして効果的な系である。
【0041】
図5は、間にさまざまな金属合金フィルムを利用した場合の銅導体とSiN誘電体層の間の接着の強さに関して得られたデータを示す表である。窒化シリコンへの銅の接着が、窒化物を適用する前の銅表面の前処理に強く依存することが示されている。最適な結果は、Co−W−P内層、Co−Sn−P内層および高密度プラズマ(HDP)付着窒化物を使用することによって得られる。図5の表に指示した接着強さは、MPa×m1/2を単位として示されている。
【0042】
銅上に無電解付着させたキャップ層およびSiCOH誘電体層を有する2重層キャップの接着試験の結果を図6に示す。構造Si−SiO2/ライナ金属/Cu(2000Å)を有する6サンプルを供試した。これらのサンプルに、Co−W−P、Co−PまたはCo−Sn−Pを無電解めっきした。次にこれらのサンプルをツールに入れ、500ÅのSiCOH誘電材料をキャップ層の表面に適用した。いくつかのサンプルについては、無電解付着プロセス後およびSiCOH層付着後に熱アニールし、残りのサンプルについてはSiCOH層付着後に限り熱アニールした。図6に示した結果は、Co−W−Pが最も良い接着値を生み出すことを指示している。
【0043】
Co−W−Pフィルムを横切る熱銅マイグレーションを調べるため、図6に示したサンプルをSIMS分析によってさらに試験した。SIMSデータは、銅はキャップ層の裏側にとどまり、予測どおり誘電体層には移行しないことを指示した。
【0044】
Co−W−P内層を使用することによってSiCOH誘電体のCuへの接着が向上すること示す試験データが図6に示されている。SiCOH誘電体層の銅への接着は、誘電体適用後に還元性雰囲気による前処理を使用することによってかなり向上させることができることが分かった。最も良い結果は、Co−W−Pキャップ層を使用し、SiCOH付着後にフォーミング・ガス中で350℃、少なくとも2時間のアニールを実施することによって得られる。これらのサンプルは、妥当な界面、すなわちSiCOH−無電解付着層界面で破損しているように見える。これに対し、SiCOH付着後に系をアニールしないときには、銅層の下のアニールした接着フィルムが破損した。
【0045】
本発明の新規な方法およびこの方法によって形成した装置を以上の説明および図1〜6の添付図面で十分に説明した。SiCOHなどの低k誘電材料の単独使用における技術的論点および問題が、SiCOHの銅に対する接着が良くないこと、およびSiCOHがいくぶん酸素を透過させることに起因することを示した。したがってこれらの2つの要因が組み合わさって、誘電体/銅界面で銅の酸化およびデラミネーションが引き起こされ、その結果、信頼性の問題が生じる。したがって本発明の新規な方法は、2重層バリア、例えばCu/Co−W−P/SiCOH、Cu/Co−Sn−P/SiCOHを利用して、380℃で2時間アニールした後も、無電解付着させた金属合金キャップ層を銅が通過せず、この層の裏側にとどまるようにする。
【0046】
本発明を例示的に説明したが、使用した用語は説明を意図したものであり、限定を意図したものではないことを理解されたい。
【0047】
さらに、好ましい代替実施形態に関して本発明を説明してきたが、当業者なら、これらの教示を本発明のその他の可能なバリエーションに容易に応用することができることを理解されたい。
【0048】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0049】
(1)銅導体上に2重層低誘電性バリアを形成する方法であって、
絶縁体層中に形成された銅導体を有する前処理済み基板を用意する段階と、
前記銅導体上にリンまたはホウ素含有金属合金フィルムを付着させる段階と、
第1の加熱プロセスにおいて、前記前処理済み基板を、前記リンまたはホウ素含有金属合金が前記銅導体の上面の少なくとも3原子層中に拡散するのに十分な時間、還元性雰囲気中で少なくとも300℃の温度に加熱する段階と、
前記リンまたはホウ素含有金属合金フィルム上に誘電体フィルムを付着させる段階と、
第2の加熱プロセスにおいて、前記前処理済み基板を、還元性雰囲気中で少なくとも1時間、少なくとも300℃の温度に加熱する段階
を含む方法。
(2)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記第1の加熱プロセスが、少なくとも325℃の温度で少なくとも1時間実施される方法。
(3)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記第2の加熱プロセスが、少なくとも350℃の温度で少なくとも2時間実施される方法。
(4)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記金属層および前記誘電体層が順に付着され、前記誘電体付着の後に、400℃で2時間、還元性雰囲気中で加熱することによって唯1回の最終熱処理が実施される方法。
(5)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記リンまたはホウ素含有金属合金フィルムの前記付着プロセスが無電解めっき技法によって実施される方法。
(6)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記誘電体フィルムが、プラズマ化学蒸着技法によって前記リンまたはホウ素含有金属合金フィルム上に付着される方法。
(7)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記第1および第2の加熱プロセスで使用される前記還元性雰囲気が、フォーミング・ガス、窒素または水素である方法。
(8)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記リンまたはホウ素含有金属合金フィルムを付着させる前記段階の前に、前記前処理済み基板上にパラジウムの核生成層を付着させる段階をさらに含む方法。
(9)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記リンまたはホウ素含有金属合金フィルムがMe−X−PまたはMe−X−Bであり、Meが前記合金フィルムの主成分、Xが合金改質材である方法。
(10)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、硫酸に溶解した薄い硫酸パラジウム溶液を利用した選択的イオン交換法によって前記銅導体上にパラジウム核生成層を付着させる段階をさらに含む方法。
(11)銅導体上に2重層低誘電性バリアを形成する上記(9)に記載の方法であって、前記リンまたはホウ素含有金属合金フィルムが、Meを約86重量%〜約90重量%、Xを約2重量%〜約4重量%、PまたはBを約6重量%〜約12重量%含む方法。
(12)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、付着させた前記誘電体フィルムの比誘電率が5以下である方法。
(13)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記リンまたはホウ素含有金属合金フィルムを約50Å〜約300Åの厚さに付着させる段階をさらに含む方法。
(14)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記リンまたはホウ素含有金属合金フィルムを約50Å〜約300Å、好ましくは約100Å〜約200Åの厚さに付着させる段階をさらに含む方法。
(15)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、硫酸コバルト、タングステン酸アンモニウム、クエン酸ナトリウムおよびホウ酸を含む、温度約70℃〜約80℃、pH値約8〜約9の次亜リン酸塩溶液中での無電解付着プロセスによって、前記リンまたはホウ素含有金属合金フィルムを付着させる段階をさらに含む方法。
(16)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記第1の加熱プロセスを、約350℃〜約400℃の温度で約0.5時間〜約2時間実施する段階をさらに含む方法。
(17)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記誘電体フィルムを、Si、C、O、NおよびHから成るグループから選択された材料から付着させる段階をさらに含む方法。
(18)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記誘電体フィルムを約100Å〜約500Åの厚さに付着させる段階をさらに含む方法。
(19)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記誘電体フィルムを約100Å〜約500Å、好ましくは約250Å〜約350Åの厚さに付着させる段階をさらに含む方法。
(20)銅導体上に2重層低誘電性バリアを形成する上記(1)に記載の方法であって、前記第2の加熱プロセスを、約350℃〜約400℃の温度で約1時間〜約5時間実施する段階をさらに含む方法。
(21)銅導体上に2重層低誘電性バリアを形成する上記(9)に記載の方法であって、前記MeがCoまたはNi、前記XがWまたはSnである方法。
(22)絶縁体層中に位置する金属導体と、
前記金属導体上のリンまたはホウ素含有金属合金フィルムと、
前記リンまたはホウ素含有金属合金フィルム上の誘電材料フィルム
を備える半導体構造体。
(23)前記リンまたはホウ素含有金属合金が、前記金属導体の上面内の少なくとも2原子層よりも下に存在する、上記(22)に記載の半導体構造体。
(24)前記金属導体が銅を含む、上記(22)に記載の半導体構造体。
(25)前記リンまたはホウ素含有金属合金が、Me−P、Me−B、Me−X−PまたはMe−X−Bから成る2元または3元合金であり、MeがCoまたはNi、XがSi、WまたはSnである、上記(22)に記載の半導体構造体。
(26)前記リンまたはホウ素含有金属合金が、約10Å〜約1000Åの厚さに付着されたMe−P、Me−B、Me−X−PまたはMe−X−Bから成る2元または3元合金であり、MeがCoまたはNi、XがSi、WまたはSnである、上記(22)に記載の半導体構造体。
(27)前記リンまたはホウ素含有金属合金が、好ましくは約50Å〜約200Åの厚さに付着されたMe−P、Me−B、Me−X−PまたはMe−X−Bから成る2元または3元合金であり、MeがCoまたはNi、XがSi、WまたはSnである、上記(22)に記載の半導体構造体。
(28)前記リンまたはホウ素含有金属合金が、無電解めっき技法によって約10Å〜約1000Åの厚さに付着されたMe−P、Me−B、Me−X−PまたはMe−X−Bから成る2元または3元合金であり、MeがCoまたはNi、XがSi、WまたはSnである、上記(22)に記載の半導体構造体。
(29)前記誘電材料の比誘電率が5以下である、上記(22)に記載の半導体構造体。
(30)前記誘電材料がSi、C、O、NおよびHを含む、上記(22)に記載の半導体構造体。
(31)前記誘電材料が、Si、C、O、NおよびHを含む材料およびSi、C、Hを含む材料から成るグループから選択され、約10Å〜約5000Åの厚さに付着される、上記(22)に記載の半導体構造体。
(32)前記誘電材料が、約100Å〜約500Åの厚さに付着されたSi、C、O、NおよびHを含む、上記(22)に記載の半導体構造体。
(33)前記半導体構造が、シリコン、シリコン・ゲルマニウム、シリコン・オン・インシュレータおよびガリウム・ヒ素から成るグループから選択された基板上に形成される、上記(22)に記載の半導体構造体。
【図面の簡単な説明】
【図1】第2の2重ダマシーン(damascene)構造が最上部に形成された2重ダマシーン構造として銅導体上に形成された本発明の2重層低誘電性バリアの拡大断面図である。
【図2】銅導体上に形成された2重層拡散バリア/接着エンハンサを示す、本発明の他の実施形態の拡大断面図である。
【図3】本発明の多層バリア試験構造中の元素の2次イオン数の構造中の深さに対する依存性を示すグラフである。この例では、Co−W−Pフィルムの厚さが300Åであり、最上部にSiCOHの低k誘電体フィルムがある。
【図4】本発明の多層バリア構造中の各種元素の2次イオン数の構造中の深さに対する依存性を示すグラフである。この例では、CoSnPフィルムの厚さが300Åあり、最上部のSiCOH低k誘電体フィルムの厚さが500Åである。この金属合金フィルムは350℃で2時間アニールした。
【図5】銅上にあって銅と自体の間に金属合金フィルムを有する窒化シリコン・フィルムの構造および処理に対する接着試験結果の依存性を示すデータの表である。
【図6】SiCOH/ライナ金属の2重層バリア・ファイリングの構造およびアニールに対する接着試験結果の依存性を示すデータの表である。
【符号の説明】
10 2重ダマシーン相互接続構造
12 半導体基板
14 アクティブ装置
16 基板の上面
18 第1の誘電体層
20 誘電体相互接続レベル
22 バイア
24 トレンチ
30 誘電体相互接続レベル
32 バイア
34 トレンチ
36 ライナ(バリア)層
38 金属(銅導体)
40 トレンチ金属の上面
44 金属合金キャップ層
50 第2の誘電体層
52 誘電体キャップ層
54 ダイヤモンド様炭素層

Claims (15)

  1. 銅導体上にリンまたはホウ素含有金属合金フィルムおよび誘電体フィルムからなる二重層低誘電性バリアを形成する方法であって、
    絶縁体層中に形成された銅導体を有する基板を用意する段階と、
    前記銅導体上にリンまたはホウ素含有金属合金フィルムを付着する段階と、
    前記リンまたはホウ素含有金属合金フィルム上に誘電体フィルムを付着する段階と、
    前記リンまたはホウ素含有金属合金が前記銅導体の上面の少なくとも3原子層中に拡散するよう、前記基板を還元性雰囲気中で、第1の加熱を施す段階とを含み、
    前記リンまたはホウ素含有金属合金フィルムは無電解めっき技法によって付着され、
    前記リンまたはホウ素含有金属合金フィルムがMe−X−PまたはMe−X−Bであり、
    前記リンまたはホウ素含有金属合金フィルムが、Meを86重量%〜90重量%、Xを2重量%〜4重量%、PまたはBを6重量%〜12重量%含み、
    前記MeがCoまたはNi、前記XがWまたはSnであり、
    前記第1の加熱を、前記銅導体上にリンまたはホウ素含有金属合金フィルムを付着した後、前記誘電体フィルムを付着する前に実施し、前記第1の加熱は、325〜400℃で、0.5〜2時間実施される
    方法。
  2. 前記第1の加熱を、前記銅導体上にリンまたはホウ素含有金属合金フィルムを付着した後、前記誘電体フィルムを付着する前に実施し、前記第1の加熱は、325〜400℃で、0.5〜2時間実施され、
    前記誘電体フィルムを付着した後、前記基板を還元性雰囲気中で少なくとも1時間、少なくとも300℃の温度で、第2の加熱を施す段階を含む、請求項1に記載の方法。
  3. 前記第2の加熱は、350〜400℃で、1〜5時間実施される、請求項2に記載の方法。
  4. 前記誘電体フィルムが、プラズマ化学蒸着技法によって付着される、請求項1に記載の方法。
  5. 前記還元性雰囲気が、フォーミング・ガス、窒素または水素である、請求項1ないし4のいずれか1つに記載の方法。
  6. 前記リンまたはホウ素含有金属合金フィルムを付着する前に、前記基板上にパラジウムの核生成層を付着する段階をさらに含む、請求項1に記載の方法。
  7. 前記リンまたはホウ素含有金属合金フィルムは100Å〜200Åの厚さに付着する、請求項1に記載の方法。
  8. 前記誘電体フィルムの比誘電率が5以下である、請求項1に記載の方法。
  9. 前記誘電体フィルムは、SiCOH、SiCH、SiNおよびダイヤモンド様炭素よりなる群から選択された材料である、請求項1に記載の方法。
  10. 前記誘電体フィルムは100Å〜500Åの厚さに付着する、請求項1に記載の方法。
  11. 絶縁体層中に位置する銅導体上にリンまたはホウ素含有金属合金フィルムおよび誘電体フィルムからなる二重層低誘電性バリアを有し、
    前記二重層低誘電性バリアが、
    (a)前記銅導体上のリンまたはホウ素含有金属合金フィルム及び、
    (b)前記リンまたはホウ素含有金属合金フィルム上の誘電体フィルムと
    を備え、
    前記リンまたはホウ素含有金属合金が、Me−X−PまたはMe−X−Bであり、
    前記リンまたはホウ素含有金属合金フィルムが、Meを86重量%〜90重量%、Xを2重量%〜4重量%、PまたはBを6重量%〜12重量%含み、
    前記MeがCoまたはNi、前記がWまたはSnであり、
    還元性雰囲気中で前記銅導体上にリンまたはホウ素含有金属合金フィルムを付着した後、前記誘電体フィルムを付着する前に、325〜400℃で、0.5〜2時間加熱することにより、前記リンまたはホウ素含有金属合金が、前記銅導体の上面内の少なくとも2原子層よりも下に存在することを特徴とする
    半導体構造体。
  12. 前記リンまたはホウ素含有金属合金は、10Å〜1000Åの厚さである、請求項11に記載の半導体構造体。
  13. 前記誘電体フィルムの比誘電率が5以下である、請求項11に記載の半導体構造体。
  14. 前記誘電体フィルムがSiCOH、SiCH、SiNおよびダイヤモンド様炭素よりなる群から選択される、請求項11に記載の半導体構造体。
  15. 前記誘電体フィルムは、10Å〜5000Åの厚さである、請求項11に記載の半導体構造体。
JP2001033861A 2000-02-22 2001-02-09 相互接続用の2重層低誘電性バリアを形成する方法および形成された装置 Expired - Fee Related JP4502528B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US51025900A 2000-02-22 2000-02-22
US09/510259 2000-02-22

Publications (2)

Publication Number Publication Date
JP2001284453A JP2001284453A (ja) 2001-10-12
JP4502528B2 true JP4502528B2 (ja) 2010-07-14

Family

ID=24030003

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001033861A Expired - Fee Related JP4502528B2 (ja) 2000-02-22 2001-02-09 相互接続用の2重層低誘電性バリアを形成する方法および形成された装置

Country Status (5)

Country Link
JP (1) JP4502528B2 (ja)
KR (1) KR100403063B1 (ja)
CN (1) CN1195322C (ja)
SG (1) SG102613A1 (ja)
TW (1) TW476134B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
CN1329972C (zh) * 2001-08-13 2007-08-01 株式会社荏原制作所 半导体器件及其制造方法
JP3820975B2 (ja) * 2001-12-12 2006-09-13 ソニー株式会社 半導体装置及びその製造方法
KR100915231B1 (ko) 2002-05-17 2009-09-02 삼성전자주식회사 저유전율 절연막의 증착방법, 이를 이용한 박막트랜지스터및 그 제조방법
DE10227615A1 (de) * 2002-06-20 2004-01-15 Infineon Technologies Ag Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
US6893959B2 (en) 2003-05-05 2005-05-17 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces
CN100380627C (zh) * 2004-02-27 2008-04-09 半导体理工学研究中心股份有限公司 半导体器件及其制造方法
JP3910973B2 (ja) 2004-04-22 2007-04-25 株式会社東芝 半導体装置の製造方法
CN100388480C (zh) * 2004-05-11 2008-05-14 中芯国际集成电路制造(上海)有限公司 低介电常数薄膜及其制造方法
KR100659184B1 (ko) * 2005-03-30 2006-12-20 한국몰렉스 주식회사 조인트 커넥터
KR100744420B1 (ko) 2006-08-29 2007-07-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100735482B1 (ko) 2006-08-29 2007-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP5261964B2 (ja) * 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
US8034702B2 (en) * 2007-08-16 2011-10-11 Micron Technology, Inc. Methods of forming through substrate interconnects
EP2433303A4 (en) * 2009-05-22 2014-09-17 Ibm STRUCTURE AND METHOD FOR FORMING ELECTRICALLY BLOWN METAL FUSES FOR INTEGRATED CIRCUITS
CN101969041A (zh) * 2009-07-28 2011-02-09 联华电子股份有限公司 半导体制作工艺
JP5384269B2 (ja) * 2009-09-18 2014-01-08 東京エレクトロン株式会社 Cu配線の形成方法
JP2014067852A (ja) * 2012-09-26 2014-04-17 Toyota Central R&D Labs Inc 電極
CN105669559B (zh) * 2016-01-12 2017-07-28 南京林业大学 蒎烷基吡唑类化合物及其合成方法与应用
CN108010840B (zh) * 2016-11-02 2021-04-23 株洲中车时代半导体有限公司 掺杂半导体器件的制备方法和半导体器件
CN108573914B (zh) * 2017-03-13 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US10501846B2 (en) * 2017-09-11 2019-12-10 Lam Research Corporation Electrochemical doping of thin metal layers employing underpotential deposition and thermal treatment

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130274A (en) * 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
DE69637333T2 (de) * 1995-06-27 2008-10-02 International Business Machines Corp. Kupferlegierungen für Chipverbindungen und Herstellungsverfahren
US6008117A (en) * 1996-03-29 1999-12-28 Texas Instruments Incorporated Method of forming diffusion barriers encapsulating copper
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
JP3500308B2 (ja) * 1997-08-13 2004-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
KR100289685B1 (ko) * 1998-05-18 2001-05-15 한신혁 반도체디바이스의금속배선방법
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN1310471A (zh) 2001-08-29
CN1195322C (zh) 2005-03-30
SG102613A1 (en) 2004-03-26
JP2001284453A (ja) 2001-10-12
KR100403063B1 (ko) 2003-10-23
KR20010083163A (ko) 2001-08-31
TW476134B (en) 2002-02-11

Similar Documents

Publication Publication Date Title
JP4502528B2 (ja) 相互接続用の2重層低誘電性バリアを形成する方法および形成された装置
US7468320B2 (en) Reduced electromigration and stressed induced migration of copper wires by surface coating
KR100647995B1 (ko) 반도체 디바이스 형성 방법
US7220674B2 (en) Copper alloys for interconnections having improved electromigration characteristics and methods of making same
US7446032B2 (en) Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
KR100339179B1 (ko) 상호 접속 구조 및 그 형성 방법
US5130274A (en) Copper alloy metallurgies for VLSI interconnection structures
US6972254B1 (en) Manufacturing a conformal atomic liner layer in an integrated circuit interconnect
TWI402887B (zh) 用以整合具有改良可靠度之超低k介電質之結構與方法
US6506668B1 (en) Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
JPS6039866A (ja) 集積半導体回路
TW200929435A (en) Integrated circuit structures and methods for forming the same
CN115332166A (zh) 具有自形成扩散阻挡层的低电阻率金属互连结构
US8378488B2 (en) Semiconductor device and method of manufacturing the same
JP4638140B2 (ja) 半導体素子の銅配線形成方法
JP2002203899A (ja) 銅相互接続構造の形成方法
KR20050006472A (ko) 반도체 소자의 구리 배선 형성 방법
US6445070B1 (en) Coherent carbide diffusion barrier for integrated circuit interconnects
JP2564786B2 (ja) 半導体装置およびその製造方法
KR100567539B1 (ko) 반도체 소자의 금속배선 형성방법
KR101029105B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20040037305A (ko) 반도체 소자의 금속 배선 형성 방법
JPH1070087A (ja) 半導体素子の金属配線及びその形成方法
JPH07142478A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041221

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20050114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20050114

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050222

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050606

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070501

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070731

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20071019

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090528

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20090604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100311

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20100413

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100420

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees