JP2001284453A - 相互接続用の2重層低誘電性バリアを形成する方法および形成された装置 - Google Patents

相互接続用の2重層低誘電性バリアを形成する方法および形成された装置

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Abstract

(57)【要約】 【課題】 銅導体上に、銅の拡散バリア特性および接着
特性にすぐれた低誘電性バリアを形成する。 【解決手段】 銅導体を有する基板を用意する。リンま
たはホウ素含有金属合金フィルムを保護層として銅導体
上に付着させ、第1のアニール・プロセスを施し、リン
またはホウ素含有金属合金を銅導体の上面の少なくとも
2〜4原子層中に拡散させる。次いで、リンまたはホウ
素含有金属合金フィルム上に低k誘電体フィルムを付着
させ、第2のアニール・プロセスを施す。得られた構造
は、銅導体上のリンまたはホウ素含有金属合金フィル
ム、および金属合金フィルム上の誘電材料フィルムを含
む2重層バリアを有し、銅導体に対して優れたバリア特
性、接着特性を示す。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は一般に、相互接続用
の低誘電性バリアを形成する方法および形成された装置
に関し、詳細には、拡散バリアとして機能し、かつ続い
て付着させる層との接着を向上させる2重層低誘電性バ
リアを半導体構造中の銅相互接続上に形成する方法、お
よびこのような方法によって形成された装置に関する。
【0002】
【従来の技術】半導体チップ構造、フラット・パネル・
ディスプレイおよびパッケージ応用中にバイア、ライン
およびその他の凹部を形成する相互接続技術は、長年に
わたって開発が進められてきた。例えば、超大規模集積
(VLSI)構造向けの相互接続技術の開発において
は、単一の基板上に位置する半導体領域または装置中の
接点および相互接続のための主要な金属源としてアルミ
ニウムが利用された。アルミニウムは、その低いコス
ト、良好なオーム接触、高い導電率から、打って付けの
材料であった。しかし、純粋なアルミニウム薄膜導体
は、その使用を低温処理に限定する融点の低さ、接触お
よび接合障害につながるアニール中のSiのAlへの拡
散の可能性、エレクトロマイグレーションに対する不十
分な抵抗性など、望ましくない特性を有する。エレクト
ロマイグレーション現象は、金属固体中のランダムな熱
拡散に電界が重なり、これが原因で正味のイオン・ドリ
フトが生じたときに起こる。そのため、純粋なアルミニ
ウムに優る利点を有するいくつかのアルミニウム合金が
開発された。例えば米国特許第4566177号には、
エレクトロマイグレーション抵抗性を向上させるために
3重量%までのシリコン、銅、ニッケル、クロムおよび
マンガンを含むアルミニウム合金の導電層が開示されて
いる。米国特許第3631304号には、エレクトロマ
イグレーション抵抗性を向上させる目的にも使用するこ
とができる、酸化アルミニウムを含むアルミニウム合金
が開示されている。
【0003】その後、VLSIおよびULSI技術で
は、このような装置に要求される極めて高い回路密度お
よびより高い動作速度のために、より厳しい要求を配線
要件に課すようになった。これは、ますます細い導線中
により高い電流密度を達成することにつながる。その結
果、アルミニウム合金導体については断面積のより大き
なワイヤを必要とする導電配線、またはより高い導電率
を有する別のワイヤ材料を必要とする導電配線が望まれ
るようになる。業界の選択は明らかに、その望ましい高
導電率に基づく銅を使用した後者の開発である。
【0004】バイア、ラインなどのVLSIおよびUL
SI相互接続構造の形成では、ライン、バイアまたはそ
の他の凹部に銅を付着させて、同じ基板上に位置する半
導体領域または装置を相互接続する。銅は、Siとの反
応速度が大きいため、半導体装置の接合部で問題を起こ
すことが知られている。銅原子または銅イオンのシリコ
ン基板中への拡散が装置故障を引き起こす可能性があ
る。さらに、インターメタル(intermetal)誘電体中へ
の銅の拡散も、短絡や開路が生じることによって装置故
障の原因となる可能性がある。したがって、銅と周囲の
材料との相互拡散を防ぐ働きをする層を銅相互接続にコ
ーティングすることが銅相互接続の信頼性にとって不可
欠である。一般に「ライナ」、「バリア」および「キャ
ップ」と呼ばれるこれらの層はさらに、銅相互接続とさ
まざまな誘電体層および接点バイアとの間で良好な接着
性を示さなければならない。
【0005】銅バック・エンド・オブ・ライン(BEO
L)用のチップ・ネットワーク相互接続の金属被覆プロ
セスでは、一連の標準手順を利用してバイアおよびトレ
ンチが金属被覆される。この手順は、厚い誘電体の付
着、バイアおよびトレンチの開口、バイアおよびトレン
チ壁への薄いライナの付着、バイアおよびトレンチへの
銅の充填、銅上面の平坦化、ならびに次上位誘電体中へ
の銅のマイグレーションを防ぎ、次上位誘電体を付着し
ている間の銅との相互作用を最小化する保護層の銅上面
へのキャッピングから成る。最後のキャップ層はさら
に、次上位誘電体層に対する反応性イオン・エッチング
のストップ層の働きもする。この金属被覆プロセスは、
それぞれの相互接続配線レベルに対して繰り返される。
【0006】従来のプロセスにおいて、それぞれの銅B
EOLレベルをキャッピングするのに使用される最も一
般的な誘電材料は窒化シリコン(SiN)である。Cu
がインターメタル誘電体、二酸化シリコン(SiO2
が相互接続誘電体であるULSIにおいて、これは高い
信頼性で製造された。しかし、相互接続の性能を継続的
に向上させるため、ULSI業界は、低比誘電率(低
k)インターメタル誘電体に向かって進んでいる。Si
Nは、7〜8と比較的に高い比誘電率を有し、有効イン
トラレベル・キャパシタンスをかなり増大させる。低k
要件を満たすため、BEOL相互接続でのSiNの適用
は将来的に最小化されるか、または置き換えられるであ
ろう。
【0007】銅の低k BEOLの問題を解決する解決
法が提案されている。例えば一解決法では、銅線の上面
を覆いかつ保護し、良好な接着を与え、さらに銅拡散の
バリアの働きをする自己整合金属キャップ層を使用す
る。しかし、所望の銅バリア特性を満たすためには、金
属キャップ層の厚さが少なくとも1,000〜2,00
0Åでなければならず、導線間の間隔が3,000Å未
満であると、これによって導線間に短絡が生じる可能性
がある。金属だけのキャップを使用すると、次のレベル
の誘電体の処理の際に問題が生じる。上位誘電体の反応
性イオン・エッチング(RIE)の間、エッチング・ス
トップがなく、下位の金属および誘電体が、このRIE
プロセスによってエッチングされ、かつ汚染されやすく
なる。
【0008】Si、C、HまたはSi、C、O、Hなど
を含む材料から形成された厚さ最大800Åの薄い低k
誘電体フィルムを使用した別の解決法が提案されてい
る。しかしこれらの低kフィルム(比誘電率4未満)は
一般に、良好な銅拡散バリアとしては機能しない。これ
らのフィルムは、BEOL相互接続の製造中の銅の酸化
に対するバリアとしても良好とは言えず、CuOの形成
が接着を大幅に弱め、空隙を形成するので、破局的故障
の原因となる可能性がある。これに対してSiNは一般
に、それ自体で銅の酸化を引き起こさないSiH4およ
びNH3のプラズマ化学蒸着(PECVD)によって付
着され、かつSiNは良好な酸素バリアであることが知
られている。
【0009】
【発明が解決しようとする課題】したがって本発明の目
的は、銅導体上にバリア層を形成する方法であって、従
来の銅バリア層の欠点または短所を持たない方法を提供
することにある。
【0010】本発明の他の目的は、SiNキャップの厚
さを薄くし、かつ銅に対するその接着性を高める方法を
提供することにある。
【0011】本発明の他の目的は、銅導体上に低誘電性
バリア層を形成する方法であって、拡散バリア特性と接
着特性の両方を向上させる方法を提供することにある。
【0012】本発明の他の目的は、銅導体上に2重層低
誘電性バリアを形成する方法であって、リンまたはホウ
素を含む金属合金フィルムおよびシリコンを含む低誘電
性材料を銅導体上に順に付着させる方法を提供すること
にある。
【0013】本発明の他の目的は、接着用および拡散バ
リア用の別々の2つの層を付着させ、続いてアニール・
プロセスを実施することによって銅導体上に2重層低誘
電性バリアを形成する方法を提供することにある。
【0014】本発明の他の目的は、銅バック・エンド・
オブ・ライン・プロセスでバイアまたは相互接続として
使用される銅導体上に2重層低誘電性バリアを形成する
方法を提供することにある。
【0015】本発明の他の目的は、銅導体上に2重層低
誘電性バリアを形成する方法であって、リンまたはホウ
素含有金属合金フィルムの付着プロセスに続いて、銅導
体中の少なくとも2〜4原子層まで金属合金を拡散させ
るアニール・プロセスを実施する方法を提供することに
ある。
【0016】本発明の他の目的は、金属導体、リンまた
はホウ素含有金属合金フィルム、および最上部に低k誘
電材料フィルムを含む、半導体構造中の導体を提供する
ことにある。
【0017】本発明の他の目的は、まず厚さ50Å〜2
00Åのリンまたはホウ素含有金属合金フィルム層を金
属導体の上に付着させ、次いでこの金属合金フィルム上
に厚さ100Å〜500Åの低k誘電材料を付着させ
た、半導体構造中の導体を提供することにある。
【0018】
【課題を解決するための手段】本発明に基づき、銅導体
上に2重層低誘電性バリアを形成する方法および形成さ
れた構造を開示する。
【0019】好ましい実施形態では、銅導体上に2重層
低誘電性バリアを形成する方法は、絶縁体層中に形成さ
れた銅導体を有する前処理済み基板を用意する段階、銅
導体上にリンまたはホウ素含有金属合金フィルムを付着
させる段階、第1の加熱プロセスにおいて、前処理済み
基板を、リンまたはホウ素含有金属合金が銅導体の上面
の少なくとも2〜4原子層中に拡散するのに十分な時
間、還元性ガス雰囲気中で少なくとも300℃の温度に
加熱する段階、リンまたはホウ素含有金属合金フィルム
上に誘電体フィルムを付着させる段階、および第2の加
熱プロセスにおいて、前処理済み基板を、還元性雰囲気
中で少なくとも1時間、少なくとも300℃の温度に加
熱する段階によって実施することができる。還元性ガス
雰囲気を指定しているとき、これは、真空、H2、フォ
ーミング・ガスおよび不活性ガス雰囲気を含む。
【0020】代わりに、2つの層(金属および誘電体)
を順に付着させ、その後に、還元性雰囲気中で約400
℃約2時間の1回のアニール段階プロセスを実施するこ
ともできる。
【0021】銅導体上に2重層低誘電性バリアを形成す
る方法では、第1の加熱プロセスを、少なくとも325
℃の温度で少なくとも1時間実施することができる。第
2の加熱プロセスは、少なくとも350℃の温度で少な
くとも2時間実施することができる。第1および第2の
加熱プロセスで使用する還元性雰囲気は、水素および窒
素のフォーミング・ガス(N2+H2)または真空とする
ことができる。リンまたはホウ素含有金属合金フィルム
の付着プロセスは、無電解めっき技法によって実施する
ことができる。あるいは、これらの2つのアニール手順
を結合して単一の手順とすることも可能である。これ
は、リンまたはホウ素合金フィルムを含む第1の金属層
を付着させ、続いて誘電体フィルムを付着させ、最後に
この2重層の加熱を、窒素雰囲気またはフォーミング・
ガス、H2、窒素または真空を含む還元性雰囲気中で約
2時間、約400℃で実施することによって達成する。
誘電体フィルムは、プラズマ化学蒸着技法によってリン
またはホウ素含有金属合金フィルム上に付着させること
ができる。この方法はさらに、リンまたはホウ素含有金
属合金フィルムを付着させる段階の前に、前処理済み基
板上にパラジウムの核生成層を付着させる段階を含むこ
とができる。リンまたはホウ素含有金属合金フィルムは
Me−X−PまたはMe−X−Bとすることができる。
ただし、Meは合金フィルムの主成分、Xは合金改質材
である。
【0022】銅導体上に2重層低誘電性バリアを形成す
るこの方法はさらに、硫酸に溶解した薄い硫酸パラジウ
ム溶液を利用した選択的イオン交換法によって銅導体上
にパラジウム核生成層を付着させる段階を含むことがで
きる。リンまたはホウ素含有金属合金フィルムは、Me
を約86重量%〜約90重量%、Xを約2重量%〜約4
重量%、PまたはBを約6重量%〜約12重量%含むこ
とができる。付着した膜の誘電率は、5以下であってよ
い。この方法はさらに、リンまたはホウ素含有金属合金
フィルムを約50Å〜約300Å、好ましくは約100
Å〜約200Åの厚さに付着させる段階を含むことがで
きる。この方法はさらに、硫酸コバルト、タングステン
酸アンモニウム、クエン酸ナトリウムおよびホウ酸を含
む、温度約70℃〜約80℃、pH値約8〜約9の次亜
リン酸塩溶液中での無電解付着プロセスによって、リン
またはホウ素含有金属合金フィルムを付着させる段階を
含むことができる。この方法はさらに、第1の加熱プロ
セスを、約325℃〜約400℃の温度で約0.5時間
〜約2時間実施する段階を含むことができる。この方法
はさらに、誘電体フィルムを、Si、C、O、Nおよび
/またはHを含む材料、Si、C、H、Nを含む材料、
並びにダイヤモンド様炭素を含む材料から成るグループ
から選択された材料を付着させる段階を含むことができ
る。この方法はさらに、誘電体フィルムを約100Å〜
約500Å、好ましくは約250Å〜約350Åの厚さ
に付着させる段階を含むことができる。この方法はさら
に、第2の加熱プロセスを、約350℃〜約400℃の
温度で約1時間〜約5時間実施する段階を含むことがで
きる。リンまたはホウ素含有金属合金フィルムはMe−
X−PまたはMe−X−Bとすることができる。ただ
し、MeはCoまたはNi、XはWまたはSnである。
【0023】本発明はさらに、絶縁体層中に位置する金
属導体、金属導体上のリンまたはホウ素含有金属合金フ
ィルム、およびリンまたはホウ素含有金属合金フィルム
上の誘電材料フィルムを含む半導体構造中の導体を対象
とする。
【0024】この半導体構造中の導体では、リンまたは
ホウ素含有金属合金が、金属導体の上面の少なくとも2
〜4原子層中に存在する。金属導体は銅を含むことがで
きる。リンまたはホウ素含有金属合金は、Me−P、M
e−B、Me−X−PまたはMe−X−Bから成る2元
または3元合金とすることができる。ただしMeはCo
またはNi、XはSi、WまたはSnである。リンまた
はホウ素含有金属合金は、約10Å〜約1000Å、好
ましくは約50Å〜約200Åの厚さに付着させること
ができる。リンまたはホウ素含有金属合金は、無電解め
っき技法によって付着させることができる。付着させる
誘電材料は、Si、C、O、NおよびHを含む材料から
成るグループから選択することができる。誘電材料は、
約10Å〜約5000Å、好ましくは約100Å〜約5
00Åの厚さに付着させることができる。半導体構造
は、シリコン、シリコン・ゲルマニウム、シリコン・オ
ン・インシュレータおよびガリウム・ヒ素から成るグル
ープから選択された基板上に形成することができる。
【0025】
【発明の実施の形態】本発明は、相互接続用の2重層低
誘電性バリアを形成する方法を開示する。これは、ま
ず、絶縁層中に形成された銅導体を有する前処理済みの
基板を用意し、次いで、リンまたはホウ素含有金属合金
フィルムを銅導体上に付着させ、前処理済み基板を、銅
導体の表層中に金属合金が拡散するのに十分な時間、還
元性雰囲気中で少なくとも300℃の温度に加熱し、次
いで金属合金フィルム上に誘電体フィルムを付着させ、
前処理済み基板を、還元性雰囲気中で少なくとも1時
間、少なくとも300℃の温度に加熱することによって
達成される。
【0026】本発明はさらに、絶縁層中に位置する金属
導体、金属導体上のリンまたはホウ素含有金属合金フィ
ルム、およびリンまたはホウ素含有金属合金フィルム上
の誘電材料フィルムを含む半導体構造中の導体を開示す
る。
【0027】本発明が提供する方法または装置では、リ
ンまたはホウ素含有金属合金フィルムをMe−X−Pま
たはMe−X−Bで表すことができる。Meは合金フィ
ルムの主成分、Xは合金改質材である。MeはCoまた
はNi、XはWまたはSnとすることができる。Pおよ
びBはリンおよびホウ素を表す。このリンまたはホウ素
含有金属合金は、Meを約86重量%〜約90重量%、
Xを約2重量%〜約4重量%、PまたはBを約6重量%
〜約12重量%含むことができる。金属合金フィルム
は、約50Å〜約300Åの厚さに付着させる。
【0028】本発明の新規な方法で利用する加熱プロセ
スまたはアニール・プロセスは、形成される最終的な2
重層誘電体バリアの特性にとって重要である。例えば、
最初のアニール・プロセスでは半導体基板を、リンまた
はホウ素含有金属合金が銅導体の少なくとも表層中に拡
散する、すなわち少なくとも2〜4原子層分は拡散する
のに十分な時間、少なくとも300℃、好ましくは約3
25℃〜約400℃の温度に加熱する。十分な長さの時
間は、約0.5時間〜約2時間とすることができる。低
誘電性バリア層の付着後に実施する第2のアニール・プ
ロセスは、温度を少なくとも300℃、好ましくは約3
50℃〜約400℃、時間を約1時間〜約5時間として
実施することができる。あるいは、2重層を還元性雰囲
気中で約2時間、約400℃で加熱することによって、
これらの2つのアニール段階を1つの段階に結合するこ
とができる。
【0029】誘電体層は、Si、C、O、Nおよび/ま
たはHなどを含む材料の付着によって形成することがで
きる。付着させる誘電体フィルムの厚さは約100Å〜
約500Å、好ましくは約100Å〜約350Åであ
る。
【0030】本発明の新規な方法は、(化学機械研磨な
どにによって)研磨した銅/誘電体の上面に無電解めっ
きした金属フィルムに、次いで付着させた低k(比誘電
率)誘電体キャップ層フィルムを組み合わせて、2重層
バリアを作り出す。この2重層バリアは、銅拡散バリ
ア、銅への良好な接着、低比誘電率という望ましい特性
を有し、一方で、次の上位の誘電体に対する反応性イオ
ン・エッチング(RIE)ストップ性能を維持する。本
発明の2重層バリアのさらなる利点は、相互接続構造の
有効比誘電率を概して低下させ、エレクトロマイグレー
ションを最小化することが示されている導体リダンダン
シ(redundancy)を提供する誘電体キャップ層の厚さの
最小化である。
【0031】本発明の2重層バリア構造は以下のプロセ
スによって形成することができる。銅表面が露出した状
態で誘電体中に埋め込まれた銅配線から成る平坦化され
た構造から出発する。最初の段階では、銅表面に対して
強い接着性を有する金属キャップ層を自己整合的かつ選
択的に適用して、金属−金属結合を形成する。この金属
キャップ層は約100Å〜約400Åの厚さを有し、し
たがって電気的な信頼性を高め、エレクトロマイグレー
ション抵抗性を向上させる。この金属キャップ層はさら
に、空隙および小丘を閉じるその能力によって銅表面の
安定性を高める。最初のアニールまたは加熱プロセスを
実施した後に、ブランケット誘電体キャップ層のための
第2の付着プロセスを実行する。最初のアニールまたは
加熱プロセスについては後により詳細に説明する。ブラ
ンケット誘電体キャップ層は、Si、C、O、Nおよび
/またはHを含む材料、Si、C、H、Nを含む材料、
並びにダイヤモンド様炭素を含む材料などの非常に低い
比誘電率を有する材料から準備することが最も好まし
い。あるいは、単層バリアとして通常要求されるよりも
大幅に薄いSiNを使用することもできる。
【0032】コバルト・ベースの選択的無電解プロセ
ス、これに制限されるものではないが具体的には例えば
Co−W−Pに、SiN、SiCHまたはSiCOHフ
ィルムを組み合わせて準備した2重層キャップから得ら
れる結果は、非常に良好な接着性を示し、Cuの安定性
およびCu拡散の制御を達成した。
【0033】拡散バリアおよび接着のための本発明の2
重層キャップを形成する化学的段階を以下により詳細に
説明する。本発明の新規な方法の全体的な目的は、CM
Pプロセス後の銅表面に2重層金属/誘電体フィルムを
作り出すことにある。銅表面への最初の付着段階では、
厚さ約100Å〜約400Åの層の無電解めっきによっ
て達成される選択的付着によって金属フィルムを付着さ
せる。この層は、一般構造Me−X−Pを有する合金に
よって形成される。Meは合金の主成分を表し、Xは、
銅に対する接着性の増大および拡散バリア特性という特
定の特性をフィルムに与える合金改質材であり、Pは、
フィルム形成プロセス中にある量のリンが共沈したこと
を表す。本発明の好ましい実施形態では、Xとして、合
金フィルム中3〜5原子%のWが選択され、Pが7〜9
原子%程度である。
【0034】本発明のプロセスの第2の段階では、上面
に合金フィルムを有する銅構造を、還元性雰囲気、例え
ばフォーミング・ガスまたは水素中で少なくとも2時
間、350℃でアニールする。この温度処理によって、
合金の成分がよく混ざり合い、銅の上面の数原子層中ま
で拡散して、化学的および冶金学的接合が得られ、銅と
の優れた接着が形成されるようになる。あるいはこのア
ニール段階を、誘電体付着時または誘電体付着後に実行
することもできる。
【0035】本発明のプロセスの第3の段階では、金属
フィルム上に誘電体フィルムを適用して2重層構造を形
成する。この段階は一般に、プラズマ化学蒸着(PEC
VD)プロセスによって実施する。このプロセスでは、
銅の表面に以前に付着させたMe−X−P層の上に誘電
材料を付着させる。誘電材料の厚さは一般に約100Å
〜約500Åである。好ましい誘電体フィルムは、Si
COH、SiCH、SiNなどのシリコン化合物に基づ
くものであることが判明した。ダイヤモンド様炭素(D
LC)などの低比誘電率材料を使用することもできる。
好ましい誘電材料は、最も低い比誘電率を示すSiCO
Hである。
【0036】本発明のプロセスの第4の段階では、2重
層に、水素、窒素、フォーミング・ガスのうちのいずれ
かの還元性雰囲気中で少なくとも300℃、少なくとも
2時間のアニール処理を適用する。この最後のアニール
・プロセスは、良好な接着特性の達成を損ねる有機不純
物およびその他の揮発性生成物を金属キャップ/誘電体
界面から除去する。
【0037】本発明のプロセスのさまざまな化学的段階
によって形成される最終的な構造を図1に示す。図1
は、本発明の第1の好ましい実施形態が組み込まれた2
重ダマシーン相互接続構造10の拡大断面図を示す。バ
イア22、32およびトレンチ24、34を含む2つの
誘電体相互接続レベル20および30を有する構造10
が示されている。この構造は、アクティブ装置14が上
面16の中に形成された半導体基板12上に構築されて
いる。基板12上には、第1の誘電体層18が付着さ
れ、バイア32の開口およびトレンチ34の開口がパタ
ーニングされている。次いで、これらのバイアおよびト
レンチ開口にライナすなわちバリア層36が裏打ちさ
れ、金属38が充填され、化学機械研磨法によって平坦
化されて、平坦化された上面40がトレンチ34上に達
成される。
【0038】本発明の新規な方法を組み込んだプロセス
の次の段階は、無電解付着させたCo−W−Pキャップ
層44の適用である。Co−W−Pキャップ層44は、
金属トレンチ34の上にだけ選択的に付着される。キャ
ップ層44は、誘電体層50中への金属38の外方拡散
ならびに続く処理によるトレンチ金属34の汚染を防
ぐ。金属層44は、次の処理中または半導体装置の動作
中の一切の相互作用からトレンチ金属を分離する主要な
手段として、任意選択の誘電体キャップ層52とともに
使用される。任意選択のキャップ層52は、Co−W−
P金属合金層44のバリア特性をさらに向上させる目的
に、または反応性イオン・エッチング(RIE)のスト
ップ層などの集積化強化層として使用することができ
る。図1に示されている第2の誘電体層50は、バイア
22およびトレンチ24のための2重ダマシーン空洞を
形成するRIEプロセスの後に使用される。この場合、
誘電体キャップ層52はRIEストップとして使用され
る。これを使用するとき、RIEストップ層52をエッ
チングして第2レベル・トレンチ24に達する開口をあ
ける。ライナ層36から始まるこのプロセスを必要な数
の相互接続レベルが得られるまで繰り返す。
【0039】図2は、接着試験および拡散バリア性能に
対して使用する、本発明の2重層バリアが最上部に形成
された銅試験ビヒクルの拡大断面図である。まず、厚さ
約800Åの金属ライナ層を含むバリア層36がシリコ
ン基板12上に付着されていることが分かる。次いで、
ライナ36上に厚さ約2000Åの銅導体38がスパッ
タ付着されている。付着させる無電解金属キャップ層4
4は、厚さ300Å〜500ÅのCo−W−P層または
Co−Sn−P層とすることができる。次いでその上
に、厚さ500ÅのSiCOH低k誘電体層52が付着
されている。SIMS信号を増強するため、ダイヤモン
ド様炭素の層54をSiCOH層52上に付着させた。
【0040】図3および4に、図2に示した構造に関し
て得られたSIMS/プロットを示す。図3および4に
示すとおり、無電解付着させた厚さわずか300ÅのC
o−W−PまたはCo−Sn−P金属層および厚さ50
0ÅのSiCOH層を付着させたとき、金属層の表層を
横切りSiCOH層の内部への銅の拡散を促進するだろ
うアニールの後も、銅は、無電解付着させた金属合金層
44の裏側および下方に完全にとどまり、層44を通過
して誘電体層52中に侵入することはない。これらの結
果は、本発明の構造が、銅のマイグレーション、および
少なくとも熱エネルギーの効果の下でSiCOH層52
を通過する可能性がある酸素分子による潜在的な銅の酸
化の効果を止めることを指示している。したがって図示
の構造は、銅および酸素原子の熱マイグレーションのス
トッパとして効果的な系である。
【0041】図5は、間にさまざまな金属合金フィルム
を利用した場合の銅導体とSiN誘電体層の間の接着の
強さに関して得られたデータを示す表である。窒化シリ
コンへの銅の接着が、窒化物を適用する前の銅表面の前
処理に強く依存することが示されている。最適な結果
は、Co−W−P内層、Co−Sn−P内層および高密
度プラズマ(HDP)付着窒化物を使用することによっ
て得られる。図5の表に指示した接着強さは、MPa×
1/2を単位として示されている。
【0042】銅上に無電解付着させたキャップ層および
SiCOH誘電体層を有する2重層キャップの接着試験
の結果を図6に示す。構造Si−SiO2/ライナ金属
/Cu(2000Å)を有する6サンプルを供試した。
これらのサンプルに、Co−W−P、Co−PまたはC
o−Sn−Pを無電解めっきした。次にこれらのサンプ
ルをツールに入れ、500ÅのSiCOH誘電材料をキ
ャップ層の表面に適用した。いくつかのサンプルについ
ては、無電解付着プロセス後およびSiCOH層付着後
に熱アニールし、残りのサンプルについてはSiCOH
層付着後に限り熱アニールした。図6に示した結果は、
Co−W−Pが最も良い接着値を生み出すことを指示し
ている。
【0043】Co−W−Pフィルムを横切る熱銅マイグ
レーションを調べるため、図6に示したサンプルをSI
MS分析によってさらに試験した。SIMSデータは、
銅はキャップ層の裏側にとどまり、予測どおり誘電体層
には移行しないことを指示した。
【0044】Co−W−P内層を使用することによって
SiCOH誘電体のCuへの接着が向上すること示す試
験データが図6に示されている。SiCOH誘電体層の
銅への接着は、誘電体適用後に還元性雰囲気による前処
理を使用することによってかなり向上させることができ
ることが分かった。最も良い結果は、Co−W−Pキャ
ップ層を使用し、SiCOH付着後にフォーミング・ガ
ス中で350℃、少なくとも2時間のアニールを実施す
ることによって得られる。これらのサンプルは、妥当な
界面、すなわちSiCOH−無電解付着層界面で破損し
ているように見える。これに対し、SiCOH付着後に
系をアニールしないときには、銅層の下のアニールした
接着フィルムが破損した。
【0045】本発明の新規な方法およびこの方法によっ
て形成した装置を以上の説明および図1〜6の添付図面
で十分に説明した。SiCOHなどの低k誘電材料の単
独使用における技術的論点および問題が、SiCOHの
銅に対する接着が良くないこと、およびSiCOHがい
くぶん酸素を透過させることに起因することを示した。
したがってこれらの2つの要因が組み合わさって、誘電
体/銅界面で銅の酸化およびデラミネーションが引き起
こされ、その結果、信頼性の問題が生じる。したがって
本発明の新規な方法は、2重層バリア、例えばCu/C
o−W−P/SiCOH、Cu/Co−Sn−P/Si
COHを利用して、380℃で2時間アニールした後
も、無電解付着させた金属合金キャップ層を銅が通過せ
ず、この層の裏側にとどまるようにする。
【0046】本発明を例示的に説明したが、使用した用
語は説明を意図したものであり、限定を意図したもので
はないことを理解されたい。
【0047】さらに、好ましい代替実施形態に関して本
発明を説明してきたが、当業者なら、これらの教示を本
発明のその他の可能なバリエーションに容易に応用する
ことができることを理解されたい。
【0048】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0049】(1)銅導体上に2重層低誘電性バリアを
形成する方法であって、絶縁体層中に形成された銅導体
を有する前処理済み基板を用意する段階と、前記銅導体
上にリンまたはホウ素含有金属合金フィルムを付着させ
る段階と、第1の加熱プロセスにおいて、前記前処理済
み基板を、前記リンまたはホウ素含有金属合金が前記銅
導体の上面の少なくとも3原子層中に拡散するのに十分
な時間、還元性雰囲気中で少なくとも300℃の温度に
加熱する段階と、前記リンまたはホウ素含有金属合金フ
ィルム上に誘電体フィルムを付着させる段階と、第2の
加熱プロセスにおいて、前記前処理済み基板を、還元性
雰囲気中で少なくとも1時間、少なくとも300℃の温
度に加熱する段階を含む方法。 (2)銅導体上に2重層低誘電性バリアを形成する上記
(1)に記載の方法であって、前記第1の加熱プロセス
が、少なくとも325℃の温度で少なくとも1時間実施
される方法。 (3)銅導体上に2重層低誘電性バリアを形成する上記
(1)に記載の方法であって、前記第2の加熱プロセス
が、少なくとも350℃の温度で少なくとも2時間実施
される方法。 (4)銅導体上に2重層低誘電性バリアを形成する上記
(1)に記載の方法であって、前記金属層および前記誘
電体層が順に付着され、前記誘電体付着の後に、400
℃で2時間、還元性雰囲気中で加熱することによって唯
1回の最終熱処理が実施される方法。 (5)銅導体上に2重層低誘電性バリアを形成する上記
(1)に記載の方法であって、前記リンまたはホウ素含
有金属合金フィルムの前記付着プロセスが無電解めっき
技法によって実施される方法。 (6)銅導体上に2重層低誘電性バリアを形成する上記
(1)に記載の方法であって、前記誘電体フィルムが、
プラズマ化学蒸着技法によって前記リンまたはホウ素含
有金属合金フィルム上に付着される方法。 (7)銅導体上に2重層低誘電性バリアを形成する上記
(1)に記載の方法であって、前記第1および第2の加
熱プロセスで使用される前記還元性雰囲気が、フォーミ
ング・ガス、窒素または水素である方法。 (8)銅導体上に2重層低誘電性バリアを形成する上記
(1)に記載の方法であって、前記リンまたはホウ素含
有金属合金フィルムを付着させる前記段階の前に、前記
前処理済み基板上にパラジウムの核生成層を付着させる
段階をさらに含む方法。 (9)銅導体上に2重層低誘電性バリアを形成する上記
(1)に記載の方法であって、前記リンまたはホウ素含
有金属合金フィルムがMe−X−PまたはMe−X−B
であり、Meが前記合金フィルムの主成分、Xが合金改
質材である方法。 (10)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、硫酸に溶解した薄い硫
酸パラジウム溶液を利用した選択的イオン交換法によっ
て前記銅導体上にパラジウム核生成層を付着させる段階
をさらに含む方法。 (11)銅導体上に2重層低誘電性バリアを形成する上
記(9)に記載の方法であって、前記リンまたはホウ素
含有金属合金フィルムが、Meを約86重量%〜約90
重量%、Xを約2重量%〜約4重量%、PまたはBを約
6重量%〜約12重量%含む方法。 (12)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、付着させた前記誘電体
フィルムの比誘電率が5以下である方法。 (13)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、前記リンまたはホウ素
含有金属合金フィルムを約50Å〜約300Åの厚さに
付着させる段階をさらに含む方法。 (14)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、前記リンまたはホウ素
含有金属合金フィルムを約50Å〜約300Å、好まし
くは約100Å〜約200Åの厚さに付着させる段階を
さらに含む方法。 (15)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、硫酸コバルト、タング
ステン酸アンモニウム、クエン酸ナトリウムおよびホウ
酸を含む、温度約70℃〜約80℃、pH値約8〜約9
の次亜リン酸塩溶液中での無電解付着プロセスによっ
て、前記リンまたはホウ素含有金属合金フィルムを付着
させる段階をさらに含む方法。 (16)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、前記第1の加熱プロセ
スを、約350℃〜約400℃の温度で約0.5時間〜
約2時間実施する段階をさらに含む方法。 (17)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、前記誘電体フィルム
を、Si、C、O、NおよびHから成るグループから選
択された材料から付着させる段階をさらに含む方法。 (18)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、前記誘電体フィルムを
約100Å〜約500Åの厚さに付着させる段階をさら
に含む方法。 (19)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、前記誘電体フィルムを
約100Å〜約500Å、好ましくは約250Å〜約3
50Åの厚さに付着させる段階をさらに含む方法。 (20)銅導体上に2重層低誘電性バリアを形成する上
記(1)に記載の方法であって、前記第2の加熱プロセ
スを、約350℃〜約400℃の温度で約1時間〜約5
時間実施する段階をさらに含む方法。 (21)銅導体上に2重層低誘電性バリアを形成する上
記(9)に記載の方法であって、前記MeがCoまたは
Ni、前記XがWまたはSnである方法。 (22)絶縁体層中に位置する金属導体と、前記金属導
体上のリンまたはホウ素含有金属合金フィルムと、前記
リンまたはホウ素含有金属合金フィルム上の誘電材料フ
ィルムを備える半導体構造体。 (23)前記リンまたはホウ素含有金属合金が、前記金
属導体の上面内の少なくとも2原子層よりも下に存在す
る、上記(22)に記載の半導体構造体。 (24)前記金属導体が銅を含む、上記(22)に記載
の半導体構造体。 (25)前記リンまたはホウ素含有金属合金が、Me−
P、Me−B、Me−X−PまたはMe−X−Bから成
る2元または3元合金であり、MeがCoまたはNi、
XがSi、WまたはSnである、上記(22)に記載の
半導体構造体。 (26)前記リンまたはホウ素含有金属合金が、約10
Å〜約1000Åの厚さに付着されたMe−P、Me−
B、Me−X−PまたはMe−X−Bから成る2元また
は3元合金であり、MeがCoまたはNi、XがSi、
WまたはSnである、上記(22)に記載の半導体構造
体。 (27)前記リンまたはホウ素含有金属合金が、好まし
くは約50Å〜約200Åの厚さに付着されたMe−
P、Me−B、Me−X−PまたはMe−X−Bから成
る2元または3元合金であり、MeがCoまたはNi、
XがSi、WまたはSnである、上記(22)に記載の
半導体構造体。 (28)前記リンまたはホウ素含有金属合金が、無電解
めっき技法によって約10Å〜約1000Åの厚さに付
着されたMe−P、Me−B、Me−X−PまたはMe
−X−Bから成る2元または3元合金であり、MeがC
oまたはNi、XがSi、WまたはSnである、上記
(22)に記載の半導体構造体。 (29)前記誘電材料の比誘電率が5以下である、上記
(22)に記載の半導体構造体。 (30)前記誘電材料がSi、C、O、NおよびHを含
む、上記(22)に記載の半導体構造体。 (31)前記誘電材料が、Si、C、O、NおよびHを
含む材料およびSi、C、Hを含む材料から成るグルー
プから選択され、約10Å〜約5000Åの厚さに付着
される、上記(22)に記載の半導体構造体。 (32)前記誘電材料が、約100Å〜約500Åの厚
さに付着されたSi、C、O、NおよびHを含む、上記
(22)に記載の半導体構造体。 (33)前記半導体構造が、シリコン、シリコン・ゲル
マニウム、シリコン・オン・インシュレータおよびガリ
ウム・ヒ素から成るグループから選択された基板上に形
成される、上記(22)に記載の半導体構造体。
【図面の簡単な説明】
【図1】第2の2重ダマシーン(damascene)構造が最
上部に形成された2重ダマシーン構造として銅導体上に
形成された本発明の2重層低誘電性バリアの拡大断面図
である。
【図2】銅導体上に形成された2重層拡散バリア/接着
エンハンサを示す、本発明の他の実施形態の拡大断面図
である。
【図3】本発明の多層バリア試験構造中の元素の2次イ
オン数の構造中の深さに対する依存性を示すグラフであ
る。この例では、Co−W−Pフィルムの厚さが300
Åであり、最上部にSiCOHの低k誘電体フィルムが
ある。
【図4】本発明の多層バリア構造中の各種元素の2次イ
オン数の構造中の深さに対する依存性を示すグラフであ
る。この例では、CoSnPフィルムの厚さが300Å
あり、最上部のSiCOH低k誘電体フィルムの厚さが
500Åである。この金属合金フィルムは350℃で2
時間アニールした。
【図5】銅上にあって銅と自体の間に金属合金フィルム
を有する窒化シリコン・フィルムの構造および処理に対
する接着試験結果の依存性を示すデータの表である。
【図6】SiCOH/ライナ金属の2重層バリア・ファ
イリングの構造およびアニールに対する接着試験結果の
依存性を示すデータの表である。
【符号の説明】
10 2重ダマシーン相互接続構造 12 半導体基板 14 アクティブ装置 16 基板の上面 18 第1の誘電体層 20 誘電体相互接続レベル 22 バイア 24 トレンチ 30 誘電体相互接続レベル 32 バイア 34 トレンチ 36 ライナ(バリア)層 38 金属(銅導体) 40 トレンチ金属の上面 44 金属合金キャップ層 50 第2の誘電体層 52 誘電体キャップ層 54 ダイヤモンド様炭素層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) C22F 1/00 660 H01L 21/88 M 21/90 K (72)発明者 クリストファー・ジャーネス アメリカ合衆国07458 ニュージャージー 州アッパー・サドル・リバー サンライ ズ・レーン 7 (72)発明者 エリック・ジー・リニジャー アメリカ合衆国06811 コネチカット州サ ンディー・フック ホースシュー・リッ ジ・ロード 51 (72)発明者 ジェームス・ジー・ライアン アメリカ合衆国06470 コネチカット州ニ ュータウン ボッグズ・ヒル・ロード 100 (72)発明者 カルロス・ジェイ・サンブセティ アメリカ合衆国10520 ニューヨーク州ク ロトンオンハドソン サッシ・ドライブ 4 (72)発明者 フランク・カードン アメリカ合衆国10705 ニューヨーク州ヨ ンカーズ コーター・アベニュー 55 (72)発明者 サンパス・プルショサマン アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ ローウィー・コート 2075 (72)発明者 ジョン・エイ・フィッツシモンズ アメリカ合衆国12603 ニューヨーク州ポ キプシー スカイビュー・ドライブ 51 (72)発明者 スティーヴン・エム・ゲーツ アメリカ合衆国10562 ニューヨーク州オ シニング イニングウッド・ロード 22

Claims (25)

    【特許請求の範囲】
  1. 【請求項1】銅導体上に低誘電性バリアを形成する方法
    であって、 絶縁体層中に形成された銅導体を有する基板を用意する
    段階と、 前記銅導体上にリンまたはホウ素含有金属合金フィルム
    を付着する段階と、 前記リンまたはホウ素含有金属合金フィルム上に誘電体
    フィルムを付着する段階と、 前記リンまたはホウ素含有金属合金が前記銅導体の上面
    の少なくとも3原子層中に拡散するよう、前記基板を還
    元性雰囲気中で少なくとも300℃の温度で、第1の加
    熱を施す段階とを含む方法。
  2. 【請求項2】前記第1の加熱は、前記誘電体フィルムを
    付着した後に実施する、請求項1に記載の方法。
  3. 【請求項3】前記第1の加熱を、前記銅導体上にリンま
    たはホウ素含有金属合金フィルムを付着した後、前記誘
    電体フィルムを付着する前に実施する、請求項1に記載
    の方法。
  4. 【請求項4】前記誘電体フィルムを付着した後、前記基
    板を還元性雰囲気中で少なくとも1時間、少なくとも3
    00℃の温度で、第2の加熱を施す段階を含む、請求項
    3に記載の方法。
  5. 【請求項5】前記第1の加熱は、325〜400℃で、
    0.5〜2時間実施される、請求項3または4に記載の
    方法。
  6. 【請求項6】前記第2の加熱は、350〜400℃で、
    1〜5時間実施される、請求項4に記載の方法。
  7. 【請求項7】前記リンまたはホウ素含有金属合金フィル
    ムが無電解めっき技法によって付着される、請求項1に
    記載の方法。
  8. 【請求項8】前記誘電体フィルムが、プラズマ化学蒸着
    技法によって付着される、請求項1に記載の方法。
  9. 【請求項9】前記還元性雰囲気が、フォーミング・ガ
    ス、窒素または水素である、請求項1ないし6のいずれ
    か1つに記載の方法。
  10. 【請求項10】前記リンまたはホウ素含有金属合金フィ
    ルムを付着する前に、前記基板上にパラジウムの核生成
    層を付着する段階をさらに含む、請求項1に記載の方
    法。
  11. 【請求項11】前記リンまたはホウ素含有金属合金フィ
    ルムがMe−X−PまたはMe−X−Bであり、Meが
    前記合金フィルムの主成分、Xが合金改質材である、請
    求項1に記載の方法。
  12. 【請求項12】前記MeがCoまたはNi、前記XがW
    またはSnである、請求項11に記載の方法。
  13. 【請求項13】前記リンまたはホウ素含有金属合金フィ
    ルムが、Meを約86重量%〜約90重量%、Xを約2
    重量%〜約4重量%、PまたはBを約6重量%〜約12
    重量%含む、請求項11または12に記載の方法。
  14. 【請求項14】前記リンまたはホウ素含有金属合金フィ
    ルムは約50Å〜約300Åの厚さに付着する、請求項
    1に記載の方法。
  15. 【請求項15】前記誘電体フィルムの比誘電率が5以下
    である、請求項1に記載の方法。
  16. 【請求項16】前記誘電体フィルムは、Si、C、O、
    NおよびHから成るグループから選択された材料であ
    る、請求項1に記載の方法。
  17. 【請求項17】前記誘電体フィルムは約100Å〜約5
    00Åの厚さに付着する、請求項1に記載の方法。
  18. 【請求項18】絶縁体層中に位置する金属導体と、 前記金属導体上のリンまたはホウ素含有金属合金フィル
    ムと、 前記リンまたはホウ素含有金属合金フィルム上の誘電材
    料フィルムとを備える半導体構造体。
  19. 【請求項19】前記金属導体が銅を含む、請求項18に
    記載の半導体構造体。
  20. 【請求項20】前記リンまたはホウ素含有金属合金が、
    前記金属導体の上面内の少なくとも2原子層よりも下に
    存在する、請求項18または19に記載の半導体構造
    体。
  21. 【請求項21】前記リンまたはホウ素含有金属合金が、
    Me−P、Me−B、Me−X−PまたはMe−X−B
    から成る2元または3元合金であり、MeがCoまたは
    Ni、XがSi、WまたはSnである、請求項18に記
    載の半導体構造体。
  22. 【請求項22】前記リンまたはホウ素含有金属合金は、
    約10Å〜約1000Åの厚さである、請求項18に記
    載の半導体構造体。
  23. 【請求項23】前記誘電材料の比誘電率が5以下であ
    る、請求項18に記載の半導体構造体。
  24. 【請求項24】前記誘電材料がSi、C、O、Nおよび
    Hを含む、請求項18に記載の半導体構造体。
  25. 【請求項25】前記誘電材料は、約10Å〜約5000
    Åの厚さである、請求項18に記載の半導体構造体。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002031876A1 (en) * 2000-10-12 2002-04-18 Sony Corporation Semiconductor device and production method therefor
WO2003017359A1 (en) * 2001-08-13 2003-02-27 Ebara Corporation Semiconductor device and production method therefor, and plating solution
JP2003179000A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法
WO2004100257A1 (en) * 2003-05-05 2004-11-18 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces
JP2005534168A (ja) * 2002-06-20 2005-11-10 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 層配置物および層配置物の製造方法
US7205664B2 (en) 2004-04-22 2007-04-17 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7902549B2 (en) 2002-05-17 2011-03-08 Samsung Electronics Co., Ltd. Deposition method of insulating layers having low dielectric constant of semiconductor device, a thin film transistor substrate using the same and a method of manufacturing the same
WO2011033920A1 (ja) * 2009-09-18 2011-03-24 東京エレクトロン株式会社 Cu配線の形成方法
JP2012527768A (ja) * 2009-05-22 2012-11-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路のための電気的に切断される金属ヒューズの構造体及びその形成方法
JP2014067852A (ja) * 2012-09-26 2014-04-17 Toyota Central R&D Labs Inc 電極
CN105669559A (zh) * 2016-01-12 2016-06-15 南京林业大学 蒎烷基吡唑类化合物及其合成方法与应用

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
CN100380627C (zh) * 2004-02-27 2008-04-09 半导体理工学研究中心股份有限公司 半导体器件及其制造方法
CN100388480C (zh) * 2004-05-11 2008-05-14 中芯国际集成电路制造(上海)有限公司 低介电常数薄膜及其制造方法
KR100659184B1 (ko) * 2005-03-30 2006-12-20 한국몰렉스 주식회사 조인트 커넥터
KR100744420B1 (ko) 2006-08-29 2007-07-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100735482B1 (ko) 2006-08-29 2007-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP5261964B2 (ja) 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
US8034702B2 (en) * 2007-08-16 2011-10-11 Micron Technology, Inc. Methods of forming through substrate interconnects
CN101969041A (zh) * 2009-07-28 2011-02-09 联华电子股份有限公司 半导体制作工艺
CN108010840B (zh) * 2016-11-02 2021-04-23 株洲中车时代半导体有限公司 掺杂半导体器件的制备方法和半导体器件
CN108573914B (zh) * 2017-03-13 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US10501846B2 (en) * 2017-09-11 2019-12-10 Lam Research Corporation Electrochemical doping of thin metal layers employing underpotential deposition and thermal treatment

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130274A (en) * 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
EP0751567B1 (en) * 1995-06-27 2007-11-28 International Business Machines Corporation Copper alloys for chip interconnections and method of making
US6008117A (en) * 1996-03-29 1999-12-28 Texas Instruments Incorporated Method of forming diffusion barriers encapsulating copper
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
JP3500308B2 (ja) * 1997-08-13 2004-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
KR100289685B1 (ko) * 1998-05-18 2001-05-15 한신혁 반도체디바이스의금속배선방법
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002031876A1 (en) * 2000-10-12 2002-04-18 Sony Corporation Semiconductor device and production method therefor
US6878632B2 (en) 2000-10-12 2005-04-12 Sony Corporation Semiconductor device having a conductive layer with a cobalt tungsten phosphorus coating and a manufacturing method thereof
WO2003017359A1 (en) * 2001-08-13 2003-02-27 Ebara Corporation Semiconductor device and production method therefor, and plating solution
JP2003179000A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法
US7902549B2 (en) 2002-05-17 2011-03-08 Samsung Electronics Co., Ltd. Deposition method of insulating layers having low dielectric constant of semiconductor device, a thin film transistor substrate using the same and a method of manufacturing the same
JP2005534168A (ja) * 2002-06-20 2005-11-10 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 層配置物および層配置物の製造方法
WO2004100257A1 (en) * 2003-05-05 2004-11-18 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces
US6893959B2 (en) 2003-05-05 2005-05-17 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces
US7470609B2 (en) 2004-04-22 2008-12-30 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7205664B2 (en) 2004-04-22 2007-04-17 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2012527768A (ja) * 2009-05-22 2012-11-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路のための電気的に切断される金属ヒューズの構造体及びその形成方法
WO2011033920A1 (ja) * 2009-09-18 2011-03-24 東京エレクトロン株式会社 Cu配線の形成方法
JP2011066274A (ja) * 2009-09-18 2011-03-31 Tokyo Electron Ltd Cu配線の形成方法
JP2014067852A (ja) * 2012-09-26 2014-04-17 Toyota Central R&D Labs Inc 電極
CN105669559A (zh) * 2016-01-12 2016-06-15 南京林业大学 蒎烷基吡唑类化合物及其合成方法与应用
CN105669559B (zh) * 2016-01-12 2017-07-28 南京林业大学 蒎烷基吡唑类化合物及其合成方法与应用

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