KR20030087653A - 유전체 배리어 막을 이용한 다마신 공정 - Google Patents

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Abstract

다마신 공정은 개선된 표면 피복률과 감소된 접촉 저항을 위해 유전체 배리어 막(50, 90, 91)로 구현된다. 실시예들은 부정합 문제를 피하기 위해 두 다른 유전체 막(50, 31)의 사용을 포함한다. 실시예들은 구리 메탈리제이션(100)을 이용하는 다마신(100A, 100B) 공정을 더 포함한다.

Description

유전체 배리어 막을 이용한 다마신 공정{DAMASCENE PROCESSING USING DIELECTRIC BARRIER FILMS}
집적 회로의 배치가 계속하여 딥 서브미크론 레짐화 됨에 따라, 집적 기술에 직면된 문제는 수와 엄격성이 증가했다. ULSI 반도체 배선에 대한 조건은 좁은 도전라인들 사이에 최소한의 공간을 가진 조밀한 배치를 더욱 더 필요로한다. 약 0.13 미크론 이하의 디자인룰을 가진 반도체 디바이스의 제작은 용이하지 않다.
종래의 반도체 디바이스는 반도체 기판과, 전형적으로 도핑된 모노크리스탈린 실리콘(monocrystalline silicon)과, 그리고 복수의 연속적으로 형성된 인터레이어 유전체 및 도전 패턴을 포함한다. 인터와이어링 간격(interwiring spacing)에 의해 분리된 도전 라인들로 이루어진 복수의 도전 패턴과, 버스라인, 비트라인, 워드 라인, 로직 상호접속 라인과 같은 복수의 상호접속 라인을 포함하여 집적 회로가 형성된다. 전형적으로, 다른 레벨들 즉, 상측 레벨과 하측 레벨상의 도전 패턴은 비아 홀을 채우는 도전 플러그(conductive plug)에 의해 전기적으로 접속되고, 반면에 접속 홀을 채우는 도전 플러그는 소스/드레인 영역과 같은 반도체 기판상의 능동 영역과 전기적으로 접속된다. 도전 라인은 반도체 기판에 대하여 실질적으로 수평으로 연장되는 트렌치(trench)안에 형성된다. 피쳐 사이즈가 딥 서브미크론 레짐으로 축소될수록, 5개 레벨 이상의 메탈리제이션(metallization)으로 이루어지는 반도체 "칩"이 더욱 널리 사용되게 된다.
적어도 하나의 도전 피쳐로 이루어지는 패터닝된 도전층위에 전형적으로 인터레이어 유전체(interlayer dielectric: ILD)에 증착하고, 통상의 포토리소그래픽 기법 및 에칭 기법으로 ILD를 통해 개구를 형성하고, 도전 물질로 개구를 채움으로써 비아 홀을 채우는 도전 플러그가 형성된다. ILD 표면의 여분의 도전 물질 등은 전형적으로 화학적 기계적 연마(chemical-mechanical polishing: CMP)에 의해 제거된다. 이러한 방법 한가지가 다마신으로 공지되어, 기본적으로 ILD의 개구를 형성하는 단계와 금속으로 개구를 채우는 단계를 포함한다. 듀얼 다마신 기법(dual damascene technique)은 하측 컨택트(contact)부 또는 상측 트렌치부와 상호 연결되는 비아 홀부를 포함하는 개구를 형성하는 단계를 포함하고, 이 개구는 도전 라인과 동시에 도전 물질(전형적으로 금속)로 전기적 컨택트부에 도전 플러그를 형성하도록 채워진다.
구리(Cu) 및 구리 합금은 상호접속 메탈리제이션에 있어서 알루미늄(Al)에 대체적인 야금으로서 상당한 주목을 받아왔다. 구리는 비교적 저렴하고, 처리가 용이하며, 알루미늄보다 낮은 저항성을 갖는다. 게다가, 구리는 텅스텐(W)과 비교하여 개선된 전기적 특성을 가지므로, 도전 와이어링으로서 뿐만 아니라 도전 플러그로서 사용하기에 바람직한 금속이 된다. 그러나, 실리콘 디옥사이드(silicon dioxide)와 같은 유전 물질을 통해 구리가 확산하기 때문에, 구리상호접속 구조는 확산 배리어 층(diffusion barrier layer)에 의해 캡슐화되어야 한다. 전형적인 확산 배리어 물질들은 구리 캡슐화용 탄탈륨(Ta), 탄탈륨 니트라이드(TaN), 티타늄(Ti), 티타늄 니트라이드(TiN), 티타늄-텅스텐(TiW), 텅스텐(W), 텅스텐 니트라이드(WN), 티타늄-티타늄 니트라이드(Ti-TiN), 티타늄 실리콘 니트라이드(TiSiN), 텅스텐 실리콘 니트라이드(WSiN), 탄탈륨 실리콘 니트라이드(TaSiN) 및 실리콘 니트라이드를 포함한다. 구리를 캡슐화하는 그와 같은 배리어 물질은 구리와 ILD사이의 경계면에 한정되지 않고, 다른 금속과의 경계면에도 사용된다.
구리 상호접속 기술은 대체로 다마신 기법을 채용하여 구현되어 왔으며, 다마신 기법은, 예를 들면 테트라에틸 오소오실리케이트(tetraethyl orthosilicate: TEOS 혹은 실레인(silane)에서 얻어지는 실리콘 옥사이드 층과 같은 제1 유전체 층이나, 또는 4이하의 유전상수(진공을 나타내는 유전상수 1을 포함하여)를 가진 저유전상수 물질이, 그 위에 캡핑 층을 가진 하층 패턴(underlying pattern)(예를 들면, 실리콘 니트라이드 캡핑 층을 가진 구리 또는 구리 합금 패턴) 위에 형성된다. 그 다음, 배리어 층과 선택적인 시드층(seedlayer)이 증착되고, 전착(electrodeposition) 또는 무전해 증착(electroless deposition)에 의한 구리 증착이 후속된다.
다마신 기술(특히, 구리 메탈리제이션을 채용하는 다마신 기술)과 같은 종래의 상호접속 기술의 구현에서, 피쳐 사이즈가 계속하여 딥 서브미크론 레짐화됨에 따라 여러 문제들이 특히 중요해진다. 탄탈륨, 탄탈륨 니트라이드, 티타늄 니트라이드, 텅스텐 니트라이드, 텅스텐과 같은 종래의 금속 배리어 막의 사용은 여러 측면에서 문제가 있다. 이러한 금속 배리어 막은 구리, 알루미늄 또는 은보다 높은 전기적 저항성을 보인다. 게다가, 다양한 배리어 금속 막들(특히, 탄탈륨 및 탄탈륨 니트라이드), 즉 선택한 배리어 금속 층들은 스퍼터링(sputtering)과 같은 물리적 증기 증착(physical vapor deposition: PVD)을 사용하여서만 증착될 수 있다. 이러한 종래의 스퍼터링된 막들은 표면 피복률(step coverage)의 균등성이 떨어진다. 더욱이, 피쳐 사이즈가 감소됨에 따라, 일렉트로마이그레이션(electromigration)과 용량(capacitance)의 문제가 표면 피복률과 저항성 문제와 함께 중요해진다. 이는 또한 다층 상호접속 기술의 부정합 문제와 조정하기가 더욱 어려워진다.
따라서, 낮은 표면 피복률, 접속 저항, 일렉트로마이그레이션, 용량 및 부정합과 같은 피쳐 사이즈의 감소에 의해 발생되는 문제를 해결할 개선된 상호접속 기술(특히, 구리 다마신 기법)이 필요하다. 특히 약 0.13미크론 미만의 피쳐 사이즈를 가진, 매우 소형화된 회로에 대한 구리 다마신 공정을 위해 그러한 개선된 상호접속 기술이 필요하다.
본 발명은 배리어 막과 상호 접속 패턴을 가지는 반도체 디바이스에 관한 것이다. 구체적으로 본 발명은 딥 서브미크론 레짐(deep sub-micron regime)의 피쳐(feature)를 가지는 초대규모 집적 회로(ultra large-scale integrated circuit: ULSI) 디바이스에 관한 것이다.
도 1 내지 도 10은 본 발명의 실시예를 포함한 방법의 연속적인 단계를 개략적으로 도시한다. 도 1 내지 도 10에서, 같은 구조 및 요소들은 같은 참조 번호로 표시된다.
본 발명의 이점은 딥 서브미크론 레짐의 피쳐를 갖는 높은 신뢰도의 상호접속 패턴을 가진 반도체 디바이스를 갖는 것이다.
본 발명의 다른 이점은 딥 서브미크론 레짐의 피쳐를 갖는 높은 신뢰도의 상호접속 패턴을 포함한 반도체 디바이스를 제작하는 방법을 갖는 것이다.
본 발명의 또 다른 이점 및 특징들의 일부는 후술의 설명에서 기술되고, 또 일부는 후술의 실시예에 의해 당업자에게 명백해지거나 또는 본 발명의 실시에 의해 습득될 수 있을 것이다.
본 발명에 따르면, 전술한 이점 및 다른 이점들은 일부 반도체 디바이스를 제작하는 방법에 의해 달성되며, 그 방법은 기판을 덮는 제1 유전체 층을 형성하는 단계와; 상기 제1 유전체 층위에 제1 유전체 배리어 물질로 이루어지는 제1 배리어 층을 형성하는 단계와; 제1 유전체 층의 측면과 바닥부에 의해 경계가 정해지는 제1 개구를 형성하기 위해 에칭하는 단계와; 상기 제1 유전체 층을 덮는 상기 제1 배리어 층의 상부면과, 상기 제1 개구의 경계를 이루는 상기 제1 유전체 층의 측면과, 그리고 상기 개구의 바닥부 위에, 상기 제1 유전체 배리어 물질과 다른 제2 유전체 배리어 물질로 구성된 제2 배리어 층을 형성하는 단계와; 상기 제1 배리어 층이 끝나는 곳까지, 상기 제1 배리어 층의 상부면으로부터 상기 제2 배리어 층을 제거하고, 상기 제1 개구의 바닥부로부터 상기 제2 배리어 층을 제거하여, 상기 제1 개구의 경계를 이루는 상기 제1 유전체 층의 측면위에 라이너로서 상기 제2 배리어 층의 일부가 남도록, 상기 제1 배리어 층에 대하여 선택적으로 에칭하는 단계와; 그리고 하측 금속 피쳐(60)를 형성하도록 금속으로 상기 개구를 채우는 단계를 포함한다.
본 발명의 또 다른 양상인 반도체 디바이스는 제1 유전체 배리어 물질로 이루어진 제1 배리어 층을 그 위에 가지는 제1 유전체 층의 측면에 의해 경계가 정해지는 개구에 형성된, 구리 또는 구리 합금으로 이루어진 하측 금속 피쳐와; 상기 하측 금속 피쳐와 상기 제1 유전체 층의 사이에 있는 상기 제1 유전체 층의 측면 위의, 상기 제1 유전체 배리어 물질과 다른 제2 유전체 배리어 물질로 이루어진 제1 배리어 라이너를 포함하고, 상기 제1 배리어 라이너는 상기 제1 유전체 층의 상부면보다 아래의 길이까지 연장되는 상부면을 가지는 것을 특징으로 한다.
본 발명의 실시예는 하측 금속 피쳐에 전기적으로 접속되는 비아와 라인을 구비하는 듀얼 다마신 구조를 형성하도록 구현되는 듀얼 다마신 기법을 포함한다. 듀얼 다마신 구조는 듀얼 다마신 개구를 형성하고, 그 다음 듀얼 다마신 개구가 형성된 유전체 층들의 측면상에 유전체 라이너를 형성함으로써 구현된다. 채용되는 배리어 층들은 실리콘 니트라이드(silicon nitride), 실리콘 옥시니트라이드(silicon oxynitride), 실리콘 카바이드(silicon carbide)와 같은 다양한 유전 물질로부터 선택될 수 있고, 약 50Å 내지 500Å과 같은 적절한 두께로 증착될 수 있다. 본 발명의 실시예들은 구리 메탈리제이션을 구비하는 듀얼 다마신 구조를 더 포함한다.
본 발명의 부가적인 이점들은 본 발명을 실시를 위해 고려되는 최량의 형태의 도시를 위해 단순하게 기술되는 후술의 상세한 설명으로부터 당업자에게 자명해질 것이다. 이해되는 바와 같이, 본 발명의 범주에서 벗어남이 없이, 본 발명은 다른 실시예에 적용 가능하며, 명백하고 다양한 내용으로 다양한 수정도 가능할 것이다. 따라서, 도면과 설명들은 본 발명을 한정하는 것이 아니라 원리를 설명하는 것으로서 간주되어야 한다.
본 발명은 개선된 표면 피복률(step coverage), 감소된 접속 저항(contact resistance), 강화된 일렉트로마이그레이션 저항(electromigration resistance), 감소된 캐패시턴스 및 부정합 허용성(misalignment tolerance)를 지닌 상호접속 패턴(interconnection pattern)을 가진 반도체 디바이스의 형성을 가능케 한다. 이러한 목적들은 금속-함유 배리어 층 또는 금속 배리어 층을 대신하는 유전체 배리어 층의 전략적 사용에 의해 달성된다. 본 발명의 실시예에 따른 유전체 배리어 층은 화학 증기 증착(CVD)에 의해 증착되고, 이에 따라서 특히 종래의 스퍼터 증착된 금속 배리어 층과 비교하여 뛰어난 표면 피복률을 갖는 이점이 있다. 게다가, 유전체 배리어 층들은 종래의 금속 함유 배리어 층보다 뛰어난 균일성을 가지고 증착될 수 있다. 본 발명의 다양한 실시예를 구현하는데 있어서, 유전체 배리어 층들은 실리콘 니트라이드, 실리콘 카바이드 또는 실리콘 옥시니트라이드와 같은 적절한 유전체 배리어 물질로 구성될 수 있다. 본 발명의 실시예들은 또한 기생용량(parasitic capacitance)의 감소를 가능케 한다. 본 발명의 실시예에 따른 두 다른 유전체 배리어 층의 사용은 증가된 부정합에 대한 허용성을 제공한다.
본 발명의 다양한 실시예의 구현에 있어서, 유전체 층은 반도체 디바이스의 제조에 통상 채용되는 다양한 유전 물질, 특히 "저-k(low-k)" 유전 물질과 같이 낮은 유전상수(lower values of primitivity)를 갖는 유전 물질로 형성될 수 있다. "저-k" 물질이라는 표현은 진공의 유전상수 값이 1이라 할 때, 유전상수가 약3.9 미만인 물질을 의미한다. 본 발명의 실시예에 따른 사용을 위한 적절한 유전 물질은 HSQ(hydrogen silsesquioxane) 및 MSQ(methyl silsesquioxane)와 같은 유동성 옥사이드(flowable oxide)와, 그리고 전형적으로 약 2.0 내지 약 3.8의 유전상수를 가진 폴리(아릴렌) 에테르(poly(arylene) ether)인 FLARE 20™ 유전체(캘리포니아 서니베일의 Advanced Micromechanic Materials, Allied Signal로부터 입수가능)와, BCB(divinylsiloxane bis-benzocyclobutene)인 블랙-다이아몬드™ 유전체(캘리포니아 산타 클라라의 Applied Materials로부터 입수가능)과, BCB와 유사한 유기 중합체인 Silk™ 유전체(두 물질 모두 미시간 미드랜드의 Dow Chemical Co.로부터 입수가능)를 포함한다. 다른 적절한 저-k 유전체는 폴리(아릴렌)에테르(poly(arylene)ethers), 폴리(아릴렌)에테르 아졸 (poly(arylene)ether azoles), 파릴렌-N(parylene-N), 폴리이미드(polyimides), 폴리나프탈렌-N(polynapthalene-N), 폴리페닐-퀴녹살린(polyphenyl-quinoxlines: PPQ), 폴리페닐렌옥사이드(polyphenyleneoxide), 폴리에틸렌(polyethylene) 및 폴리프로필렌(polypropylene)을 포함한다. 본 발명의 실시예에서 사용하는데 적절한또 다른 유전 물질은 FOx™(HSQ-기반), XLK™(HSQ-기반), Silk™, 방향성 탄화수소 중합체(aromatic hydrocarbon polymer)(각각 미시간 미드랜드의 Dow Chemical Co.로부터 입수가능)와; Coral™, 탄소 도핑된 실리콘 옥사이드(carbon-doped silicon oxide)(캘리포니아 산호세의 Novellus System으로부터 입수가능)와; FLARE™, 유기 중합체, HOSP™, 하이브리드-시오록산-유기 중합체(hybrid-sioloxane-organic polymer), Nanoglass™, 노노포러스 실리카(nonoporous silica)(각각 Honeywell Electronic Materials로부터 입수가능)와; 그리고 TEOS(tetraethyl orthosilicate) 및 FSG(fluorine-doped silicate glass)로부터 유도된, 할로겐 도핑된(즉, 플루오르 도핑된) 실리콘 디옥사이드가 포함된다.
본 발명은 특히 다마신 기법을 수반하는 상호접속 기술에 적용가능하다. 따라서, 본 발명의 실시예들은 저-k 물질로 이루어진 층을 증착하는 단계와, 그리고 듀얼 다마신 기법을 포함하는 다마신 기법에 의해 저-k 유전체 층에 개구를 형성하는 단계를 포함한다. 저-k 유전체 층에 형성된 개구는, 상측 및 하측 금속 라인과 상호 접속하는 비아를 형성하기 위해 후속하여 구리 또는 구리 합금과 같은 금속으로 채워지는 비아 홀(via hole)이나, 혹은 구리 또는 구리 합금으로 채워져 제1 금속 층이 반도체 기판의 소스/드레인 영역과 전기적으로 접속되게 하는 컨택트 홀(contact hole)이 될 수 있다. 저-k 유전체 층의 개구는 또한 트렌치도 될 수 있고, 이러한 경우에 채워진 트렌치는 상호접속 라인을 형성한다. 또한, 개구는 듀얼 다마신 기법으로 형성될 수 있고, 라인과 통하는 비아/컨택트는 금속 증착에 의해동시적으로 형성된다.
구리 다마신 기법의 구현에 있어서, 전형적으로 배리어 층이 다마신 개구에 먼저 증착되고, 그 위에 시드층이 증착된다. 적절한 시드층들은 적절한 양의(예를 들면 약 0.3% 내지 약 12%) 마그네슘, 알루미늄, 아연, 지르코늄, 주석, 니켈, 팔라듐, 은 또는 금을 포함한다.
도 1 내지 도 10은 본 발명의 범주에 드는 실시예에 포함되는 연속적인 단계를 개략적으로 도시한 것이다. 도 1에 도시한, 반도체 기판(10)에 형성되는 능동 영역(active region)들은 얕은 트렌치 절연부(11)에 의해 절연되는 것으로 도시된다. 이러한 능동 영역들은 게이트 옥사이드 층(12A) 및 그 위의 게이트 전극(12B), 그리고 소스/드레인 영역(12C)으로 이루어진 트랜지스터(12)를 포함한다. 인터레이어 유전체(interlayer dielectric: ILD)가 기판 위에 형성되고, 실리콘 카바이드, 실리콘 옥시니트라이드 또는 실리콘 니트라이드와 같은 배리어 층(14)이 전형적으로 약 50Å 내지 약 500Å의 두께로 그 위에 형성된다. 도 2에 도시된 바와 같이, 플러그 개구(plug opening)들이 ILD(13)에 형성되고 텅스텐과 같은 금속으로 채워져서, 소스/드레인(12C) 영역과 연결되는 트랜지스터(12) 및 플러그(20)와 연결되는 플러그(21)을 형성한다.
도 3에 도시한, 유전체 층(30)이 ILD(13)를 덮는 배리어 층(14)위에 형성되고, 배리어 층(31)이 ILD(30)위에 형성되고, 그리고 트렌치와 같은 다마신 개구(32)가 유전체 층(30)의 측면에 의해 경계가 정해지는 유전체 층(30)안에 형성된다. 도 4와 같이, 그 다음 배리어 층(31)위에 유전체 배리어 층(40)이 개구(32)의 윤곽을 그리며 증착된다. 배리어 층(40)은 트렌치(32)의 모서리에 잘 밀착(high conformity)되며 라운딩된 모서리(40A)를 갖는다. 배리어 층(31)이 후속의 에칭동안 에치 저지 층(etch stop layer)으로서 기능하도록, 참조번호 40의 배리어 층(40)은 참조번호 31의 배리어 층(31)의 유전 물질과 다른 유전 물질로 이루어진다. 본 발명의 실시예에 따라 증착된 다양한 배리어 층들은 실리콘 니트라이드, 실리콘 옥시니트라이드 또는 실리콘 카바이드와 같은 물질로 이루어질 수 있다.
그 다음, 도 5에 도시된 바와 같이, 배리어 층(31)의 상부면과 트렌치(32)의 바닥부로부터 배리어 층(40)을 제거하고, 트렌치(32)의 경계를 이루는 유전체 층(30)의 측면(30A)상에 유전체 라이너(dielectric liner)(50)가 남도록, 이방성 에칭이 실시된다. 이방성 에칭 다음에, 참조번호 51로 표시되는 바와 같이, 유전체 라이너(50)의 상부면은 유전체 배리어 층(31)의 상부면보다 낮게 연장되도록 이방성 에칭된다. 전형적으로, 유전체 라이너(50)의 상부면과 유전체 배리어 층(31)의 상부면간의 간격은 약 50Å 내지 약500Å이다.
그 다음, 트렌치(32)는 금속으로 채워지고, 도 6에서와 같은 금속 라인(60)을 형성하도록 화학적 기계적 연마(CMP)가 후속된다. 본 발명의 실시예는 금속 라인(60)을 형성하는 전착(electrodepositing) 또는 무전해 증착(electrolessly deposited)된 구리를 포함한다.
다양한 유형의 듀얼 다마신 구조들이 본 발명의 실시예들에 의해 완전히 구현되며, 선 비아 후 트렌치(via first- trench last) 및 선 트렌치 후 비아(trench first- via last) 듀얼 다마신 기법을 포함한다. 금속 라인(60)위에 이루어진 듀얼다마신 공정이 도 7 내지 도 10에 예시된다. 도 7에 도시된 바와 같이, 그 다음, 유전체 배리어 층(31)의 유전체 배리어 물질과 다른 물질로 이루어진 유전체 배리어 층(70)이 증착된다. 그 다음, 그 사이에 유전체 배리어 층(72)을 가지고 참조번호 71 및 73의 유전체 층들이 증착되고, 유전체 층(73)위에 유전체 배리어 층(74)이 형성된다. 듀얼 다마신 구조는 통상의 선 비아 후 트렌치 기법 또는 통상의 선 트렌치 후 비아 기법으로 형성될 수 있다.
본 발명의 실시예들은 부정합에 대한 허용성을 제공하는 이점을 가진다. 도 7에 도시된 바와 같이, 비아 홀(75)의 바닥부가 일부는 금속 라인(60)의 상부면 위에 일부는 유전체 배리어 층(31)의 상부면 위에 형성되어 전략적으로 스파이킹을 방지할 수 있을 정도로, 비아 홀(75)은 하측 금속 피쳐(60)에 대하여 부정합된다. 따라서, 비아 홀(75)은 하측 금속 피쳐(60)의 사이즈에 맞게 연결되는데 필요한 간격을 초과하여 길이 "M"만큼 금속 피쳐(60)의 측면으로부터 튀어나온다.
그 다음에, 도 8에 도시된 바와 같이, 모서리(80A)가 라운딩된 유전체 배리어 층(80)이 유전체 층(74)의 상부면 위와 듀얼 다마신 개구의 윤곽을 그리도록 증착된다. 듀얼 다마신 개구를 위해 유전체 라이너를 형성하는 동안 유전체 배리어 층(74, 72 및 31)들이 에치 저지 층으로서 기능하도록, 유전체 층(80)은 유전체 배리어 층(74), 유전체 배리어 층(72) 및 유전체 배리어층(31)에 채용되는 유전 물질과 다른 유전 물질로 이루어진다. 그 다음, 유전체 배리어 층(74)의 상부면과, 비아 홀(75) 및 트렌치(76)사이의 유전체 배리어 층(72)의 상부면의 노출된 부분과, 비아 홀(75)의 바닥부로부터 유전체 층(80)을 제거하기 위한 이방성 에칭이 실시된다. 도 9에 결과적인 구조가 도시되고, 이 구조도 또한 유전체 층(71)의 측면상에 형성된 유전체 라이너(90)의 상부면과 유전체 배리어 층(72)의 상부면 사이의 약간의 간격(90A)(예를 들면, 약 50Å 내지 약 500Å)과, 유전체 라이너(91)의 상부면과 유전체 배리어 층(74)의 상부면 사이의 약간의 간격(91A)(예를 들면, 약 50Å 내지 약 500Å)을 포함한다. 다음에, 듀얼 다마신 개구는 구리와 같은 금속으로 채워지고, 그 다음 CMP가 실시되어 증착된 금속(100)의 상부면이 배리어 층(74)의 상부면과 실질적으로 동일평면이 된다. 다음에, 하측 금속 피쳐(60)에 전기적으로 연결되는 비아(100A)와 접속되는 금속 라인(100B)으로 이루어지는 메탈리제이션(100)을 캡슐화하도록 또 다른 유전체 배리어 층이나 캡핑(capping) 층(101)이 증착된다. 구리 메탈리제이션의 구현에서, 배리어 층과 시드층들이 증착된다.
본 발명의 실시예에 따라 형성되는 반도체 디바이스는 감소된 일렉트로마이그레이션, 감소된 기생 용량, 감소된 접속 저항을 보이는 신뢰도가 높은 상호 접속 패턴을 가지는 이점이 있다. 유전체 배리어 층의 사용은 균등한 표면 피복률을 갖도록 하고 높은 부정합 허용성을 제공한다.
본 발명은 다양한 유형의 반도체 디바이스를 제작에 있어 산업상 이용가능성을 갖는다. 본 발명은 특히 딥 서브 미크론 레짐의 디자인 피쳐를 가지는 고속 회로를 구비한 반도체 디바이스의 제작에 적용가능하다.
전술한 상세한 설명에서, 본 발명은 특별히 그 예시적인 실시예에 관하여 기술되었다. 그러나, 이는 청구항에 기술된 본 발명의 넓은 정신과 범주 내에서 다양한 수정과 변형이 가능함이 명백하다. 따라서 명세서와 도면은 본 발명을 한정하는것이 아니라, 설명하기 위한 것으로 간주되어야 한다. 본 발명은 다양한 다른 조합 및 환경을 사용할 수 있고, 본 명세서에 개시된 발명의 개념의 범주 내에서 변경과 수정이 가능하다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서:
    기판(10)을 덮는 제1 유전체 층(30)을 형성하는 단계와;
    상기 제1 유전체 층(30)위에 제1 유전체 배리어 물질로 구성되는 제1 배리어 층(31)을 형성하는 단계와;
    상기 제1 유전층(30)의 측면과 바닥부에 의해 경계가 정해지는 제1 개구를 형성하기 위해 에칭하는 단계와;
    상기 제1 유전체 층(30)을 덮는 상기 제1 배리어 층의 상부면과, 상기 제1 개구의 경계를 이루는 상기 제1 유전체 층의 측면과, 그리고 상기 개구의 바닥부 위에, 상기 제1 유전체 배리어 물질(31)과 다른 제2 유전체 배리어 물질로 구성된 제2 배리어 층(40)을 형성하는 단계와;
    상기 제1 배리어 층이 끝나는 곳까지, 상기 제1 배리어 층의 상부면으로부터 상기 제2 배리어 층을 제거하고, 상기 제1 개구의 바닥부로부터 상기 제2 배리어 층을 제거하여, 상기 제1 개구(32)의 경계를 이루는 상기 제1 유전체 층(30)의 측면(30A)상에 라이너(50)로서 상기 제2 배리어 층의 일부가 남도록, 상기 제1 배리어 층에 대하여 선택적으로 에칭하는 단계와; 그리고
    하측 금속 피쳐(60)를 형성하도록 금속으로 상기 개구를 채우는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 제1 유전체 배리어 물질(31) 및 상기 제2 유전체 배리어 물질(40)은 실리콘 니트라이드, 실리콘 옥시니트라이드 및 실리콘 카바이드로 구성된 그룹으로부터 선택되고,
    상기 각각의 제1 및 제2 배리어 층들은 화학 증기 증착에 의해 증착되는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 개구(32)를 구리(Cu) 또는 구리 합금(60)으로 채우는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서,
    상기 제1 배리어 층(31)과 상기 하측 금속 피쳐(60)의 상부면 위에, 상기 제1 유전체 배리어 물질과 다른 제3 유전체 배리어 물질로 구성되는 제3 배리어 층(70)을 형성하는 단계와;
    상기 제3 배리어 층(70)위에 제2 유전체 층(71)을 형성하는 단계와;
    상기 제2 유전체 층(73)위에, 제4 유전체 배리어 물질로 구성되는 제4 배리어 층(72)을 형성하는 단계와;
    상기 제4 배리어 층(72)위에 제3 유전체 층(73)을 형성하는 단계와;
    상기 제3 유전체 층(73)위에 제5 유전체 배리어 물질로 구성되는 제5 배리어층(74)을 형성하는 단계와;
    상기 제2 유전체 층(71)의 측면(71A) 및 적어도 일부분의 상기 하측 금속 피쳐(60)의 상부면 상의 바닥부에 의해 경계가 정해지는 하측 비아 홀(75)과 통하여, 상기 제3 유전체 층(73)의 측면(73A)에 의해 경계가 정해지는 상부 트렌치부(76)를 포함하는 듀얼 다마신 개구를 형성하도록 에칭하는 단계와;
    상기 제3 유전체 층(73)을 덮는 상기 제5 배리어 층(74)과, 상기 트렌치(76)의 경계를 이루는 상기 제3 유전체 층의 측면(73A)과, 상기 비아 홀(75)의 경계를 이루는 상기 제2 유전체 층(71)의 측면(71A)과, 상기 트렌치(76)와 상기 비아 홀(75)사이의 상기 제4 배리어 층(72)의 일부분과 그리고 상기 비아 홀의 바닥부 위에, 상기 제1(31), 제4(72) 및 제5(74) 유전 물질과 다른 제6 유전체 배리어 물질로 구성된 제 6 배리어 층(80)을 형성하는 단계와;
    상기 제5 배리어 층이 끝나는 곳까지, 상기 제5 배리어 층으로부터 상기 제6 배리어 층을 제거하고, 상기 제4 배리어 층이 끝나는 곳까지 상기 제4 배리어 층으로부터 상기 제6 배리어 층을 제거하고, 그리고 상기 비아 홀의 바닥부의 제6 배리어 층을 제거하여, 상기 트렌치의 경계를 이루는 상기 제3 유전체 층(73)의 측면(73A)과 상기 비아 홀(75)의 경계를 이루는 상기 제2 유전체 층(71)의 측면(71A)위에 라이너(91, 90)로서 제6 배리어 층의 부분이 남도록 에칭하는 단계와; 그리고
    하층 금속 비아(100A)에 연결되는 금속 라인(100B)을 형성하도록 금속으로 상기 듀얼 다마신 개구를 채우는 단계를 포함하는 방법.
  5. 제 4항에 있어서,
    전기적으로 하측 금속 피쳐(60)와 접속된 구리 또는 구리 비아(100A)에 연결되는 구리 또는 구리 합금 라인(100B)을 형성하도록, 구리 또는 구리 합금(10C)으로 상기 듀얼 다마신 개구를 채우는 것을 특징으로 하는 방법.
  6. 제 4항에 있어서,
    상기 제6 배리어 층(74)의 상부면과 상기 금속 라인(100B)의 상부면 위에, 상기 제7 유전체 배리어 금속을 포함하는 제7 배리어 층(101)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제1 유전체 배리어 물질로 이루어진 제1 배리어 층(31)을 그 위에 가지는 제1 유전체 층(30)의 측면(30A)에 의해 경계가 정해지는 개구에 형성된, 구리 또는 구리 합금으로 이루어진 하측 금속 피쳐(60)와;
    상기 하측 금속 피쳐(60)와 상기 제1 유전체 층(30)의 사이에 있는 상기 제1 유전체 층의 측면(30A) 위의, 상기 제1 유전체 배리어 물질(31)과 다른 제2 유전체 배리어 물질로 이루어진 제1 배리어 라이너(50)를 포함하고,
    상기 제1 배리어 라이너(50)는 상기 제1 유전체 층(30)의 상부면보다 아래의 길이까지 연장되는 상부면을 가지는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7항에 있어서,
    상기 제1 유전체 층(30)을 덮는 상기 제1 배리어 층(31)위에, 상기 제1 유전체 배리어 물질과 다른 제3 유전체 배리어 물질로 이루어진 제2 배리어 층(70)과; 그리고
    상기 하측 금속 피쳐(60)위에 형성되어 이에 전기적으로 접속되는 듀얼 다마신 구조를 더 포함하고, 상기 듀얼 다마신 구조는:
    상기 제2 배리어 층(70)위의 제2 유전체 층(71)과;
    상기 제2 유전체 층(71)위의 제4 유전체 배리어 물질로 이루어진 제3 배리어 층(72)과;
    상기 제3 배리어 층(72)위의 제3 유전체 층(73)과;
    상기 제3 유전체 층(73)위의 제5 유전체 배리어 층 물질로 이루어진 제4 배리어 층(74)과;
    상기 제2 유전체 층(71)의 측면(71A)과 상기 하측 금속 피쳐(60)의 적어도 일부의 상부면에 의해 경계가 정해지는 비아 홀(75)과 접속되는, 상기 제3 유전체 층(73)의 측면(73A)에 의해 경계가 정해지는 트렌치(76)로 이루어진 듀얼 다마신 개구와;
    상기 비아 홀(75)의 경계를 이루는 상기 제2 유전체 층(71)과 상기 트렌치(76)의 경계를 이루는 상기 제3 유전체 층(73)의 측면(73A)위의, 제1, 제4 및 제5 유전체 배리어 물질과 다른 제6 유전체 배리어 물질로 이루어진 제2 배리어 라이너(90, 91)와; 그리고
    듀얼 다마신 개구를 채워서, 상기 하측 금속 피쳐(60)에 전기적으로 접속되는 상기 제2 유전체 층(71)의 비아(100A)에 접속되는 상기 제3 유전체층(73)의 구리 또는 구리 합금 라인을 이루는 구리 또는 구리 합금(100)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 8항에 있어서,
    상기 제2 유전체 층(71)의 측면(71A)위의 상기 제2 배리어 라이너의 상부면이 상기 제3 배리어 층(72)의 상부면보다 아래의 길이까지 연장되고; 그리고
    상기 제3 유전체 층(73)의 측면(73A)위의 상기 제2 배리어 라이너(91)의 상부면이 상기 제4 배리어 층(74)의 상부면보다 아래의 길이까지 연장되는 것을 특징으로 하는 반도체 디바이스.
  10. 제 8항에 있어서,
    상기 제1(30), 제2(50), 제3(70), 제4(72), 제5(74) 및 제6(90, 91) 유전체 배리어 물질들은 실리콘 니트라이드, 실리콘 카바이드 및 실리콘 옥시니트라이드로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체 디바이스.
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