CN118016642A - 半导体结构和形成半导体结构的方法 - Google Patents

半导体结构和形成半导体结构的方法 Download PDF

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CN118016642A CN202410070574.XA CN202410070574A CN118016642A CN 118016642 A CN118016642 A CN 118016642A CN 202410070574 A CN202410070574 A CN 202410070574A CN 118016642 A CN118016642 A CN 118016642A
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庄学理
吴伟成
蔡智鹏
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Abstract

本公开的各种实施例提供了半导体结构，该半导体结构包括：衬底；互连结构，位于衬底上方，并且互连结构包括位于互连结构顶部处的互连焊盘；覆盖层，位于互连焊盘上方；蚀刻停止层，位于覆盖层上方；以及接合结构，位于互连结构上方，并且接合结构包括接合焊盘和接合接触件，其中，接合接触件从接合焊盘延伸穿过蚀刻停止层和覆盖层至互连焊盘；其中，覆盖层的硬度小于蚀刻停止层的硬度。本发明的实施例还提供了形成半导体结构的方法。

Description

半导体结构和形成半导体结构的方法
技术领域
本发明的实施例涉及半导体结构和形成半导体结构的方法。
背景技术
晶圆验收测试(WAT)是在半导体制造期间对晶圆的集成电路(IC)管芯进行测试的工艺。WAT通常在后端线(BEOL)处理之后、并且在将晶圆进行切割以将IC管芯彼此分隔开之前实施。在WAT期间，将电路探针放置在IC管芯的WAT焊盘上。然后使用电路探针将电测试图案施加至IC管芯、并且测量对电测试图案的响应，以确保正确工作。
发明内容
本发明的一些实施例提供了一种半导体结构，该半导体结构包括：衬底；互连结构，位于衬底上方，并且互连结构包括位于互连结构顶部处的互连焊盘；覆盖层，位于互连焊盘上方；蚀刻停止层，位于覆盖层上方；以及接合结构，位于互连结构上方，并且接合结构包括接合焊盘和接合接触件，其中，接合接触件从接合焊盘延伸穿过蚀刻停止层和覆盖层至互连焊盘；其中，覆盖层的硬度小于蚀刻停止层的硬度。
本发明的另一些实施例提供了一种半导体结构，该半导体结构包括：第一集成电路管芯；以及第二集成电路管芯，在接合界面处接合至第一集成电路管芯；其中，第一集成电路管芯包括互连焊盘、在接合界面处的接合焊盘、从接合焊盘延伸至互连焊盘的表面的接合接触件、以及覆盖接合接触件周围的互连焊盘的表面的覆盖层，以及其中，覆盖层是包括碳的介电层。
本发明的又一些实施例提供了一种形成半导体结构的方法，该方法包括：在衬底上形成半导体器件；在衬底上方形成互连结构，其中，互连结构包括暴露在互连结构的顶部处并且电耦接至半导体器件的互连焊盘；沉积覆盖互连焊盘的覆盖层；推动探针穿过覆盖层至互连焊盘；通过探针和互连焊盘对半导体器件实施测试；以及在测试的实施之后，在互连焊盘上方形成接合结构，并且接合结构电耦接至互连焊盘。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据本公开的方面的包括用于防止焊盘氧化的覆盖层的集成电路(IC)管芯的一些实施例的截面图；
图2A至图2C示出了图1A和图1B的IC管芯的一些可替代的实施例的截面图；
图3示出了图1A和图1B的IC管芯的一些更详细的实施例的截面图；
图4示出了图3的IC管芯的一些可替代的实施例的截面图；
图5示出了根据本公开的方面的包括用于防止焊盘氧化的覆盖层的三维(3D)IC的一些实施例的截面图；
图6示出了图5的3D IC的一些可替代的实施例的截面图；
图7示出了图5的3D IC的一些更详细的实施例的截面图；
图8A和图8B至图17示出了根据本公开的方面的用于形成包括用于防止焊盘氧化的覆盖层的3D IC的方法的一些实施例的一系列视图；
图18示出了图8A和图8B至图17的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制本公开。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
三维(3D)集成电路(IC)可以包括混合接合在一起的第一IC管芯和第二IC管芯。混合接合是包括金属对金属接合和电介质对电介质接合两者的接合。另外，3D IC可以通过晶圆上晶圆(WoW)制造来形成。WoW制造在晶圆层级处将第一IC管芯和第二IC管芯接合在一起。这样，第一晶圆(第一IC管芯横跨该第一晶圆重复)可以混合接合至第二晶圆(第二IC管芯横跨该第二晶圆重复)。
在第一IC管芯的制造期间，形成具有导电部件层的互连结构，包括暴露在互连结构顶部处的晶圆验收测试(WAT)焊盘。氮化硅覆盖层沉积在导电部件层的顶部上，以防止氧化。另外，通过光刻/蚀刻工艺，对氮化硅覆盖层进行图案化，以形成暴露WAT焊盘的焊盘开口。通过焊盘开口将探针施加至WAT焊盘，并且通过WAT焊盘，对第一IC管芯实施WAT。在WAT之后，在互连结构上形成接合结构，并且通过接合结构，将第一IC管芯混合接合至第二IC管芯。
焊盘开口允许探针到达WAT焊盘，而不必推动其穿过氮化硅覆盖层。氮化硅很硬，从而试图推动探针穿过氮化硅覆盖层至WAT焊盘，可能会损坏探针。然而，焊盘开口暴露出WAT焊盘，并且因此使WAT焊盘遭受氧化。WAT焊盘顶部上的氧化物增加了WAT焊盘和探针之间电耦接不良的可能性，并且因此增加了不通过WAT的可能性。另外，用以形成焊盘开口的光刻/蚀刻工艺是昂贵的，并且可能导致损伤WAT焊盘和/或焊盘开口下面的半导体器件。这种损伤可能例如是由蚀刻期间的离子轰击导致的。
由于对WAT焊盘造成损伤，以及由于焊盘开口，使得在WAT焊盘处的地形变化很大。这样，用以形成接合结构的蚀刻和沉积是不均匀的。这种不均匀性导致形成具有不均匀底部轮廓的接合结构。另外，接合结构的扩散阻挡层可能形成为具有不均匀的厚度。不均匀性降低了接合结构在例如电阻-电容(RC)延迟、电迁移等方面的电性能。这样，3D IC的制造良率可能会降低。
本公开的各种实施例涉及包括用于防止焊盘氧化的增强覆盖层的IC管芯，以及用于形成该IC管芯的方法。在一些实施例中，在互连结构顶部处的互连焊盘位于衬底上方，并且接合结构位于互连焊盘的表面上方，并且从互连焊盘的表面延伸。接合结构可以例如包括接合焊盘，和从互连焊盘的表面延伸至接合焊盘的接合接触件。覆盖层和蚀刻停止层位于接合结构周围的表面上方。另外，覆盖层将蚀刻停止层与互连焊盘分隔开，并且覆盖层是软质的。软质可以例如是指硬度小于氮化硅的硬度，和/或硬度小于蚀刻停止层的硬度。
在IC管芯的制造期间，互连焊盘的表面暴露出来，从而沉积覆盖层来防止互连焊盘氧化。推动探针穿过覆盖层到达互连焊盘，并且通过互连焊盘对IC管芯实施测试(例如，WAT等)。在测试之后，形成蚀刻停止层和接合结构。在一些实施例中，然后通过接合结构将IC管芯接合(例如，混合接合等)至另一个IC管芯。
由于覆盖层是软质的，因此可以推动探针穿过覆盖层而不会损伤探针。这样，可以不在覆盖层中形成焊盘开口以暴露用于测试的互连焊盘。由于互连焊盘在测试期间没有暴露，因此互连焊盘不会遭受氧化，并且互连焊盘和探针之间的电耦接是良好的。另外，由于没有形成焊盘开口，因此节省了光刻/蚀刻工艺的成本，并且不会对互连焊盘和互连焊盘下面的其他结构(例如，半导体器件等)产生蚀刻损伤。
由于没有对互连焊盘产生蚀刻损伤，并且由于在互连焊盘处没有焊盘开口，因此在形成接合结构时，在互连焊盘处的地形变化很低。由于低的地形变化，用以形成接合结构的蚀刻和沉积具有高的均匀性。例如，接合结构的阻挡层可以具有高度均匀的厚度。高均匀性使得接合结构在例如RC延迟、电迁移等方面具有良好的电性能。这样，3D IC的制造良率可以很高。
参考图1A和图1B，提供了根据本公开的方面的包括覆盖层102的IC管芯的一些实施例的各种截面图100A、截面图100B。图1B对应于截面图100B，而图1A对应于图1B方框A中的放大截面图100A。也可以将IC管芯称为半导体结构、IC芯片等。
互连焊盘104位于在互连结构110顶部处的覆盖层102的下方，并且形成互连部件层。另外，互连焊盘104分别地和电地耦接至半导体器件112，半导体器件112位于衬底114上的互连结构110的下方。互连焊盘104包括测试互连焊盘104t，并且半导体器件112包括电耦接至测试互连焊盘104t的测试半导体器件112t。
蚀刻停止层106和接合介电结构108位于覆盖层102上方。接合介电结构108位于蚀刻停止层106上方，并且蚀刻停止层106、覆盖层102、和接合介电结构108容纳独立于互连焊盘104、并且分别位于互连焊盘104上的接合结构116。接合结构116包括位于测试互连焊盘104t顶部上的测试接合结构116t。
与互连焊盘104相比，覆盖层102具有与氧较低的反应性(例如，依赖更多的反应能量)，并且覆盖层102被配置成在IC管芯的制造期间阻挡氧到达互连焊盘104。另外，覆盖层102具有小的硬度(例如，是软质的)。小的硬度可以例如是硬度小于氮化硅(例如，Si3N4)等的硬度，和/或小于蚀刻停止层106的硬度。另外，小的硬度可以例如是硬度小于约9.0、约8.5、或者莫氏硬度表上的一些其他合适值。
在IC管芯的制造期间，测试半导体器件112t可以进行测试。例如，可以在形成覆盖层102之后实施测试，从而不会使在互连结构110顶部处的互连部件遭受氧化。测试可以在测试互连焊盘104t上布置探针。另外，测试可以通过测试互连焊盘104t将电测试图案施加至测试半导体器件112t，并且可以通过测试互连焊盘104t监控对电测试图案的响应。测试可以例如是或者包括WAT和/或等等。
由于覆盖层102是软质的，因此可以推动探针穿过覆盖层102到达测试互连焊盘104t，而不会损坏探针。这样，在测试之前，可以不在覆盖层102中形成用以暴露测试互连焊盘104t的焊盘开口。由于没有形成焊盘开口，因此在测试期间，没有暴露测试互连焊盘104t。因此，测试互连焊盘104t不会遭受氧化，这可以增强测试互连焊盘104t和探针之间的电耦接。另外，由于没有形成焊盘开口，因此节省了用以形成焊盘开口的光刻/蚀刻工艺的成本，并且不会对测试互连焊盘104t和测试互连焊盘104t下方的结构(例如，测试半导体器件112t)产生蚀刻损伤(例如，等离子体损伤)。
由于不会对测试互连焊盘104t产生蚀刻损伤，并且由于在测试互连焊盘104t处没有焊盘开口，因此接合介电结构108在测试互连焊盘104t处形成为具有低的地形变化。结果，用以形成测试接合结构116t的图案化和沉积工艺更加均匀。均匀性获得例如在RC延迟、电迁移等方面的良好电性能。因此，3D IC的制造良率可以很高。
在一些实施例中，在测试是WAT的情况下，也可以将测试半导体器件112t称为WAT半导体器件112t。另外，也可以将测试互连焊盘104t和测试接合结构116t分别称为WAT焊盘104t和WAT接合结构116t。
在一些实施例中，覆盖层102是或者包括碳氮化硅(例如，SiCN)等，和/或蚀刻停止层106是或者包括氮化硅(例如，SiN)等。将碳添加至氮化硅中会降低硬度，因此碳氮化硅比没有任何碳的氮化硅具有更低的硬度(例如，更软质)。在一些实施例中，覆盖层102是或者包括SiCxN1-x，其中x对应于碳和氮原子的百分比，并且小于1(例如100％)。因此，随着覆盖层102中碳原子数增加，覆盖层102中的氮原子数减少。在一些实施例中，x大于约60％、70％、80％、或者一些其他合适的值。在覆盖层102是或者包括碳氮化硅的一些实施例中，覆盖层102中氮的原子百分比小于约40、约30、或者一些其他合适的值，和/或为约1-20、约20-40、或者一些其他适合的值。
在一些实施例中，覆盖层102是或者包括碳化硅(例如，SiC)等，和/或蚀刻停止层106是或者包括氮化硅(例如，SiN)等。在覆盖层102是或者包括碳化硅的一些实施例中，覆盖层102中碳的原子百分比为约40％-60％、约40％-50％、约50％-60％、或者一些其他合适的百分比。
在一些实施例中，覆盖层102是包括碳的介电层。例如，覆盖层102可以是或者包括碳氮化硅层。碳氮化硅层的碳氮化硅可以例如如上所述。作为另一个示例，覆盖层102可以是或者包括碳化硅层。碳化硅层的碳化硅可以例如如上所述。作为另一个示例，覆盖层102可以包括碳氮化硅层和碳化硅层两者。
在一些实施例中，覆盖层102是非晶的。例如，覆盖层102可以是或者包括非晶碳氮化硅、非晶碳化硅等。非晶态降低了覆盖层102的硬度，并且因此使测试探针在测试期间更好地穿透覆盖层102而不会受到损坏。在一些实施例中(例如，当覆盖层102是非晶碳氮化硅、非晶碳化硅等时)，覆盖层102在高温下，诸如例如1100摄氏度或者更高的温度下，是稳定的(例如，保持非晶态)。
在一些实施例中，覆盖层102的厚度Tc为约75埃-200埃、约75埃-137.5埃、约137.5埃-200埃、或者一些其他合适的值。如果覆盖层102的厚度Tc太小(例如，小于约75埃)，则厚度Tc的均匀性可能较差。另外，覆盖层102可能不能防止氧气到达互连焊盘104并且氧化互连焊盘104。如果厚度太大(例如，大于约200埃)，则可能不能在不没有损坏的情况下推动用于测试的探针穿过覆盖层102。另外，覆盖层102可能对下面施加大量的应力，从而增加分层、破裂、和弯曲的风险。
继续参考图1A和图1B，接合结构116包括独立的接合焊盘118和独立的接合接触件120。接合焊盘118位于接合介电结构108的顶部处，并且凹进至接合介电结构108中。另外，接合焊盘118所具有的顶面与接合介电结构108的顶面齐平。接合接触件120分别从接合焊盘118分别延伸至互连焊盘104。另外，接合接触件120分别延伸穿过蚀刻停止层106和覆盖层102到达互连焊盘104。
接合结构116可以例如对应于混合接合结构，以促进IC管芯至另一个IC管芯的混合接合，以形成3D IC。混合接合是包括金属对金属接合和电介质对电介质接合两者的接合。金属对金属接合将对应于接合焊盘118，而电介质对电介质接合将对应于接合介电结构108。
接合结构116还包括独立的接合插塞122和独立的接合阻挡层124。接合插塞122分别与接合阻挡层124配对，并且每一对形成对应的接合焊盘和对应的接合接触件。在可替代的实施例中，与接合接触件120一样，接合焊盘118由单独的接合插塞和接合阻挡层形成，。另外，在可替代的实施例中，省略接合阻挡层124。接合阻挡层124位于接合插塞122的相对应的接合插塞的侧壁和底面上(例如，衬垫在接合插塞122的相对应的接合插塞的侧壁和底面上)，并且被配置成防止导电材料从接合插塞122向外扩散。
由于用以形成测试接合结构116t的图案化和沉积工艺如上所述的更加均匀，因此测试接合结构116t具有类似于其他接合结构的良好控制的底部轮廓。另外，测试接合结构116t的接合阻挡层124所具有的厚度Tb具有高均匀性。总的来说，这使得测试接合结构116t在例如RC延迟、电迁移等方面的性能得以改进，并且可以例如提高制造良率。
在一些实施例中，接合插塞122是或者包括铜和/或一些其他合适的导电材料。在一些实施例中，接合阻挡层124是或者包括钽、氮化钽、一些其他合适的导电材料、或者前述的任何组合。在一些实施例中，接合焊盘118和接合接触件120是或者包括铜、钽、氮化钽、一些其他合适的导电材料、或者前述的任何组合。
在一些实施例中，蚀刻停止层106是或者包括氮化硅和/或一些其他合适的介电材料。在可替代的实施例中，省略蚀刻停止层106。在一些实施例中，接合介电结构108是或者包括氧化硅、氮氧化硅、氮化硅、一些其他合适的介电材料、或者前述的任何组合。在一些实施例中，接合介电结构108是或者包括堆叠在蚀刻停止层106上方的多个介电层。
互连结构110包括堆叠在互连介电结构126中的多个互连部件，以形成来自半导体器件112的导电路径。多个互连部件包括互连焊盘104、互连导线128、和互连通孔130。将互连通孔130分组为通孔层，而将互连焊盘104和互连导线128分组为与通孔层交替堆叠的导线/焊盘层。另外，也可以将通孔层中最靠近衬底114的通孔称为互连接触件。
在一些实施例中，互连部件是或者包括铜、钽、氮化钽、钨、一些其他合适的导电材料、或者前述的任何组合。在一些实施例中，互连介电结构126是或者包括氧化硅、氮氧化硅、碳化硅、氮化硅、一些其他合适的介电材料、或者前述的任何组合。在一些实施例中，互连介电结构126是或者包括多个介电层。
半导体器件112位于互连结构110下方，并且电耦接至互连结构110，互连结构110将半导体器件112电耦接至互连焊盘104。另外，半导体器件112位于衬底114上方，并且在一些实施例中，半导体器件112部分地由衬底114形成。半导体器件112可以例如是或者包括深沟槽电容器(DTC)、金属氧化物半导体场效应晶体管(MOSFET)等。
在一些实施例中，衬底114是体半导体衬底。例如，衬底114可以是单晶硅等的体衬底。在其他实施例中，衬底114是绝缘体上半导体(SOI)衬底或者一些其他合适类型的半导体衬底。
参考图2A至图2C，提供了图1A和图1B的IC管芯的一些可替代的实施例的截面图200A至截面图200C，其中接合结构116是变化的。虽然示出了接合结构116的某些可替代的方案，但是在可替代的实施例中，其他合适的可替代方案是可接受的。
在图2A中，省略了接合阻挡层124，从而接合结构116与接合插塞122相同。另外，接合结构116位于接合介电结构108的顶面上方，并且具有平坦的顶面。在一些实施例中，接合结构116是或者包括铝和/或一些其他合适的导电材料。
在图2B中，省略了接合阻挡层124，并且接合结构116位于如图2A所示的接合介电结构108的顶面上方。与图2A相比，接合结构116的顶面是凹进的。另外，钝化层202位于接合结构116上方，并且形成暴露接合结构116的焊盘开口204。
在图2C中，省略了接合阻挡层124，并且接合结构116每个都包括多个(例如，两个)接合接触件120。另外，接合结构116的顶面在接合接触件120正上方凹进，并且钝化层202位于接合结构116上方，并且形成暴露接合结构116的焊盘开口204。
参考图3，提供了图1A和图1B的IC管芯的一些更详细的实施例的截面图300，其中更详细地显示了接合介电结构108和互连结构110的互连部件(例如，互连焊盘104)。
接合介电结构108包括第一钝化层302、第二蚀刻停止层304、第二钝化层306、和接合介电层308。第一钝化层302位于蚀刻停止层106上方，第二蚀刻停止层304位于第一钝化层302上方，第二钝化层306位于第二蚀刻停止层304上方，并且接合介电层308位于第二钝化层306上方。
第二蚀刻停止层304被配置成在进行蚀刻以形成用于接合焊盘118的开口的时候使用的蚀刻停止层。相比之下，蚀刻停止层106被配置成在进行蚀刻以形成接合接触件120的时候使用的蚀刻停止层。第二蚀刻停止层304可以例如是或者包括与蚀刻停止层106相同的介电材料，和/或可以例如是或者包括氮化硅和/或一些其他合适的电介质。另外，第二蚀刻停止层304可以例如具有比覆盖层102更大的硬度，和/或可以例如具有与蚀刻停止层106相同的硬度。也可以将蚀刻停止层106称为第一蚀刻停止层106。
接合介电层308位于接合结构116的顶部处。另外，接合介电层308的顶面与接合焊盘118的顶面齐平，并且因此与接合结构116的顶面齐平。接合介电层308可以例如是或者包括氮氧化硅和/或一些其他合适的电介质。
第一钝化层302和第二钝化层306分别将第二蚀刻停止层304与蚀刻停止层106和接合介电层308分隔开。另外，第一钝化层302和第二钝化层306是与蚀刻停止层106、第二蚀刻停止层304、和接合介电层308不同的介电材料。第一钝化层302和第二钝化层306可以例如是或者包括氧化硅和/或一些其他合适的电介质。
互连结构110包括多个互连部件，包括互连焊盘104、互连导线128、和互连通孔130。类似于接合焊盘118和接合接触件120，互连部件由互连插塞310和互连阻挡层312形成。互连插塞310分别与互连阻挡层312配对，并且每一对形成至少一个对应的互连部件。在可替代的实施例中，省略互连阻挡层312。互连阻挡层312位于互连插塞310的对应的互连插塞的侧壁和底面上(例如，衬垫在互连插塞310的对应的互连插塞的侧壁和底面上)，并且被配置成防止导电材料从互连插塞310向外扩散。
在一些实施例中，互连插塞310是或者包括铜和/或一些其他合适的导电材料。在一些实施例中，互连阻挡层312是或者包括钽、氮化钽、一些其他合适的导电扩散阻挡材料、或者前述的任何组合。在一些实施例中，互连部件是或者包括铜、钽、氮化钽、一些其他合适的导电材料、或者前述的任何组合。
参考图4，提供了图3的IC管芯的一些可替代的实施例的截面图400，其中省略了蚀刻停止层106。在这样的实施例中，覆盖层102被配置成在进行蚀刻以形成接合接触件120的时候使用的蚀刻停止层。
参考图5，提供了根据本公开的方面的包括用于防止焊盘氧化的覆盖层102的3DIC的一些实施例的截面图500。也可以将3D IC更一般地称为半导体结构、3D IC管芯、3D IC芯片等。
第一IC管芯502和第二IC管芯504在接合界面506处彼此接合。第一IC管芯502和第二IC管芯504各自独立，如图3的IC管芯所示出和描述的那样。不过，第二IC管芯504具有不同数量的半导体器件112。另外，第二IC管芯504的互连结构110具有互连部件的不同布局。
第一IC管芯502和第二IC管芯504之间的接合界面506是混合接合界面。混合接合是包括金属对金属接合和电介质对电介质接合两者的接合。第一IC管芯502和第二IC管芯504的接合焊盘118在接合界面506处直接接触，并且第一IC管芯502和第二IC管芯504的接合介电结构108在接合界面506处直接接触。另外，第一IC管芯502的接合结构116对应于第二IC管芯504的接合结构116，并且与第二IC管芯504的接合结构116成镜像，因此可以认为混合接合是对称的。
参考图6，提供了图5的3D IC的一些可替代的实施例的截面图600，其中第一IC管芯502的接合结构116省略了接合焊盘118。另外，第一IC管芯502的接合介电结构108省略了第二蚀刻停止层304和第二钝化层306。结果，第一IC管芯502的接合结构116不与第二IC管芯504的接合结构116成镜像，因此可以认为混合接合是不对称的。
参考图7，提供了图5的3D IC的一些更详细的实施例的截面图700。第一IC管芯502的半导体器件112是DTC 702，并且凸出至第一IC管芯502的衬底114中。第二IC管芯504的半导体器件112是晶体管704，并且通过延伸至第二IC管芯504的衬底114中的沟槽隔离结构706而彼此分隔开。晶体管704可以例如是MOSFET、纳米片场效应晶体管(纳米片FET)、纳米线场效应晶体管(纳米线FET)、鳍式场效应晶体管(finFET)等。在可替代的实施例中，第一IC管芯502的半导体器件112是一些其他合适类型的半导体器件，和/或第二IC管芯504的半导体器件112是一些其他合适类型的半导体器件。
参考图8A和图8B至图17，提供了根据本公开的方面的形成包括用于防止焊盘氧化的覆盖层的3D IC的方法的一些实施例的一系列视图。3D IC可以例如对应于图7的3D IC或者一些其他合适的3D IC。
如图8A和图8B至图14所示出的，横跨晶圆114w以网格状图案重复形成第一IC管芯502。晶圆114w可以例如是半导体晶圆等，并且也可以例如将其称为第一晶圆、第一衬底等。图8B对应于顶部布局图800B，而图8A和图9至图14对应于沿着图8B中的线B的截面图800A、截面图900至截面图1400。
关注图8A，在晶圆114w中形成DTC 702。在可替代的实施例中，可以另外地或者可替代地形成其他合适类型的半导体器件。DTC 702包括测试DTC 702t和有源DTC 702a。
关注图9，互连结构110形成在DTC 702上方，并且电耦接至DTC 702。互连结构110包括堆叠在互连介电结构126中的多个互连部件，以形成来自DTC 702的导电路径。多个互连部件包括互连焊盘104、互连导线128、和互连通孔130。
互连部件由互连插塞310和互连阻挡层312形成。互连插塞310分别与互连阻挡层312配对，并且每一对形成至少一个对应的互连部件。在可替代的实施例中，省略互连阻挡层312。互连阻挡层312分别兜住互连插塞310的下侧，并且被配置成防止导电材料从互连插塞310向外扩散。
将互连通孔130分组为通孔层，将互连焊盘104和互连导线128分组为与通孔层交替堆叠的导线/焊盘层。互连焊盘104在互连结构110的顶部处独立于DTC 702，并且分别位于DTC 702上方。另外，互连焊盘104通过互连结构110的下面部分电耦接至DTC 702。互连焊盘104包括分别地和电地耦接至测试DTC 702t和有源DTC 702a的测试互连焊盘104t和有源互连焊盘104a。
互连结构110的形成以互连焊盘104的形成结束。互连焊盘104的形成包括：1)图案化互连介电结构126，以形成对应于互连焊盘104的开口；2)在开口中沉积导电层；以及3)对导电层实施平坦化，以去除开口外部的多余材料。图案化可以例如通过光刻/蚀刻工艺等来实施。平坦化可以例如通过化学机械抛光(CMP)等来实施。
关注图10，在互连介电结构126和互连焊盘104上方沉积覆盖层102。覆盖层102可以例如通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射、原子层沉积(ALD)、一些其他合适的沉积工艺等来沉积。
与互连焊盘104相比，覆盖层102具有与氧较低的反应性(例如，依赖更多的反应能量)，并且覆盖层102被配置成阻挡氧到达互连焊盘104。另外，覆盖层102具有小的硬度(例如，是软质的)。小的硬度可以例如是硬度小于氮化硅等的硬度。另外，小的硬度可以例如是硬度小于约9.0、约8.5、或者莫氏硬度表上的一些其他合适值。
在一些实施例中，覆盖层102是或者包括碳氮化硅(例如，SiCN)等。在一些实施例中，覆盖层102是或者包括SiCxN1-x，其中x对应于碳和氮的原子百分比，并且小于1。因此，随着覆盖层102中的碳原子数增加，覆盖层102中的氮原子数减少。在一些实施例中，x大于约60％、约70％、约80％、或者一些其他合适的值。在覆盖层102是或者包括碳氮化硅的一些实施例中，覆盖层102中氮的原子百分比小于约40、约30、或者一些其他合适的值，和/或，为约1-20、约20-40、或者一些其他适合的值。
在可替代的实施例中，覆盖层102是或者包括碳化硅(例如，SiC)等，和/或蚀刻停止层106是或者包括氮化硅(例如，SiN)等。在覆盖层102是或者包括碳化硅的一些实施例中，覆盖层102中碳的原子百分比为约40％-60％、约40％-50％、约50％-60％、或者一些其他合适的百分比。
在一些实施例中，覆盖层102是非晶的。例如，覆盖层102可以是或者包括非晶碳氮化硅、非晶碳化硅等。非晶态降低了覆盖层102的硬度。在一些实施例中(例如，当覆盖层102是非晶碳氮化硅、非晶碳化硅等时)，覆盖层102在高温下，诸如例如1100摄氏度或者更高的温度下，是稳定的(例如，保持非晶态)。
在一些实施例中，覆盖层102的厚度Tc为约75埃-200埃、约75埃-137.5埃、约137.5埃-200埃。如果覆盖层102的厚度Tc太小(例如，小于约75埃)，则厚度Tc的均匀性可能较差。另外，覆盖层102可能不能防止氧气到达互连焊盘104并且氧化互连焊盘104。如果厚度太大(例如，大于约200埃)，则可能不能在不没有损坏的情况下推动此后所使用的测试探针穿过覆盖层102。另外，覆盖层102可能对下面施加大量的应力，从而增加分层、破裂、和弯曲的风险。
关注图11，推动探针1102穿过覆盖层102至测试互连焊盘104t，从而形成穿过覆盖层102的探针开口1104，并且电耦接至测试互连焊盘104t。另外，通过测试互连焊盘104t对测试DTC 702t实施测试。虽然只示出了一个探针，但是更多或更少的探针是可接受的。与测试DTC 702t相比，有源DTC 702a不进行测试。可以认为测试DTC 702t的测试代表了有源DTC702a。
例如，可以在形成覆盖层102之后实施测试，以使互连结构110顶部处的互连部件不遭受氧化。另外，例如，可以在图8B所示的第一IC管芯502的独立实例上同时地或者顺序地实施测试。测试包括将电测试图案施加至测试DTC 702t，并且观察电响应。根据电响应是否与预期的电响应匹配，测试DTC 702t可能通过或者不能通过测试。在测试DTC 702t不能通过测试的情况下，第一IC管芯502可以进行返工。该测试可以例如是或者包括WAT等。
由于覆盖层102是软质的，因此可以推动探针穿过覆盖层102，而不会损坏探针。这样，可以不在覆盖层102中形成用以暴露测试互连焊盘104t的焊盘开口用于测试。由于测试互连焊盘104t在测试期间不暴露，因此测试互连焊盘104t不遭受氧化，并且测试互连焊盘104t与探针1102之间的电耦接是良好的。另外，由于没有形成焊盘开口，因此节省了光刻/蚀刻工艺的成本，并且不会对测试互连焊盘104t和测试DTC 702t产生蚀刻损伤(例如，等离子体引起的蚀刻损伤)。对测试DTC 702t的损伤可能例如会增加泄漏电流。
关注图12，在覆盖层102上方沉积第一蚀刻停止层106，并且第一蚀刻停止层106填充第一蚀刻停止层106中的探针开口1104。另外，在第一蚀刻停止层106上方形成接合介电结构108。在可替代的实施例中，可以将第一蚀刻停止层106视为接合介电结构108的一部分，和/或可以省略第一蚀刻停止层106。第一蚀刻停止层106可以例如是或者包括氮化硅和/或一些其他合适的介电材料。另外，第一蚀刻停止层106可以例如具有大于覆盖层102的硬度的硬度。
在一些实施例中，覆盖层102是或者包括碳氮化硅或者碳化硅，和/或蚀刻停止层106是或者包括氮化硅。不过，其他合适的材料是可接受的。将碳添加至氮化硅中会降低硬度，因此碳氮化硅比没有任何碳的氮化硅具有更低的硬度(例如，更软质)。
接合介电结构108包括第一钝化层302、第二蚀刻停止层304、第二钝化层306、和接合介电层308，并且通过顺序地沉积这些层而形成接合介电结构108。第一钝化层302位于蚀刻停止层106上方，第二蚀刻停止层304位于第一钝化层302上方，第二钝化层306位于第二蚀刻停止层304上方，并且接合介电层308位于第二钝化层306上方。第二蚀刻停止层304可以例如是或者包括与蚀刻停止层106相同的介电材料，和/或可以例如是或者包括氮化硅和/或一些其他合适的电介质。另外，第二蚀刻停止层304可以例如具有比覆盖层102更大的硬度，和/或可以例如具有与蚀刻停止层106相同的硬度。
由于覆盖层102是软质的，因此在图11的测试期间，没有在覆盖层102中形成用以暴露测试互连焊盘104t的焊盘开口，并且因此没有对测试互连焊盘104t产生蚀刻损伤。由于没有对测试互连焊盘104t产生蚀刻损伤，并且由于在测试互连焊盘104t处没有焊盘开口，因此在测试互连焊盘104t处，蚀刻停止层106和接合介电结构108以低的地形变化形成。例如，接合介电结构108的顶面可以是平坦的。另外，蚀刻停止层106和接合介电结构108的各个层可以具有基本上均匀的独立的厚度。虽然图11的探针1102在覆盖层102中形成探针开口1104，但是与焊盘开口相比，探针开口1102较小。因此，探针开口1104对地形变化几乎没有影响。
由于在有源互连焊盘104a处没有进行测试，并且由于在有源互连焊盘104a处没有焊盘开口，因此在有源互连焊盘104a处，蚀刻停止层106和接合介电结构108也以低的地形变化形成。结果，接合介电结构108的顶面可以是平坦的。另外，蚀刻停止层106和接合介电结构108的各个层可以具有基本上均匀的独立的厚度。
关注图13，对覆盖层102、蚀刻停止层106、和接合介电结构108进行图案化，以形成独立于互连焊盘104并且分别暴露互连焊盘104的开口1302。开口包括下部，其对应于正形成的接合接触件，并且还包括上部，其对应于正形成的接合焊盘。图案化可以例如通过光刻/蚀刻工艺或者一些其他合适的图案化工艺来实施。
在一些实施例中，用于形成开口1302的工艺包括实施第一光刻/蚀刻工艺，以形成延伸至互连焊盘104的开口1302，并且开口1302具有对应于正形成的接合接触件的独立宽度。第一光刻/蚀刻工艺的蚀刻可以例如使用蚀刻停止层106和覆盖层102作为蚀刻停止。在第一光刻/蚀刻工艺之后，用掩模材料(例如，光刻胶等)填充开口1302，并且实施第二光刻/蚀刻工艺，以加宽开口1302的顶部。该加宽将开口1302加宽至对应于正形成的接合焊盘的宽度。另外，第二光刻/蚀刻工艺的蚀刻可以例如使用第二蚀刻停止层304作为蚀刻停止。
由于在互连焊盘104处，包括在测试互连焊盘104t处，覆盖层102、蚀刻停止层106、和接合介电结构108具有低的地形变化，因此图案化得到良好的控制。由于图案化得到良好的控制，因此开口1302以均匀的、控制良好的蚀刻轮廓形成。另外，在图案化期间，互连焊盘104因蚀刻受到的损伤是最小的。
关注图14，在开口1302中分别形成独立于开口1302的接合结构116。接合结构116包括独立的接合焊盘118和独立的接合接触件120。接合焊盘118位于接合介电结构108的顶部处，并且凹进至接合介电结构108中。另外，接合焊盘118所具有的顶面与接合介电结构108的顶面齐平。接合接触件120分别从接合焊盘118分别延伸至互连焊盘104。
接合结构116还包括独立的接合插塞122和独立的接合阻挡层124。接合插塞122分别与接合阻挡层124配对，并且每一对形成对应的接合焊盘和对应的接合接触件。在可替代的实施例中，与接合接触件120一样，接合焊盘118由单独的接合插塞和接合阻挡层形成。另外，在可替代的实施例中，省略接合阻挡层124。接合阻挡层124位于接合插塞122的对应的接合插塞的侧壁和底面上(例如，衬垫在接合插塞122的对应的接合插塞的侧壁和底面上)，并且被配置成防止导电材料从接合插塞122向外扩散。
接合结构116可以例如通过以下方式形成：1)沉积衬在开口1302的阻挡层；2)在阻挡层上方沉积导电层填充开口1302；以及3)对阻挡层和导电层实施平坦化，使得这些层所具有的顶面与接合介电结构108的顶面齐平。平坦化可以例如通过CMP等来实施。
阻挡层对应于接合阻挡层124，并且被配置成阻挡导电层的材料向外扩散。阻挡层可以例如是或者包括钽、氮化钽、或者一些其他合适的阻挡材料。可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺、或者前述的任何组合，来沉积阻挡层。导电层对应于接合插塞122，并且可以例如是或者包括铜和/或一些其他合适的金属。可以例如通过化学镀、CVD、PVD、ALD、一些其他合适的沉积工艺、或者前述的任何组合，来沉积导电层。
由于开口1302形成有如上所述的均匀的、控制良好的蚀刻轮廓，并且由于如上所述对互连焊盘104的蚀刻损伤是最小的，因此接合阻挡层124的一致性(例如，厚度均匀性)较高。另外，导电层横跨开口1302以均匀的速率沉积(例如，通过镀敷工艺等)。总的来说，这使得接合结构116的性能得到改善。例如，来自接合插塞122的材料的电迁移可以较低，因为接合阻挡层124具有均匀的厚度而没有薄斑点。另外，由于接合阻挡层124和接合插塞122填充开口1302而没有间隙和其他缺陷，因此接合结构116上承载的信号的RC延迟可以较低。
如图15A和图15B所示，重复关于图8A和图8B至图14所描述的动作，以横跨另一个晶圆114w形成以网格状图案重复的第二IC管芯504。另一个晶圆114w可以例如是半导体晶圆等，并且也可以例如将其称为第二晶圆、第二衬底等。另外，第二IC管芯504与所描述的第一IC管芯502相同，不同之处在于，互连结构110具有不同的布局，并且DTC 702由通过沟槽隔离结构706彼此分隔开的晶体管704替代。在可替代的实施例中，第二IC管芯504可以是一些其他合适的IC管芯。图15B对应于顶部布局图1500B，而图15A对应于沿着图15B中的线C的截面图1500A。
如图16的截面图1600所示，第一IC管芯502在接合界面506处混合接合至第二IC管芯504，从而形成3D IC。混合接合是包括金属对金属接合和电介质对电介质接合两者的接合。金属对金属接合对应于第一IC管芯502的接合结构116与第二IC管芯504的接合结构116之间的接合。电介质对电介质接合对应于第一IC管芯502的接合介电结构108与第二IC管芯504的接合介电结构108之间的接合。
混合接合是在晶圆层级上实施的，因此可以将混合接合视为WoW混合接合。在可替代的实施例中，第一IC管芯502的晶圆114w和/或第二IC管芯504的晶圆114w在混合接合之前进行切割。如果只有一个晶圆进行切割，则可以将混合接合视为晶圆上管芯混合接合。另一方面，如果两个晶圆都进行切割，则可以将混合接合视为管芯上管芯混合接合。切割是对晶圆进行切割，以使晶圆上的IC管芯的每个实例与IC管芯的每个其他实例分隔开。
如图17的截面图1700所示，第一IC管芯502和第二IC管芯504的晶圆114w进行切割，以使3D IC的每个实例与3D IC的每个其他实例分隔开。另外，切割将第一IC管芯502和第二IC管芯504的晶圆114w分段成多个独立的衬底114。将第一IC管芯502的晶圆114w分段成独立于3D IC的多个衬底114，并且将第二IC管芯504的晶圆114w分段成独立于3DIC的多个衬底114。切割可以例如通过切割锯等来实施。
虽然图8A和图8B至图17是参考方法描述的，但是应该理解，这些图中所示的结构并不局限于该方法，而是可以独立于该方法存在。虽然将图8A和图8B至图17描述为一系列动作，但是应该理解，在其他实施例中，动作的顺序可以改变。虽然图8A和图8B至图17说明和描述为一组特定的动作，但是在其他实施例中，可以省略所说明和/或所描述的一些动作。另外，在其他实施例中，可以包括未示出和/或未描述的动作。
参考图18，提供了图8A和图8B至图17的方法的一些实施例的框图1800。
在动作1802处，横跨第一晶圆重复形成第一IC管芯。参见例如图8A和图8B至图14。形成第一IC管芯包括动作1802a至动作1802g。
在动作1802a处，在第一晶圆上形成半导体器件。参见例如图8A和图8B。
在动作1802b处，在半导体器件上方形成互连结构，其中，互连结构包括位于互连结构顶部处、并且电耦接至半导体器件的互连焊盘。参见例如图9。
在动作1802c处，在互连结构上方沉积覆盖层，其中，覆盖层被配置成阻挡互连焊盘的氧化，并且具有小的硬度。小的硬度可以例如是硬度小于氮化硅等的硬度，和/或可以例如是等于或者小于碳化硅、碳氮化硅等的硬度。参见例如图10。
在动作1802d处，通过互连焊盘在半导体器件上实施测试，其中，测试包括推动探针穿过覆盖层，以电耦接至互连焊盘。参见例如图11。
在动作1802e处，在覆盖层上方形成蚀刻停止层和接合介电结构，其中，蚀刻停止层比覆盖层具有更大的硬度。参见例如图12。
在动作1802f处，对覆盖层、蚀刻停止层、和接合介电结构进行图案化，以形成位于互连焊盘上方并且暴露互连焊盘的开口。参见例如图13。
在动作1802g处，在开口中形成接合结构，其中，接合结构包括接合焊盘，和从接合焊盘延伸至互连焊盘的接合接触件。参见例如图14。
在动作1804处，横跨第二晶圆重复形成第二IC管芯。参见例如图15A和图15B。第二IC管芯的形成可以例如包括在第二晶圆上重复动作1802a至动作1802g。
在动作1806处，在接合界面处，第一IC管芯混合接合至第二IC管芯，以形成3D IC，其中，混合接合包括金属对金属接合和电介质对电介质接合。参见例如图16。
在动作1808，对第一晶圆和第二晶圆进行切割，以将3D IC的实例彼此分隔开。参见例如图17。
虽然图18的框图1800在本文中说明和描述为一系列动作或者事件，但是应该理解，此类动作或者事件的说明顺序不应以限制性含义来解释。例如，一些动作可以以不同的顺序发生，和/或与除本文所说明和/或所描述的动作或者事件之外的其他动作或者事件同时发生。另外，并非要求所有所说明的动作都要实现本文所描述的一个或者多个方面或者实施例，并且本文所描述的动作中的一个或者多个可以在一个或者更多个单独的动作和/或阶段中执行。
在一些实施例中，本公开提供了一种半导体结构，包括：衬底；互连结构，位于衬底上方，并且包括位于互连结构顶部处的互连焊盘；覆盖层，位于互连焊盘上方；蚀刻停止层，位于覆盖层上方；以及接合结构，位于互连结构上方，并且包括接合焊盘和接合接触件，其中，接合接触件从接合焊盘延伸穿过蚀刻停止层和覆盖层至互连焊盘；其中，覆盖层的硬度小于蚀刻停止层的硬度。在一些实施例中，覆盖层是包括碳的介电层。在一些实施例中，覆盖层包括碳化硅层。在一些实施例中，覆盖层包括碳氮化硅层。在一些实施例中，覆盖层包括碳氮化硅，在碳氮化硅中，碳具有大于60％的非零原子百分比。在一些实施例中，覆盖层是非晶的。在一些实施例中，半导体结构还包括接合介电结构，位于蚀刻停止层上方，其中，接合焊盘凹进至接合介电结构的顶部中，并且接合焊盘具有与接合介电结构的顶面齐平的顶面。在一些实施例中，衬底、互连结构、覆盖层、蚀刻停止层、和接合结构形成第一IC管芯，其中，半导体结构包括通过接合结构接合至第一IC管芯的第二IC管芯。
在一些实施例中，本公开提供了另一种半导体结构，包括：第一IC管芯；以及第二IC管芯，在接合界面处接合至第一IC管芯；其中，第一IC管芯包括互连焊盘、在接合界面处的接合焊盘、从接合焊盘延伸至互连焊盘表面的接合接触件、以及覆盖接合接触件周围的互连焊盘的表面的覆盖层，并且其中，覆盖层是包括碳的介电层。在一些实施例中，覆盖层包括碳氮化硅层。在一些实施例中，覆盖层包括碳化硅层。在一些实施例中，覆盖层所具有的硬度小于氮化硅的硬度。在一些实施例中，覆盖层具有大于60％的非零原子百分比的碳。在一些实施例中，覆盖层直接接触互连焊盘的表面。在一些实施例中，第二IC管芯包括第二互连焊盘、位于接合界面处的第二接合焊盘、从第二接合焊盘延伸至第二互连焊盘的表面的第二接合接触件、以及直接位于第二互连焊盘表面上的第二覆盖层，其中，覆盖层和第二覆盖层是相同的材料。
在一些实施例中，本公开提供了一种形成半导体结构的方法，包括：在衬底上形成半导体器件；在衬底上方形成互连结构，其中，互连结构包括暴露在互连结构的顶部处并且电耦接至半导体器件的互连焊盘；沉积覆盖互连焊盘的覆盖层；推动探针穿过覆盖层至互连焊盘；通过探针和互连焊盘对半导体器件实施测试；以及在测试的实施之后，在互连焊盘上方形成接合结构，并且接合结构电耦接至互连焊盘。在一些实施例中，覆盖层包括碳化硅或者碳氮化硅。在一些实施例中，衬底、互连结构、和接合结构形成第一IC管芯，其中，该方法还包括通过接合结构将第一IC管芯接合至第二IC管芯。在一些实施例中，互连结构的形成包括：图案化介电层，以形成对应于互连焊盘的开口；在开口中沉积导电层；以及对导电层实施平坦化，以形成互连焊盘。在一些实施例中，该方法还包括：直接在覆盖层上沉积蚀刻停止层，并且蚀刻停止层具有比覆盖层更大的硬度，其中，接合结构形成为延伸穿过蚀刻停止层和覆盖层至互连焊盘。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体结构，包括：
衬底；
互连结构，位于所述衬底上方，并且所述互连结构包括位于所述互连结构顶部处的互连焊盘；
覆盖层，位于所述互连焊盘上方；
蚀刻停止层，位于所述覆盖层上方；以及
接合结构，位于所述互连结构上方，并且所述接合结构包括接合焊盘和接合接触件，其中，所述接合接触件从所述接合焊盘延伸穿过所述蚀刻停止层和所述覆盖层至所述互连焊盘；
其中，所述覆盖层的硬度小于所述蚀刻停止层的硬度。
2.根据权利要求1所述的半导体结构，其中，所述覆盖层是包括碳的介电层。
3.根据权利要求1所述的半导体结构，其中，所述覆盖层包括碳化硅层。
4.根据权利要求1所述的半导体结构，其中，所述覆盖层包括碳氮化硅层。
5.根据权利要求1所述的半导体结构，其中，所述覆盖层包括碳氮化硅，在所述碳氮化硅中，碳具有大于60％的非零原子百分比。
6.根据权利要求1所述的半导体结构，其中，所述覆盖层是非晶的。
7.根据权利要求1所述的半导体结构，还包括：
接合介电结构，位于所述蚀刻停止层上方，其中，所述接合焊盘凹进至所述接合介电结构的顶部中，并且所述接合焊盘具有与所述接合介电结构的顶面齐平的顶面。
8.根据权利要求1所述的半导体结构，其中，所述衬底、所述互连结构、所述覆盖层、所述蚀刻停止层、和所述接合结构形成第一集成电路管芯，并且其中，所述半导体结构包括：
第二集成电路管芯，通过所述接合结构接合至所述第一集成电路管芯。
9.一种半导体结构，包括：
第一集成电路管芯；以及
第二集成电路管芯，在接合界面处接合至所述第一集成电路管芯；
其中，所述第一集成电路管芯包括互连焊盘、在所述接合界面处的接合焊盘、从所述接合焊盘延伸至所述互连焊盘的表面的接合接触件、以及覆盖所述接合接触件周围的所述互连焊盘的所述表面的覆盖层，并且
其中，所述覆盖层是包括碳的介电层。
10.一种形成半导体结构的方法，包括：
在衬底上形成半导体器件；
在所述衬底上方形成互连结构，其中，所述互连结构包括暴露在所述互连结构的顶部处并且电耦接至所述半导体器件的互连焊盘；
沉积覆盖所述互连焊盘的覆盖层；
推动探针穿过所述覆盖层至所述互连焊盘；
通过所述探针和所述互连焊盘对所述半导体器件实施测试；以及
在所述测试的所述实施之后，在所述互连焊盘上方形成接合结构，并且所述接合结构电耦接至所述互连焊盘。
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