JPS5835952A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5835952A JPS5835952A JP56133959A JP13395981A JPS5835952A JP S5835952 A JPS5835952 A JP S5835952A JP 56133959 A JP56133959 A JP 56133959A JP 13395981 A JP13395981 A JP 13395981A JP S5835952 A JPS5835952 A JP S5835952A
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- Japan
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- frame
- integrated circuit
- chip
- semiconductor integrated
- leads
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置のパッケージ構造に関す
る。
る。
従来、この種の半導体集積回路のパッケージには、デュ
アルインラインパッケージやセラミックチップキャリア
などがある。しかし、近年における半導体集積回路の高
密度多機能化および高速化に伴なって、入出力端子数は
増加の一途をたどり、かつ半導体集積回路チップ１個当
シの電力が増大している。このため、上述の従来のパッ
ケージ構造では、半導体集積回路装置の性能を十分に発
揮することができないという欠点がある。すなわち、デ
ュアルインラインパッケージでは、入出力端子数を増加
させるためにはパッケージ自体が犬となるため、高密度
実装プ；不可ｎＣとなシ、かつ入出力端子までの接続線
長が長くなって回路の高速化を妨げる等の欠点がある。
アルインラインパッケージやセラミックチップキャリア
などがある。しかし、近年における半導体集積回路の高
密度多機能化および高速化に伴なって、入出力端子数は
増加の一途をたどり、かつ半導体集積回路チップ１個当
シの電力が増大している。このため、上述の従来のパッ
ケージ構造では、半導体集積回路装置の性能を十分に発
揮することができないという欠点がある。すなわち、デ
ュアルインラインパッケージでは、入出力端子数を増加
させるためにはパッケージ自体が犬となるため、高密度
実装プ；不可ｎＣとなシ、かつ入出力端子までの接続線
長が長くなって回路の高速化を妨げる等の欠点がある。
また、セラミックチップギヤリアでは、入出力端子数の
増力口によるパッケージの大きさの増大はデュアルイン
ラインパッケージよシ改善されるが、熱抵抗に関しては
、パッケージの形状に伴う限界が存在するため、半導体
集積回路を高信頼度で動作させるためには、消費電力が
１〜２Ｗ根度以下に制限されるという欠点がある。また
、上記のいずれの方式においても半導体集積回路チップ
と入出力層子との接続は、ワイヤボンデング法などによ
シ１本ずつ接続されるため、製造コストが高くなるとい
う欠点がある。
増力口によるパッケージの大きさの増大はデュアルイン
ラインパッケージよシ改善されるが、熱抵抗に関しては
、パッケージの形状に伴う限界が存在するため、半導体
集積回路を高信頼度で動作させるためには、消費電力が
１〜２Ｗ根度以下に制限されるという欠点がある。また
、上記のいずれの方式においても半導体集積回路チップ
と入出力層子との接続は、ワイヤボンデング法などによ
シ１本ずつ接続されるため、製造コストが高くなるとい
う欠点がある。
本発明の目的は、上述の従来の欠点を解決し、多熾子の
場合においても小型かつ高密度に形成し半導体集積回路
チップの性能を十分発揮できる半導体集積回路装置を提
供すること［６る。
場合においても小型かつ高密度に形成し半導体集積回路
チップの性能を十分発揮できる半導体集積回路装置を提
供すること［６る。
本発明の集積回路装置は、半導体集積回路チップと、該
チップを囲む絶縁材料からなる額縁状の枠と、載枠の周
辺部に固着され前記半導体集積回路チップの電極と接続
する複数のリードとを備えたことを特徴とする。
チップを囲む絶縁材料からなる額縁状の枠と、載枠の周
辺部に固着され前記半導体集積回路チップの電極と接続
する複数のリードとを備えたことを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図（ａ）Ｌｄ 、本発明の一実施例を示す斜視図で
あシ、同図（ｂ）はその横断面図である。すなわち、半
導体集積回路チップ１を絶縁材料からなる額縁状の枠２
で囲み、枠２の勢辺部に固着した複数のリード８により
て半導体集積回路チップ１の電極４に接続した構造であ
る。半導体集積回路チップ１は、複数のリード８の剛性
によって枠２に保持されている。上記枠２は、アルミナ
セラミックまたはプラスチック等の絶縁材料を使用する
。リード３は、例えば８６〜７０μｍ８１度の厚さの銅
箔を、わずかな酸素を含む窒素雰囲気中で１０７５゜±
５℃に加熱しながら前記枠２に接合したのち、エツチン
グ技術によりリードパターンを形成することによシ得ら
れる。枠２との接合は接着剤を用いても差支えない。ま
た８袈によりメッキを施しても良い。リードパターンを
先に形成して、それを枠に貼付してもよい。リードパタ
ーンはエツチング技術によシ一定のパターンに形成され
るから半導体集積回路チップの電極４と容易に位置合せ
することができる。リード８と電極４とを位置合せした
のち、熱圧着ボンディング法部によ択多数の端子を一括
して接続することができる。すなわち、従来のようにワ
イヤポンディング法で１本ずつ接続する必要がないから
、生産性が向上し、製造コストを低減できる効果がある
。上述とは逆に、フィルムキャリアを用いた半導体集積
回路装置のようなり−ドに半導体集積回路チップをボン
ディングしたものを枠２に取付けてもよい。
あシ、同図（ｂ）はその横断面図である。すなわち、半
導体集積回路チップ１を絶縁材料からなる額縁状の枠２
で囲み、枠２の勢辺部に固着した複数のリード８により
て半導体集積回路チップ１の電極４に接続した構造であ
る。半導体集積回路チップ１は、複数のリード８の剛性
によって枠２に保持されている。上記枠２は、アルミナ
セラミックまたはプラスチック等の絶縁材料を使用する
。リード３は、例えば８６〜７０μｍ８１度の厚さの銅
箔を、わずかな酸素を含む窒素雰囲気中で１０７５゜±
５℃に加熱しながら前記枠２に接合したのち、エツチン
グ技術によりリードパターンを形成することによシ得ら
れる。枠２との接合は接着剤を用いても差支えない。ま
た８袈によりメッキを施しても良い。リードパターンを
先に形成して、それを枠に貼付してもよい。リードパタ
ーンはエツチング技術によシ一定のパターンに形成され
るから半導体集積回路チップの電極４と容易に位置合せ
することができる。リード８と電極４とを位置合せした
のち、熱圧着ボンディング法部によ択多数の端子を一括
して接続することができる。すなわち、従来のようにワ
イヤポンディング法で１本ずつ接続する必要がないから
、生産性が向上し、製造コストを低減できる効果がある
。上述とは逆に、フィルムキャリアを用いた半導体集積
回路装置のようなり−ドに半導体集積回路チップをボン
ディングしたものを枠２に取付けてもよい。
本実施例では、リード８Ｆｉエツチング法によシ黴ｌｌ
ＡｌＩＣ形成でき、また、枠２の全周を使用しているか
ら、小型の粋に多数のリード端子を形成できる。従って
、リード線長が短くてすみ回路の高速化を妨げない。ま
た裏面にヒートシンクを取付けることが可能であるから
放熱性を向上することができる。
ＡｌＩＣ形成でき、また、枠２の全周を使用しているか
ら、小型の粋に多数のリード端子を形成できる。従って
、リード線長が短くてすみ回路の高速化を妨げない。ま
た裏面にヒートシンクを取付けることが可能であるから
放熱性を向上することができる。
第２図は、本発明の他の実施例を示し、（ａ）１６組立
前の斜視図、（ｂ）は断面図である。すなわち、半導体
集積回路チップ１を囲む枠２に段部を形成し、上段部に
半導体集積回路チップ１を保護するシール板６を取付け
られるようＫしている。そして、リード８Ｈ１枠２の下
段部に形成された電極２８と集積回路チップ１の電極４
とを接続する。枠２の図中上面周辺部に入出力端子２１
を設け、入出力膚子２１は導体２２によって電極２８と
接続されている。さらＫ、半導体集積回路チップ１の裏
側（図中下面）Ｋはヒートシンク６が直接取付けられて
いる。上述の枠は、セラミック枠にタングステンやモリ
ブデンなどの高耐熱金属を用いたペーストを印刷焼成す
ることＫより容易に製造可能である。シール板およびヒ
ートシンクの取付けは半田付けや溶接によって可能であ
る。この場合は、前述の効果に加えて、封止を行なうこ
とによシ取扱いが容易となシ、かつ信頼性も向上する利
点がおる。
前の斜視図、（ｂ）は断面図である。すなわち、半導体
集積回路チップ１を囲む枠２に段部を形成し、上段部に
半導体集積回路チップ１を保護するシール板６を取付け
られるようＫしている。そして、リード８Ｈ１枠２の下
段部に形成された電極２８と集積回路チップ１の電極４
とを接続する。枠２の図中上面周辺部に入出力端子２１
を設け、入出力膚子２１は導体２２によって電極２８と
接続されている。さらＫ、半導体集積回路チップ１の裏
側（図中下面）Ｋはヒートシンク６が直接取付けられて
いる。上述の枠は、セラミック枠にタングステンやモリ
ブデンなどの高耐熱金属を用いたペーストを印刷焼成す
ることＫより容易に製造可能である。シール板およびヒ
ートシンクの取付けは半田付けや溶接によって可能であ
る。この場合は、前述の効果に加えて、封止を行なうこ
とによシ取扱いが容易となシ、かつ信頼性も向上する利
点がおる。
以上のように、本発明においては、半導体集積回路チッ
プを絶縁性の額縁状の枠で囲み、載枠の周辺部に固着し
た多数のリード線によつて前記半導体集積回路チップの
電極と接続した構造としたから、小型で多端子に形成す
ることができ、リード線長が短くてよいから回路の高速
化が可能である。また裏面にヒートシンクを容易に取付
けることができるから許容電力を大きくすることが可能
である。
プを絶縁性の額縁状の枠で囲み、載枠の周辺部に固着し
た多数のリード線によつて前記半導体集積回路チップの
電極と接続した構造としたから、小型で多端子に形成す
ることができ、リード線長が短くてよいから回路の高速
化が可能である。また裏面にヒートシンクを容易に取付
けることができるから許容電力を大きくすることが可能
である。
第１図（＆）は本発明の一実施例を示す斜視図、同＠
（ｂ）はその断面図、第２図（＆）は本発明の他の実施
例を示す組立的の斜視図、同図中）はその組立後の断面
図である。 図において、１・・・半導体集積回路チップ、２・・・
枠、８・・・リード、４・・・半導体集積回路チップの
電極、６・・・シール板、６・・・ヒートシンク、２１
・・・入出力端子、２２・・・導体、２８・・・電極。 代理人 弁理士住田俊宗 第１図（ａ） 第１′ＩＡ（ｂ） 第２図（ａ） 第２図 （ｂ）
（ｂ）はその断面図、第２図（＆）は本発明の他の実施
例を示す組立的の斜視図、同図中）はその組立後の断面
図である。 図において、１・・・半導体集積回路チップ、２・・・
枠、８・・・リード、４・・・半導体集積回路チップの
電極、６・・・シール板、６・・・ヒートシンク、２１
・・・入出力端子、２２・・・導体、２８・・・電極。 代理人 弁理士住田俊宗 第１図（ａ） 第１′ＩＡ（ｂ） 第２図（ａ） 第２図 （ｂ）
Claims (2)
- （１） 半導体集積回路チップと、該チップを囲む絶
縁材料からなる額縁状の枠と、載枠の周辺部処固着され
前記半導体集積回路チップの電極と接続する複数のリー
ドとを備えたことを特徴とする半導体集積回路装置。 - （２） 特許請求の範囲第１項記載の半導体集積回路
装置において、＃ｉ記枠に段部を形成して前記複数のリ
ードは載枠の下段部に固着されかつ枠上ｒｋＪＫ形成さ
れた入出力端子と導体によって接続され、上記枠の上段
部にはシール板を載置し、前記半導体集積口□路チップ
の下面にはヒートシンクが接着されたことを特徴とする
もの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133959A JPS5835952A (ja) | 1981-08-28 | 1981-08-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133959A JPS5835952A (ja) | 1981-08-28 | 1981-08-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835952A true JPS5835952A (ja) | 1983-03-02 |
| JPS6236385B2 JPS6236385B2 (ja) | 1987-08-06 |
Family
ID=15117075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133959A Granted JPS5835952A (ja) | 1981-08-28 | 1981-08-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835952A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437042A (en) * | 1987-07-31 | 1989-02-07 | Ibiden Co Ltd | Substrate for carrying electronic component |
| WO2013069104A1 (ja) * | 2011-11-09 | 2013-05-16 | 三菱電機株式会社 | 回転電機 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4728441U (ja) * | 1971-04-14 | 1972-12-01 | ||
| JPS4957363A (ja) * | 1972-10-04 | 1974-06-04 | ||
| JPS5117667A (en) * | 1974-08-05 | 1976-02-12 | Matsushita Electric Ind Co Ltd | Handotaisochino seizohoho |
| JPS5341177A (en) * | 1976-09-28 | 1978-04-14 | Nec Corp | Mounting method of electronic parts |
| JPS54148377A (en) * | 1978-05-15 | 1979-11-20 | Ngk Spark Plug Co | Leadless package for attaching semiconductor chip |
| JPS5669897A (en) * | 1979-11-09 | 1981-06-11 | Nippon Electric Co | High density package structure |
-
1981
- 1981-08-28 JP JP56133959A patent/JPS5835952A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4728441U (ja) * | 1971-04-14 | 1972-12-01 | ||
| JPS4957363A (ja) * | 1972-10-04 | 1974-06-04 | ||
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| JPS5341177A (en) * | 1976-09-28 | 1978-04-14 | Nec Corp | Mounting method of electronic parts |
| JPS54148377A (en) * | 1978-05-15 | 1979-11-20 | Ngk Spark Plug Co | Leadless package for attaching semiconductor chip |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437042A (en) * | 1987-07-31 | 1989-02-07 | Ibiden Co Ltd | Substrate for carrying electronic component |
| JPH0529146B2 (ja) * | 1987-07-31 | 1993-04-28 | Ibiden Co Ltd | |
| WO2013069104A1 (ja) * | 2011-11-09 | 2013-05-16 | 三菱電機株式会社 | 回転電機 |
| CN103733484A (zh) * | 2011-11-09 | 2014-04-16 | 三菱电机株式会社 | 旋转电机 |
| JP5634618B2 (ja) * | 2011-11-09 | 2014-12-03 | 三菱電機株式会社 | 回転電機 |
| US9698646B2 (en) | 2011-11-09 | 2017-07-04 | Mitusubishi Electric Corporation | Rotating electrical machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236385B2 (ja) | 1987-08-06 |
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