JPH03145154A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03145154A JPH03145154A JP1283526A JP28352689A JPH03145154A JP H03145154 A JPH03145154 A JP H03145154A JP 1283526 A JP1283526 A JP 1283526A JP 28352689 A JP28352689 A JP 28352689A JP H03145154 A JPH03145154 A JP H03145154A
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- Japan
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- pads
- cell
- pad
- wiring
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
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-
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は半導体装置に関し、特にマスタースライス方式
によるＣＭＯＳ型大規模集積回路に関する。
によるＣＭＯＳ型大規模集積回路に関する。
［従来の技術］
従来の半導体装置では、Ｉ／Ｏセル列の両端は第４図に
示すようにコーナ一部であり、この部分にはパッド群及
び配線帯は存在しなかった。
示すようにコーナ一部であり、この部分にはパッド群及
び配線帯は存在しなかった。
４−１は入出力回路を構成するＩ／Ｏセル、４−２はパ
ッド、４−３は内部セル領域、４−４はリードであり、
Ｉ／Ｏセル列の両端のＩ／Ｏセルはリードと接続するた
めにＩ／Ｏセル列の中央付近で用いらるよりも長いワイ
ヤを用いていた。
ッド、４−３は内部セル領域、４−４はリードであり、
Ｉ／Ｏセル列の両端のＩ／Ｏセルはリードと接続するた
めにＩ／Ｏセル列の中央付近で用いらるよりも長いワイ
ヤを用いていた。
〔発明が解決しようとする課Ｉｌｌ
しかし従来の技術では、コーナ部付近のＩ／Ｏセルはリ
ードとパッドの位置が離れてしまうため、接続する場合
にポンデイグワイヤが長くなり、隣接するワイヤと接触
してしまう恐れがある、そのためパッドと接続すること
ができるリードは限定され、すべてのリードを十分に活
用することができなかった。
ードとパッドの位置が離れてしまうため、接続する場合
にポンデイグワイヤが長くなり、隣接するワイヤと接触
してしまう恐れがある、そのためパッドと接続すること
ができるリードは限定され、すべてのリードを十分に活
用することができなかった。
そこで本発明はこのような課題を解決するちのであり、
その目的とするところはパッドとリード間の接続自由度
を向上させ、リードを有効に利用できるようにするもの
である。
その目的とするところはパッドとリード間の接続自由度
を向上させ、リードを有効に利用できるようにするもの
である。
［課題を解決するための手段〕
本発明の半導体装置は、
ａ）内部セルが複数個配列されて内部セル領域をなし、
Ｉ／Ｏセルが複数個配列されてＩ／Ｏセル領域をなし、
配線層によりマクロセルが構成されるマスタースライス
方式の半導体装置において、 ｂ）前記Ｉ／Ｏセルは装置外部と電気的に接続するため
のパッドを有し、 Ｃ）前記Ｉ／Ｏセル列の両端にパッド群を有し、ｄ）前
記Ｉ／Ｏセルの有するパッドとパッド群は、パッドの下
層に、マスター行程において形成される配線帯を複数本
有し、 ｅ）前記配線帯は複数のＩ／Ｏセルのパッドとパッド群
に共有されることを特徴とする。
Ｉ／Ｏセルが複数個配列されてＩ／Ｏセル領域をなし、
配線層によりマクロセルが構成されるマスタースライス
方式の半導体装置において、 ｂ）前記Ｉ／Ｏセルは装置外部と電気的に接続するため
のパッドを有し、 Ｃ）前記Ｉ／Ｏセル列の両端にパッド群を有し、ｄ）前
記Ｉ／Ｏセルの有するパッドとパッド群は、パッドの下
層に、マスター行程において形成される配線帯を複数本
有し、 ｅ）前記配線帯は複数のＩ／Ｏセルのパッドとパッド群
に共有されることを特徴とする。
［実 施 例］
第１図は本発明のパッド群と配線帯の実施例の図′であ
る。１−１はＩ／Ｏセル列の両端に配置されたアルミニ
ウム等の配線層からなるパッド群、１−２は例えば多結
晶ポリシリコンからなり、マスター行程において形成さ
れる配線帯、ｌ−３は１−１と同じくアルミニウム等の
配線層からなるＩ／Ｏセルの持つパッド、ｌ−４は配線
帯と配線層とを接続するピアホール、１−５は入出力を
司るマクロセルが構成される入出力素子部である。
る。１−１はＩ／Ｏセル列の両端に配置されたアルミニ
ウム等の配線層からなるパッド群、１−２は例えば多結
晶ポリシリコンからなり、マスター行程において形成さ
れる配線帯、ｌ−３は１−１と同じくアルミニウム等の
配線層からなるＩ／Ｏセルの持つパッド、ｌ−４は配線
帯と配線層とを接続するピアホール、１−５は入出力を
司るマクロセルが構成される入出力素子部である。
パッド群は、図示されないコーナ一部においても、コー
ナーに近接する位置に配置される。
ナーに近接する位置に配置される。
第２図はコーナ一部の拡大図である。２−１．２はパッ
ド群内のパッド、２−３．４、はＩ／Ｏセルの持つパッ
ド、２−６．７は配線帯、２−８．９は配線帯と第−層
配線とを接続するコンタクトホール及び第−層配線と第
２層配線とを接続するピアホールである。２−１と２−
３及び２−２と２−４のパッドはそれぞれ２−６及び２
−７の配線帯によってコンタクトホール、ピアホールを
通じて電気的に接続されている。
ド群内のパッド、２−３．４、はＩ／Ｏセルの持つパッ
ド、２−６．７は配線帯、２−８．９は配線帯と第−層
配線とを接続するコンタクトホール及び第−層配線と第
２層配線とを接続するピアホールである。２−１と２−
３及び２−２と２−４のパッドはそれぞれ２−６及び２
−７の配線帯によってコンタクトホール、ピアホールを
通じて電気的に接続されている。
従って本発明ではリードとＩ／Ｏセルの位置関係がボン
ディングワイヤにより接続することが不可能な場合にお
いてち、配線帯を用いてパッドの位置を接続しやすい位
置に変更することにより、接続可能とすることができる
。
ディングワイヤにより接続することが不可能な場合にお
いてち、配線帯を用いてパッドの位置を接続しやすい位
置に変更することにより、接続可能とすることができる
。
第３図は配線帯を使用している場合のパッド部分の断面
図である。
図である。
この配線帯とパッドは常に接続されているわけではなく
、必要に応じてコンタクトホール及びピアホールを配置
することによって接続することができ、配線帯を複数本
配置しておくことによって複数のＩ／Ｏセルの入出力を
パッド群内の必要な位置に移動させることが可能となる
。
、必要に応じてコンタクトホール及びピアホールを配置
することによって接続することができ、配線帯を複数本
配置しておくことによって複数のＩ／Ｏセルの入出力を
パッド群内の必要な位置に移動させることが可能となる
。
尚、本発明のパッド群は、Ｉ／Ｏセル列の両端でなくと
もＩ／Ｏセルのパッドが形成されない位置に適宜配置す
る構成とすることだけで６同様に実施でき、Ｉ／Ｏセル
列の両端に配置することに限定されるわけではない。
もＩ／Ｏセルのパッドが形成されない位置に適宜配置す
る構成とすることだけで６同様に実施でき、Ｉ／Ｏセル
列の両端に配置することに限定されるわけではない。
［発明の効果］
以上に述べたように本発明によれば、パッド群とパッド
の下層に配線帯を配置しこれを用いることによってＩ／
Ｏセルの位置を変える事なくパッドの位置を変更するこ
とが可能となる。
の下層に配線帯を配置しこれを用いることによってＩ／
Ｏセルの位置を変える事なくパッドの位置を変更するこ
とが可能となる。
従って従来接続することが不可能であった位置関係にあ
るパッドとリードとを接続することができ、無駄なくリ
ードを利用することが可能となる。
るパッドとリードとを接続することができ、無駄なくリ
ードを利用することが可能となる。
また接続することが可能であったＩ／Ｏセルもよりボン
ディングワイヤの短い位置にパッドを移動させて接続す
ることができるためワイヤなかれによる隣接ワイヤとの
接触の恐れが軽減される。
ディングワイヤの短い位置にパッドを移動させて接続す
ることができるためワイヤなかれによる隣接ワイヤとの
接触の恐れが軽減される。
【図面の簡単な説明】
第１図は本発明による半導体装置のコーナ一部の図であ
る。 第２図は本発明による半導体装置のコーナ一部の拡大図
である。 第３図は第２層配線での配線帯使用時のパッド部分の断
面図である。 第４図は従来のコーナ一部の図である。 １−１ ・ １−２ ・ １−３ ・ １−４ ・ １−５ ・ ２−１． ２−３． ２−５． ２−７ ・ ２−８ ・ ３−１ ・ ３−２ ・ ３−３ ・ ３−４ ・ ３−５ ・ ３−６ ・ ・パッド群のパッド ・配線帯 ・Ｉ／Ｏセルのパッド ・ビア ・内部セル領域 ・パッド群のパッド ・Ｉ／６セルのパッド ・配線帯 ・コンタクト ・ビア ・配線帯 ・コンタクト ・第１層配線 ・ビア ・第２層配線 ・絶縁膜 ３−７ ・ ４−１ ・ ４−２ ・ ４−３ ・ ４−４ ・ ・基板 ・Ｉ／Ｏセル ・パッド ・内部セル領域 ・ボンデインクワイヤ 以
る。 第２図は本発明による半導体装置のコーナ一部の拡大図
である。 第３図は第２層配線での配線帯使用時のパッド部分の断
面図である。 第４図は従来のコーナ一部の図である。 １−１ ・ １−２ ・ １−３ ・ １−４ ・ １−５ ・ ２−１． ２−３． ２−５． ２−７ ・ ２−８ ・ ３−１ ・ ３−２ ・ ３−３ ・ ３−４ ・ ３−５ ・ ３−６ ・ ・パッド群のパッド ・配線帯 ・Ｉ／Ｏセルのパッド ・ビア ・内部セル領域 ・パッド群のパッド ・Ｉ／６セルのパッド ・配線帯 ・コンタクト ・ビア ・配線帯 ・コンタクト ・第１層配線 ・ビア ・第２層配線 ・絶縁膜 ３−７ ・ ４−１ ・ ４−２ ・ ４−３ ・ ４−４ ・ ・基板 ・Ｉ／Ｏセル ・パッド ・内部セル領域 ・ボンデインクワイヤ 以
Claims (1)
- 【特許請求の範囲】 ａ）内部セルが複数個配列されて内部セル領域をなし、
Ｉ／Ｏセルが複数個配列されてＩ／Ｏセル領域をなし、
配線層によりマクロセルが構成されるマスタースライス
方式の半導体装置において、 ｂ）前記Ｉ／Ｏセルは装置外部と電気的に接続するため
のパッドを有し、 ｃ）前記Ｉ／Ｏセル列の両端にパッド群を有し、ｄ）前
記Ｉ／Ｏセルの有するパッドとパッド群は、パッドの下
層に、マスター行程において形成される配線帯を複数本
有し、 ｅ）前記配線帯は複数のＩ／Ｏセルのパッドとパッド群
に共有されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283526A JPH03145154A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283526A JPH03145154A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145154A true JPH03145154A (ja) | 1991-06-20 |
Family
ID=17666677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283526A Pending JPH03145154A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145154A (ja) |
-
1989
- 1989-10-31 JP JP1283526A patent/JPH03145154A/ja active Pending
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