JPS63114315A - 直流クランプ回路 - Google Patents

直流クランプ回路

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JPS63114315A
JPS63114315A JP61259159A JP25915986A JPS63114315A JP S63114315 A JPS63114315 A JP S63114315A JP 61259159 A JP61259159 A JP 61259159A JP 25915986 A JP25915986 A JP 25915986A JP S63114315 A JPS63114315 A JP S63114315A
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JP
Japan
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circuit
diode
transistor
signal
output
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JP61259159A
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English (en)
Inventor
Isamu Takano
高野 勇
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NEC Corp
Original Assignee
NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、ショットキバリア電界効果トランジスタを用
いた直流クランプ回路に関する。
(従来の技術) ディジタル伝送回路において、交流結合回路(多くの場
合、交流結合増幅回路)によって失われた送信信号の直
流成分を補償するために直流補償回路が用いられ、その
簡単なものとしてダイオードクランプ方式が広く用いら
れている。
第3図は、ダイす−ドクランプ方式による直流補償回路
の基本構成を示した図である。図において、ダイオード
11とキャパシタ12とがクランプ回路を構成するが、
一般にはさらに入力側に低出力インピーダンスZ01.
の入力バッファ回路13、出力側に高入力インピーダン
スZLaの出力バッファ回路14を必要とする。
まず、ダイオードクランプ方式の原理を簡単に説明する
。いま第3図で入力信号SIは、すでにその前に通過し
てきた交流結合回路により直流成分が遮断されているも
のとする。このときキャパシタ12に入力する信号S、
の直流レベルは、そのパルス到来間隔が時間的に変動す
る場合第4図の破線で示すように過渡現象を伴って変化
し、さらに交流結合回路の低域遮断時定数が小さいと第
4図41の曲線で示すようにパルス波形にサグ(たるみ
)を生じることになる。このような現象を防止し、到来
するパルス間隔が変動す・る場合でも出力パルスの基低
電位を一定直流レベルに固定するのがクランプ回路の機
能である。
いま第3図における信号S、が第4図に示すような過渡
現象を伴ったパルス列とする。キャパシタ12の電荷が
初期状態としてOであるとすれば、時刻t、でキャパシ
タ12とダイオード11の接読点10の電位はelに上
がろうとするが、それと同時にダイオード11が導通に
なってその正方向抵抗(R,)を介してキャパシタ12
の電荷を放電する。この際Rrは、極めて低い(数Ω〜
数10Ω)ので時刻t、で接続点10の電位はほとんど
0のままであり、時刻t。
までこの状態が続く。時刻t、で入力信号パルスS。
がほぼOTt位に戻ると、接読点1oの電位はS、の変
化ftelだけ下がって−e、となり、これによってダ
イオード11はカットオフ状態となる。このときダイオ
ード11の逆方向抵抗(Rh)は極めて晶いので、時刻
し、から次のパルス到来時刻し、までの間、接続点10
の電位はほとんど−e、に保たれる。時刻t3において
入力信号S□の振幅は正方向にe、たけ変化し、これに
伴って接続点10の電位もe、たけ上昇して0電位に戻
る。このようにして、SZの直流レベルが変動しても接
続点10における出力パルスの直流レベルは一定に保た
れる。第5図は以上述べたような接続点10における波
形変化を示したものである。なお、ここでは簡単のため
クランプダイオードは、それにかかる端子電圧が負のと
き逆方向の高抵抗R5となり、端子電圧が正のとき順方
向抵抗の低抵抗R,になる理想的なダイオードとして説
明したが、実際には+0.5〜+0.8v程度の端子電
圧(+VI>)の付近で連続的にR5からR2に変わる
この場合、クランプレベルはOでなく+チとなる。
以上の説明から明らかなように、クランプダイオードの
正方向抵抗R,が小さいほど、また逆方向抵抗R1が大
きいほど良好なりランプ特性が得られる。第3図の入力
バッファ回路13及び出力バッファ回路14は、クラン
プ回路の前後に接続される他の回路によって、クランプ
回路の動作が影響を受けないようにするためには必須で
ある。この場合クランプ特性を劣化させないためには、
入力バッファ回路13の出力インピーダンスz0.はR
2に比べて充分に小さいこと、さらに出力バッファ回路
14の入力インピーダンスZ+aはR1に比べ充分に大
きいことが必要である。
以上述べたダイオードクランプ方式を実現する従来の回
路を第6図に示す。入力バッファ回路63としてバイポ
ーラ・トランジスタによるエミッタホロワ回路を用いて
出力インピーダンス2.ゆ、を低くし、出力バッファ回
路64には同様なエミッタホロワ回路を用いて入力イン
ピーダンス2.ユヲ高くしている。出力バッファ回路6
4においては、トランジスタ641を動作させるために
、ベースバイアス電流供給用の抵抗642(抵抗値rb
)が必要である。しかしこのために出力バッファ回路6
4の入力インピーダンスZ1mはトランジスタ641の
入力インピーダンスr1との並列値で与えられることに
なり、バイアス用電源の電圧を極端に大きくできないこ
となどから、R2,を充分に大きくすると・とは事実上
困鑓であった。トランジスタ641の入力インピーダン
ス自体は、回路の複雑化を許容するなら、トランジスタ
641の出力側に更に1段エミッタホロワ回路を接続し
た、いわゆるダーリントン接続にして、数百にΩ以上に
することもできる。
しかしこの場合でもバイアス用抵抗642は取除けない
のでZlaはr5以上に大きくできない。
(発明が解決しようとする問題点) この様に、従来のクランプ回路では出力バッファ回路の
入力インピーダンスを充分大きくできないために、クラ
ンプダイオードの非導通時の回路時定数の値が充分に大
きくならず、入力信号として同極性のパルスが続くと出
力信号の直流レベルも変動してしまうという欠点があっ
た。更には、実際のダイオードは+0.5〜+0.8■
の順方向電圧降下特性を有しているため、従来の方式で
は完全にクランプされないため直流レベルの変動が残存
するという欠点があった。
そこで、本発明の目的は、前記の欠点を除去し、従来回
路になかった負帰還の電圧増幅機能を備え、さらにクラ
ンプレベルを電圧増幅機能に供給することにより、完全
なる直流再生を行なわしめ、従来回路より構成が簡単で
IC化に適する直流クランプ回路を提供することにある
(問題点を解決するための手段) 前述の問題点を解決するために本発明が提供する直流ク
ランプ回路は、低出力インピーダンスの入力バッファ回
路と;ソース端子が第1の電源に接続された第1のトラ
ンジスタと前記第1のトランジスタのドしインにソース
端子が接続された第2のトランジスタと、一端を前記入
力バッファ回路の出力端に他端を前記第1のトランジス
タのゲートに接続されたキャパシタと、一端を前記第2
のトランジスタのドレインに他端を第2の電Rに接続さ
れた負荷抵抗と、前記第2のトランジスタのドレインか
ら出力される信号を受けて帰還信号を送出する帰還回路
とからなり;前記第1および第2のトランジスタはディ
プレッション形ショットキバリア電界効果トランジスタ
であり、前記第2のトランジスタのゲートには前記帰還
信号を印加し、前記第2のトランジスタのドレインから
出力信号を取り出すことを特徴とする。
(実施例) 次に図面を参照して本発明の詳細な説明を行なう。
第1図は本発明である直流クランプ回路の一実施例を示
す回路図である。第1図において、113は低出力イン
ピーダンスの入力バッファ回路、114は2個のショッ
トキバリア電界効果トランジスタを用いた負帰還直流増
幅回路、112はキャパシタ、RLは負荷抵抗、Rr8
は帰還抵抗、1147は抵抗である。
本発明のクランプ回路において、必須のディプレッショ
ン形のショットキバリア形電界効果トランジスタ(以下
FETと記す)とは、ゲート・ソース間の電圧VCSに
よってドレイン電流1.を変化させる形式のものである
。また、ディプレッション形とはゲート・ソース間の電
圧VCSが負の一定電圧VP(ビンチオ)電圧)以下の
とき14が0となり、■、より大きくなるに従って14
が増加する形式のものをいい、VGiが0または負のと
きI6がOでVaSがOより大きくなるに従って14が
増加する形式ノモノ(エンハンスメント形)と区別され
る。
FETはゲート・ソース間がショットキバリア形のダイ
オードとなっており、ゲート電極がダイオードのアノー
ド、ソース電極がカソードに相当する。これをクランプ
ダイオードとして使用する。すなわち第1図におけるF
ET2は第3区におけるクランプダイオード11と出カ
バソファ回路14の両方の機能を有している。クランプ
動作は、第3図で説明したのと同様の原理であるが、本
発明のクランプ回路ではクランプレベルを負帰還増幅回
路114のFETを通じて供給する点が特徴である。す
なわち、第1図において信号S8が第4図に示すような
過渡現象を伴ったパルス列であるとする。負帰還直流増
幅回路114の入力点の初期電位は、抵抗素子R1とF
ET2のゲート・ソース間ショットキダイオードの逆方
向抵抗R5との分圧によってほぼOVである。   ゛ 時刻t1で入力点Aの電位はe、に上がろうとする。一
方、本発明はFET2のゲート・ソース間のショットキ
バリアダイオードを、クランプダイオードとしてイ吏用
するものである。ダイオードのカソードに相当するFE
T2のソースが電源−■「に接続されている。このIV
FIは、ダイオードの順方向電圧である。したがって入
力点Aが0■を越えようとするとFET2のゲート・ソ
ース間のダイオードが導通になってその正方向抵抗R1
を介してキャパシタ112の電荷を放電するこの際R。
は、極めて低いので時刻1.で入力点A (7)Ifi
位は0■のままであり、時刻t、までこの状態が統く。
時刻t、で入力回置パルスS、がほぼ0工位に戻ると、
入力点Aの電位は変化telだけ下がり−e、となる。
これによってFET2のダイオードはカットオフ状態と
なる0時刻1.において入力信号S、の振幅は正方向に
e、たけ変化し、これに伴って入力点A0′>電位もe
、たけ上昇してOv電位に戻る。このようにして、S、
の直流レベルが変動しても入力点Aにおけるパルスの直
流レベルは一定に保たれる。
FET2はゲート・ソース間の電圧によって出力電流工
、を制御する電圧制御素子であるから、第6図の従来回
路で使用していたバイポーラ・トランジスタのように、
バイアス電流を供給する必要がなく、シたがって第6図
642のようなバイアス電流供給用抵抗を必要としない
一方、本発明のクランプ回路においてFET2のゲート
・ソース間のショットキダイオードが遮断状態の時の入
力点Aの電位(Ov)は、抵抗素子R1とダイオードの
逆方向抵抗Rhの分圧によって保持される。したがって
R+はR1に比べて小さい値を用いなければならない。
しかし、ダイオードの逆方向抵抗値R5は通常100に
Ω〜数MΩと極めて大きいので、負帰還直流増幅回路1
14の入力インピーダンス(R,とR1の並列抵抗)は
ある程度大きな値が得られるので、従来得られなかった
理想に近いクランプ動作を行なわせることができる。ま
た、本発明のクランプ回路は、小さな振幅の信号に対し
ても良好なりランプ動作を行なうという利点がある。
第1図のFET2はディプレッジ5ン形なのでその入力
点人の電圧波形がOから−e、の間で変化すると、ドレ
イン端C点における出力波形は、第2図のようになる。
+e++>1vplであるときには出力電圧波形のハイ
レベルVMは電源電圧VDDに近い値となる。一方、E
ET2が完全な導通状態となると、出力波形のローレベ
ル側は電源−■、に近い値となる。
更に本発明の特徴は、回路114がソース接地型負帰還
直流増幅回路にもなっているから、広帯域な電圧利得も
得られることである。すなわち、第1図の入力点Aにお
いてクランプされた信号は、FET2によって増幅され
てFET3のドレイン(0点)に出力される。このFE
T2のドレインとFET3のソースとは接続されている
。一方FET3のゲートには、帰還回路1142の帰還
抵抗Rr8を介して出力信号の一部が入力される。この
信号の位相は、第1図A点の位相を反転したものである
。FET3のゲート電位は、帰還回路1142の帰還抵
抗Rt*と抵抗1147で構成されるバイアス回路を介
して直流t*VG。から加えられる。FET3に帰還さ
れる信号の大きさは、帰還抵抗Rr*と抵抗1147の
抵抗値の比によってほぼ決まる。
第1図に示す回路114は、FET2とFET3とを直
列に接続し、FET2のゲートには入力信号を、FET
3のゲートには帰還信号を各々入力する構成をとってい
る。したがって、入力信号路と帰還路とは分離すること
ができ、帰還量を任意に設定することができる。またF
ET2のゲート・ドレイン間は本質的に絶縁キれている
ので、FET2の負荷インピーダンスが変化してもゲー
ト側のクランプ動作には何の影響も与えない。すなわち
負帰還直流増幅回路114はバッファ回路としても理想
的に働く。第2図はその回路114の出力信号の波形図
であり、本図に示す如くこの信号は充分に直流クランプ
が施され、きらに増幅された広帯域な信号である。
本発明の更に他の効果は、第6図の如き従来回路に比ベ
モノリシックIC化が容易なことである。すなわち、本
発明によればクランプダイオードの非導通時におけるキ
ャパシタ112の放電時定数は、C・(R,/R)とな
り(Cはキャパシタ112の容量)、従来回路の(Rh
/z+。)に比べ大きくできる。このため、従来と同程
度のクランプ効果を得るのに容量Cの大きさは回路の動
作周波数が充分高い場合には、モノリシックICにおい
て実現可能な値とすることができる。
なお、本発明を説明するにあたり、入力バッファ回路と
してFETのソースフォロワ回路を用いる例を示したが
、これはモノリシックIC化に適した例として示したも
のである。しかし、本発明はこれに限るものではなく、
出力インピーダンスが充分に小さければ他の回路、例え
ばエミッタホロワ回路を用いてもよい。
(発明の効果) 以上説明した通り、本発明によれば、従来得られなかっ
た理想に近いクランプ動作を行なわせ、かつ出力信号と
して広帯域で安定性に優れた信号を得ることができ、さ
らにモノリシックIC化が容易であるという大きな利点
を有する直流クランプ回路を提供することができる。
例を示す回路図、第2図は第1図の直流クランプ回路の
出力信号の例を示す波形図、第3図はダイオードクラン
プ方式による直流補償回路の基本構成図、第4図は直流
補償回路への入力信号を示す波形図、第5図は第4図の
入力信号に対するダイオードクランプ方式による直流補
償後の出力信号を示す波形図、第6図は従来のダイオー
ドクランプ方式の一例を示す回路図である。
なお、図中の記号は、それぞれ次のものを示している。
13 、63 、113・・・入力バフファ回銘、14
.64・・・出力バッファ回路、12,112・・・キ
ャパシタ、1o・・・入力点、11・・・ダイオード、
41・・・サグ、641・・・バイポーラ・トランジス
タ、FET2 、FET3・・・ショットキバリア電界
効果トランジスタ、642 、1147 。
RL 、R+・・・抵抗、1142・・・帰還回路、R
rm・・・帰還抵抗。

Claims (1)

    【特許請求の範囲】
  1. 低出力インピーダンスの入力バッファ回路と;ソース端
    子が第1の電源に接続された第1のトランジスタと、前
    記第1のトランジスタのドレインにソース端子が接続さ
    れた第2のトランジスタと、一端を前記入力バッファ回
    路の出力端に他端を前記第1のトランジスタのゲートに
    接続されたキャパシタと、一端を前記第2のトランジス
    タのドレインに他端を第2の電源に接続された負荷抵抗
    と、前記第2のトランジスタのドレインから出力される
    信号を受けて帰還信号を送出する帰還回路とからなり;
    前記第1および第2のトランジスタはディプレッション
    形ショットキバリア電界効果トランジスタであり、前記
    第2のトランジスタのゲートには前記帰還信号を印加し
    、前記第2のトランジスタのドレインから出力信号を取
    り出すことを特徴とする直流クランプ回路。
JP61259159A 1986-10-30 1986-10-30 直流クランプ回路 Pending JPS63114315A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278647A (ja) * 1990-03-27 1991-12-10 Nec Corp 直流補償回路
EP1128539A2 (en) * 2000-02-28 2001-08-29 Hitachi, Ltd. Surge voltage suppressed power inverter using a voltage driven switching circuit

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