JPH061894B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH061894B2 JPH061894B2 JP62276099A JP27609987A JPH061894B2 JP H061894 B2 JPH061894 B2 JP H061894B2 JP 62276099 A JP62276099 A JP 62276099A JP 27609987 A JP27609987 A JP 27609987A JP H061894 B2 JPH061894 B2 JP H061894B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板上に設置されたアナログ電圧のサ
ンプルホールド回路に関するものであり、更に詳述する
ならば、例えばＡ／Ｄコンバータに使用された場合、サ
ンプルホールドされたアナログ電圧の変動が小さい、Ｃ
ＭＯＳで構成されたアナログ電圧のサンプルホールド回
路に関するものである。
ンプルホールド回路に関するものであり、更に詳述する
ならば、例えばＡ／Ｄコンバータに使用された場合、サ
ンプルホールドされたアナログ電圧の変動が小さい、Ｃ
ＭＯＳで構成されたアナログ電圧のサンプルホールド回
路に関するものである。
従来の技術 第４図は、半導体基板上に実現された従来のアナログ電
圧のサンプルホールド回路を含むＡ／Ｄコンバータの構
成を示す。
圧のサンプルホールド回路を含むＡ／Ｄコンバータの構
成を示す。
図示のＡ／Ｄコンバータは、２つのアナログ入力端子Ａ
Ｎ0及びＡＮ1を備えている。該２つのアナログ入力端子
ＡＮ0及びＡＮ1には、入力抵抗Ｒ41及びＲ42の一端がそ
れぞれ接続されている。入力抵抗Ｒ41の他端は、ダイオ
ードＤ41のアノード及びダイオードＤ42のカソードに共
通に接続されている。ダイオードＤ41のカソードは電源
ＶDDに、ダイオードＤ42のアノードはグラウンドにそれ
ぞれ接続されている。すなわち、２つのダイオードＤ41
及びＲ42は、電源ＶDDとグラウンドとの間で直列に接続
されている。
Ｎ0及びＡＮ1を備えている。該２つのアナログ入力端子
ＡＮ0及びＡＮ1には、入力抵抗Ｒ41及びＲ42の一端がそ
れぞれ接続されている。入力抵抗Ｒ41の他端は、ダイオ
ードＤ41のアノード及びダイオードＤ42のカソードに共
通に接続されている。ダイオードＤ41のカソードは電源
ＶDDに、ダイオードＤ42のアノードはグラウンドにそれ
ぞれ接続されている。すなわち、２つのダイオードＤ41
及びＲ42は、電源ＶDDとグラウンドとの間で直列に接続
されている。
入力抵抗Ｒ42の他端は、ダイオードＤ43のアノード及び
ダイオードＤ44のカソードに共通に接続されている。ダ
イオードＤ43のカソードは電源ＶDDに、ダイオードＤ44
のアノードはグラウンドにそれぞれ接続されている。す
なわち、２つのダイオードＤ43及びＤ44は、電源ＶDDと
グラウンドとの間で直列に接続されている。
ダイオードＤ44のカソードに共通に接続されている。ダ
イオードＤ43のカソードは電源ＶDDに、ダイオードＤ44
のアノードはグラウンドにそれぞれ接続されている。す
なわち、２つのダイオードＤ43及びＤ44は、電源ＶDDと
グラウンドとの間で直列に接続されている。
図示のＡ／Ｄコンバータは、Ａ／Ｄ変換回路41を備えて
いる。Ａ／Ｄ変換回路41の一方の入力と入力抵抗Ｒ41の
他端との間に、Ｎチャネル型ＭＯＳ電界効果トランジス
タＴ41とＰ−チャネル型ＭＯＳ電界効果トランジスタＴ
42が並列に接続されている。トランジスタＴ41及びＴ42
は、１つのＣＭＯＳを構成する。Ａ／Ｄ変換回路41の一
方の入力と入力抵抗Ｒ42の他端との間に、Ｎチャネル型
ＭＯＳ電界効果トランジスタＴ43とＰチャネル型ＭＯＳ
電界効果トランジスタＴ44が並列に接続されている。ト
ランジスタＴ43及びＴ44は、１つのＣＭＯＳを構成す
る。
いる。Ａ／Ｄ変換回路41の一方の入力と入力抵抗Ｒ41の
他端との間に、Ｎチャネル型ＭＯＳ電界効果トランジス
タＴ41とＰ−チャネル型ＭＯＳ電界効果トランジスタＴ
42が並列に接続されている。トランジスタＴ41及びＴ42
は、１つのＣＭＯＳを構成する。Ａ／Ｄ変換回路41の一
方の入力と入力抵抗Ｒ42の他端との間に、Ｎチャネル型
ＭＯＳ電界効果トランジスタＴ43とＰチャネル型ＭＯＳ
電界効果トランジスタＴ44が並列に接続されている。ト
ランジスタＴ43及びＴ44は、１つのＣＭＯＳを構成す
る。
制御回路42の一方の出力信号43は、直接トランジスタＴ
41のゲートに、及びインバータ45を介してトランジスタ
Ｔ42のゲートに接続されている。制御回路42のもう一方
の出力信号44は、直接トランジスタＴ43のゲートに、及
びインバータ46を介してトランジスタＴ44のゲートに接
続されている。
41のゲートに、及びインバータ45を介してトランジスタ
Ｔ42のゲートに接続されている。制御回路42のもう一方
の出力信号44は、直接トランジスタＴ43のゲートに、及
びインバータ46を介してトランジスタＴ44のゲートに接
続されている。
制御回路42の出力信号47は、Ａ／Ｄ変換回路41のもう一
方の入力に入力する。Ａ／Ｄ変換回路41のもう一方とグ
ラウンドとの間に、アナログ電圧をサンプルホールドす
るためのコンデンサＣが接続さている。Ａ／Ｄ変換回路
41は、ディジタル信号48を出力する。
方の入力に入力する。Ａ／Ｄ変換回路41のもう一方とグ
ラウンドとの間に、アナログ電圧をサンプルホールドす
るためのコンデンサＣが接続さている。Ａ／Ｄ変換回路
41は、ディジタル信号48を出力する。
以上のように構成されるＡ／Ｄコンバータは、次のよう
に動作する 信号43は、制御回路42がアナログ入力電圧ＡＮ0に印加
されるアナログ電圧をサンプルホールドするためのサン
プリング信号であり、トランジスタＴ41のゲートとイン
バータ45に入力している。インバータ45の出力はトラン
ジスタＴ42のゲートに入力している。このサンプリング
信号43がハイレベルとなることによってトランジスタＴ
41がオン、インバータ45の出力がロウレベルとなってト
ランジスタＴ42がオンする。こうして、アナログ入力端
子ＡＮ0に印加されたアナログ電圧が入力抵抗Ｒ41、ト
ランジスタＴ41及びＴ42を介してコンデンサＣに充電さ
れる。
に動作する 信号43は、制御回路42がアナログ入力電圧ＡＮ0に印加
されるアナログ電圧をサンプルホールドするためのサン
プリング信号であり、トランジスタＴ41のゲートとイン
バータ45に入力している。インバータ45の出力はトラン
ジスタＴ42のゲートに入力している。このサンプリング
信号43がハイレベルとなることによってトランジスタＴ
41がオン、インバータ45の出力がロウレベルとなってト
ランジスタＴ42がオンする。こうして、アナログ入力端
子ＡＮ0に印加されたアナログ電圧が入力抵抗Ｒ41、ト
ランジスタＴ41及びＴ42を介してコンデンサＣに充電さ
れる。
信号44は、同様にアナログ入力端子ＡＮ1に印加される
アナログ電圧をサンプリングするためのサンプリング信
号で、トランジスタＴ43のゲートとインバータ46に入力
している。インバータ46の出力はトランジスタＴ44のゲ
ートに入力している。サンプリング信号44がハイレベル
となるとトランジスタＴ43がオン、インバータ46の出力
がロウレベルとなってトランジスタＴ44がオンする。こ
うして、入力抵抗Ｒ42、トランジスタＴ43及びＴ44を介
してコンデンサＣに充電される。
アナログ電圧をサンプリングするためのサンプリング信
号で、トランジスタＴ43のゲートとインバータ46に入力
している。インバータ46の出力はトランジスタＴ44のゲ
ートに入力している。サンプリング信号44がハイレベル
となるとトランジスタＴ43がオン、インバータ46の出力
がロウレベルとなってトランジスタＴ44がオンする。こ
うして、入力抵抗Ｒ42、トランジスタＴ43及びＴ44を介
してコンデンサＣに充電される。
サンプリング信号43及び44は、制御回路42によって選択
的に発生される。信号47はＡ／Ｄ変換回路41に対してコ
ンデンサＣにサンプルホールドされたアナログ電圧をデ
ィジタル値に変換開始させる信号である。制御回路42が
サンプリング信号43又は44を発生し、アナログ入力端子
ＡＮ0又はＡＮ1のアナログ電圧をサンプルホールドし、
信号47によってＡ／Ｄ変換回路を動作させて、ディジタ
ル出力信号48を得る。
的に発生される。信号47はＡ／Ｄ変換回路41に対してコ
ンデンサＣにサンプルホールドされたアナログ電圧をデ
ィジタル値に変換開始させる信号である。制御回路42が
サンプリング信号43又は44を発生し、アナログ入力端子
ＡＮ0又はＡＮ1のアナログ電圧をサンプルホールドし、
信号47によってＡ／Ｄ変換回路を動作させて、ディジタ
ル出力信号48を得る。
第５図は、Ｎチャネル型及びＰチャネル型ＭＯＳ電界効
果トランジスタＴ43及びＴ44の半導体基板断面を示す。
第５図には、アナログ入力端子ＡＮ1からサンプルホー
ルドコンデンサＣまでの回路と、トランジスタＴ43及び
Ｔ44の断面が示されている。Ｎチャネル型電界効果トラ
ンジスタＴ43にはＮＰＮの寄生トランジスタＴｒ43が、
Ｐチャネル型電界効果トランジスタＴ44にはＰＮＰの寄
生トランジスタＴr44が形成される。
果トランジスタＴ43及びＴ44の半導体基板断面を示す。
第５図には、アナログ入力端子ＡＮ1からサンプルホー
ルドコンデンサＣまでの回路と、トランジスタＴ43及び
Ｔ44の断面が示されている。Ｎチャネル型電界効果トラ
ンジスタＴ43にはＮＰＮの寄生トランジスタＴｒ43が、
Ｐチャネル型電界効果トランジスタＴ44にはＰＮＰの寄
生トランジスタＴr44が形成される。
したがって、以下のような場合、それぞれの寄生トラン
ジスタが次のような悪影響を及ぼす。以下、アナログ入
力端子ＡＮ0のアナログ電圧がサンプルホールドされ、
Ａ／Ｄ変換中であると仮定する。
ジスタが次のような悪影響を及ぼす。以下、アナログ入
力端子ＡＮ0のアナログ電圧がサンプルホールドされ、
Ａ／Ｄ変換中であると仮定する。
(1)アナログ入力端子ＡＮ1に、ノイズ等によって電源電
圧ＶDDより高い電圧が印加された場合。その印加電圧が
電源電圧ＶDDよりダイオードの順電圧（0.7Ｖ程度）だ
け高くなると、寄生トランジスタＴr44のエミッタ電流
が流れる。この寄生トランジスタＴr44はベース接地で
動作するので、エミッタ電流のα（ベース接地電流増幅
率＜１）倍のコレクタ電流が流れる。このコレクタ電流
によって、コンデンサＣにサンプルホールドされたアナ
ログ電圧値が変動してしまう。
圧ＶDDより高い電圧が印加された場合。その印加電圧が
電源電圧ＶDDよりダイオードの順電圧（0.7Ｖ程度）だ
け高くなると、寄生トランジスタＴr44のエミッタ電流
が流れる。この寄生トランジスタＴr44はベース接地で
動作するので、エミッタ電流のα（ベース接地電流増幅
率＜１）倍のコレクタ電流が流れる。このコレクタ電流
によって、コンデンサＣにサンプルホールドされたアナ
ログ電圧値が変動してしまう。
(2)接地電位より低い電圧が印加された場合。電圧が順
電圧（0.7Ｖ程度）だけ接地電位より低くなると、寄生
トランジスタＴr44のエミッタにマイナスの電流が流れ
る。この場合も(1)と同様にベース接地で動作するの
で、エミッタ電流のα倍のコレクタ電流が流れ、やはり
サンプルホールドしたアナログ電圧値が変動してしま
う。
電圧（0.7Ｖ程度）だけ接地電位より低くなると、寄生
トランジスタＴr44のエミッタにマイナスの電流が流れ
る。この場合も(1)と同様にベース接地で動作するの
で、エミッタ電流のα倍のコレクタ電流が流れ、やはり
サンプルホールドしたアナログ電圧値が変動してしま
う。
上記電圧変動は、Ａ／Ｄ変換の誤差となる。
発明が解決しようとする問題点 上述したように、従来のアナログ電圧のサンプルホール
ド回路を含むＡ／Ｄコンバータでは、ＣＭＯＳ電界効果
トランジスタ部分に寄生トランジスタが形成される。し
たがって、ノイズの発生等に起因して、電源電圧ＶDDよ
り高い電圧又は接地電位より低い電圧がアナログ入力端
子に印加されると、上記寄生トランジスタがアナログ電
圧値に悪影響を及ぼすという問題点があった。上述のＡ
／Ｄコンバータはダイオードを備えているが、ダイオー
ドは本来静電破壊保護のためのものであり、エミッタ電
流を少なくする効果を発揮することができない。
ド回路を含むＡ／Ｄコンバータでは、ＣＭＯＳ電界効果
トランジスタ部分に寄生トランジスタが形成される。し
たがって、ノイズの発生等に起因して、電源電圧ＶDDよ
り高い電圧又は接地電位より低い電圧がアナログ入力端
子に印加されると、上記寄生トランジスタがアナログ電
圧値に悪影響を及ぼすという問題点があった。上述のＡ
／Ｄコンバータはダイオードを備えているが、ダイオー
ドは本来静電破壊保護のためのものであり、エミッタ電
流を少なくする効果を発揮することができない。
そこで、本発明は、静電破壊保護用としてだけでなく、
上記ダイオードに耐ノイズ性能を向上させる効果をもた
せ、例えばＡ／Ｄコンバータに使用された場合、サンプ
ルホールドされたアナログ電圧の変動が小さい、ＣＭＯ
Ｓで構成されたアナログ電圧のサンプルホールド回路を
提供せんとするものである。
上記ダイオードに耐ノイズ性能を向上させる効果をもた
せ、例えばＡ／Ｄコンバータに使用された場合、サンプ
ルホールドされたアナログ電圧の変動が小さい、ＣＭＯ
Ｓで構成されたアナログ電圧のサンプルホールド回路を
提供せんとするものである。
問題点を解決するための手段 すなわち、本発明によるならば、入力端子と入力抵抗と
ＣＭＯＳとで構成されたアナログスイッチと、該入力端
子に印加されたアナログ電圧をサンプルホールドするコ
ンデンサとを半導体基板上に備えたアナログ電圧のサン
プルホールド回路において、上記入力端子と上記回路の
電源及び／又はグラウンドとの間にダイオードが付設さ
れており、該ダイオードのＰＮ接合部は、上記入力端子
に電源電圧より上記ダイオードの順電圧だけ高い電圧が
印加されたときまたはグラウンドより上記ダイオードの
順電圧だけ低い電圧が印加されたときに、上記コンデン
サにサンプルホールドされたアナログ電圧の変動を小さ
くするように、上記アナログスイッチを構成するＭＯＳ
電界効果トランジスタのソース拡散層のＰＮ接合部に比
して面積が大きいことを特徴とするサンプルホールド回
路が提供される。
ＣＭＯＳとで構成されたアナログスイッチと、該入力端
子に印加されたアナログ電圧をサンプルホールドするコ
ンデンサとを半導体基板上に備えたアナログ電圧のサン
プルホールド回路において、上記入力端子と上記回路の
電源及び／又はグラウンドとの間にダイオードが付設さ
れており、該ダイオードのＰＮ接合部は、上記入力端子
に電源電圧より上記ダイオードの順電圧だけ高い電圧が
印加されたときまたはグラウンドより上記ダイオードの
順電圧だけ低い電圧が印加されたときに、上記コンデン
サにサンプルホールドされたアナログ電圧の変動を小さ
くするように、上記アナログスイッチを構成するＭＯＳ
電界効果トランジスタのソース拡散層のＰＮ接合部に比
して面積が大きいことを特徴とするサンプルホールド回
路が提供される。
実施例 以下添付図面を参照して、本発明のアナログ電圧のサン
プルホールド回路を含むＡ／Ｄコンバータの実施例を説
明する。
プルホールド回路を含むＡ／Ｄコンバータの実施例を説
明する。
第１図は、本発明のアナログ電圧のサンプルホールド回
路を含むＡ／Ｄコンバータの１実施例の構成を示すブロ
ツク図である。
路を含むＡ／Ｄコンバータの１実施例の構成を示すブロ
ツク図である。
図示のＡ／Ｄコンバータは、２つのアナログ入力端子Ａ
Ｎ0及びＡＮ1を備えている。該２つのアナログ入力端子
ＡＮ0及びＡＮ1には、入力抵抗Ｒ11及びＲ12の一端がそ
れぞれ接続されている。アナログ入力端子ＡＮ0はさら
に、ダイオードＤ11のアノード及びダイオードＤ12のカ
ソードに共通に接続されている。ダイオードＤ11のカソ
ードは電源ＶDDにダイオードＤ12のアノードはグラウン
ドにそれぞれ接続されている。すなわち、２つのダイオ
ードＤ11及びＤ12は、電源ＶDDとグラウンドとの間で直
列に接続されている。
Ｎ0及びＡＮ1を備えている。該２つのアナログ入力端子
ＡＮ0及びＡＮ1には、入力抵抗Ｒ11及びＲ12の一端がそ
れぞれ接続されている。アナログ入力端子ＡＮ0はさら
に、ダイオードＤ11のアノード及びダイオードＤ12のカ
ソードに共通に接続されている。ダイオードＤ11のカソ
ードは電源ＶDDにダイオードＤ12のアノードはグラウン
ドにそれぞれ接続されている。すなわち、２つのダイオ
ードＤ11及びＤ12は、電源ＶDDとグラウンドとの間で直
列に接続されている。
アナログ入力端子ＡＮ1はさらに、ダイオードＤ13のア
ノード及びダイオードＤ14のカソードに共通に接続され
ている。ダイオードＤ13のカソードは電源ＶDDに、ダイ
オードＤ14のアノードはグラウンドにそれぞれ接続され
ている。すなわち、２つのダイオードＤ13及びＤ14は、
電源ＶDDとグラウンドとの間で直列に接続されている。
ノード及びダイオードＤ14のカソードに共通に接続され
ている。ダイオードＤ13のカソードは電源ＶDDに、ダイ
オードＤ14のアノードはグラウンドにそれぞれ接続され
ている。すなわち、２つのダイオードＤ13及びＤ14は、
電源ＶDDとグラウンドとの間で直列に接続されている。
図示のＡ／Ｄコンバータは、Ａ／Ｄ変換回路11を備えて
いる。Ａ／Ｄ変換回路11の一方の入力と入力抵抗Ｒ11の
他端との間に、Ｎチャネル型ＭＯＳ電界効果トランジス
タＴ11とＰチャネル型ＭＯＳ電界効果トランジスタＴ12
が並列に接続されている。Ａ／Ｄ変換回路11の一方の入
力と入力抵抗Ｒ12の他端との間に、Ｎチャネル型ＭＯＳ
電界効果トランジスタＴ13とＰチャネル型ＭＯＳ電界効
果トランジスタＴ14が並列に接続されている。トランジ
スタＴ11及びＴ12は、１つのＣＭＯＳを構成し、トラン
ジスタＴ13及びＴ14は、１つのＣＭＯＳを構成する。
いる。Ａ／Ｄ変換回路11の一方の入力と入力抵抗Ｒ11の
他端との間に、Ｎチャネル型ＭＯＳ電界効果トランジス
タＴ11とＰチャネル型ＭＯＳ電界効果トランジスタＴ12
が並列に接続されている。Ａ／Ｄ変換回路11の一方の入
力と入力抵抗Ｒ12の他端との間に、Ｎチャネル型ＭＯＳ
電界効果トランジスタＴ13とＰチャネル型ＭＯＳ電界効
果トランジスタＴ14が並列に接続されている。トランジ
スタＴ11及びＴ12は、１つのＣＭＯＳを構成し、トラン
ジスタＴ13及びＴ14は、１つのＣＭＯＳを構成する。
Ａ／Ｄ変換回路11の上記した一方の入力とグラウンドと
の間に、アナログ電圧をサンプルホールドするためのコ
ンデンサＣが接続されている。
の間に、アナログ電圧をサンプルホールドするためのコ
ンデンサＣが接続されている。
制御回路12の一方の出力信号13は、直接トランジスタＴ
11のゲートに、及びインバータ15を介してトランジスタ
Ｔ12のゲートに接続されている。制御回路12のもう一方
の出力信号14は、直接トランジスタＴ13のゲートに、及
びインバータ16を介してトランジスタＴ14のゲートに接
続されている。
11のゲートに、及びインバータ15を介してトランジスタ
Ｔ12のゲートに接続されている。制御回路12のもう一方
の出力信号14は、直接トランジスタＴ13のゲートに、及
びインバータ16を介してトランジスタＴ14のゲートに接
続されている。
制御回路12の出力信号17は、Ａ／Ｄ変換回路11のもう一
方の入力に入力する。Ａ／Ｄ変換回路11は、ディジタル
信号18を出力する。
方の入力に入力する。Ａ／Ｄ変換回路11は、ディジタル
信号18を出力する。
以上のように構成されるＡ／Ｄコンバータは、次のよう
に動作する。
に動作する。
信号13は、制御回路12がアナログ入力端子ＡＮ0に印加
されるアナログ電圧をサンプルホールドするためのサン
プリング信号であり、トランジスタＴ11のゲートとイン
バータ15に入力している。インバータ15の出力はトラン
ジスタＴ12のゲートに入力している。このサンプリング
信号13がハイレベルとなることによってトランジスタＴ
11がオン、インバータ15の出力がロウレベルとなってト
ランジスタＴ12がオンする。こうして、アナログ入力端
子ＡＮ0に印加されたアナログ電圧が入力抵抗Ｒ11、ト
ランジスタＴ11及びＴ12を介してコンデンサＣに充電さ
れる。
されるアナログ電圧をサンプルホールドするためのサン
プリング信号であり、トランジスタＴ11のゲートとイン
バータ15に入力している。インバータ15の出力はトラン
ジスタＴ12のゲートに入力している。このサンプリング
信号13がハイレベルとなることによってトランジスタＴ
11がオン、インバータ15の出力がロウレベルとなってト
ランジスタＴ12がオンする。こうして、アナログ入力端
子ＡＮ0に印加されたアナログ電圧が入力抵抗Ｒ11、ト
ランジスタＴ11及びＴ12を介してコンデンサＣに充電さ
れる。
信号14は、同様にアナログ入力端子ＡＮ1に印加される
アナログ電圧をサンプリングするためのサンプリング信
号で、トランジスタＴ13のゲートとインバータ16に入力
している。インバータ16の出力はトランジスタＴ14のゲ
ートに入力している。サンプリング信号14がハイレベル
となるとトランジスタＴ13がオン、インバータ16の出力
がロウレベルとなってトランジスタＴ14がオンする。こ
うして、入力抵抗Ｒ12、トランジスタＴ13及びＴ14を介
してコンデンサＣに充電される。
アナログ電圧をサンプリングするためのサンプリング信
号で、トランジスタＴ13のゲートとインバータ16に入力
している。インバータ16の出力はトランジスタＴ14のゲ
ートに入力している。サンプリング信号14がハイレベル
となるとトランジスタＴ13がオン、インバータ16の出力
がロウレベルとなってトランジスタＴ14がオンする。こ
うして、入力抵抗Ｒ12、トランジスタＴ13及びＴ14を介
してコンデンサＣに充電される。
サンプリング信号13及び14は、制御回路12によって選択
的に発生される。信号17はＡ／Ｄ変換回路11に対してコ
ンデンサＣにサンプルホールドされたアナログ電圧をデ
ィジタル値に変換開始させる信号である。制御回路11は
サンプリング信号13又は14を発生し、アナログ入力端子
ＡＮ0又はＡＮ1のアナログ電圧をサンプルホールドし、
信号17によってＡ／Ｄ変換回路を動作させて、ディジタ
ル出力信号18を得る。以上のように、Ａ／Ｄコンバータ
の基本的動作について従来例と同様である。
的に発生される。信号17はＡ／Ｄ変換回路11に対してコ
ンデンサＣにサンプルホールドされたアナログ電圧をデ
ィジタル値に変換開始させる信号である。制御回路11は
サンプリング信号13又は14を発生し、アナログ入力端子
ＡＮ0又はＡＮ1のアナログ電圧をサンプルホールドし、
信号17によってＡ／Ｄ変換回路を動作させて、ディジタ
ル出力信号18を得る。以上のように、Ａ／Ｄコンバータ
の基本的動作について従来例と同様である。
次に、アナログ入力端子ＡＮ0のアナログ電圧がサンプ
ルホールドされてＡ／Ｄ変換中とし、アナログ入力端子
ＡＮ1アナログ電圧にノイズがのった場合の影響につい
て詳述する。
ルホールドされてＡ／Ｄ変換中とし、アナログ入力端子
ＡＮ1アナログ電圧にノイズがのった場合の影響につい
て詳述する。
(1)アナログ入力端子ＡＮ1に、ノイズの発生等によって
電源電圧ＶDDより高い電圧が印加された場合。
電源電圧ＶDDより高い電圧が印加された場合。
第２図には、ダイオードＤ13及びトランジスタＴ14の断
面図を含む、アナログ入力端子ＡＮ1からサンプルホー
ルドコンデンサＣまでの回路図を示す（ダイオードＤ14
及びトランジスタＴ13は図示を省略）。従来例と同様に
トランジスタＴ14にはＰＮＰの寄生トランジスタＴr14
が形成される。
面図を含む、アナログ入力端子ＡＮ1からサンプルホー
ルドコンデンサＣまでの回路図を示す（ダイオードＤ14
及びトランジスタＴ13は図示を省略）。従来例と同様に
トランジスタＴ14にはＰＮＰの寄生トランジスタＴr14
が形成される。
ダイオードＤ13はアナログ入力端子ＡＮ1と電源ＶDDと
の間に接続され、ダイオードＤ13のＰＮ接合部はトラン
ジスタＴ14のソース拡散層のＰＮ接合部より十分大きく
（たとえば１０倍）形成されている。
の間に接続され、ダイオードＤ13のＰＮ接合部はトラン
ジスタＴ14のソース拡散層のＰＮ接合部より十分大きく
（たとえば１０倍）形成されている。
アナログ入力端子ＡＮ1に電源電圧ＶDDよりダイオード
の順電圧（0.7Ｖ程度）だけ高い電圧が印加されたとき
のダイオードＤ13の抵抗をＲD13、電流をｉD13とする。
寄生トランジスタＴr14のエミッタ抵抗をＲE14、入力抵
抗Ｒ12を介して流れるエミッタ電流をｉE14とする。こ
の場合、上述のようにＰＮ接合部の面積比が10倍なので
ＲD13はＲE14に比して無視できるほど小さく、従って、 ＲE14＋Ｒ12≫ＲD13となる。
の順電圧（0.7Ｖ程度）だけ高い電圧が印加されたとき
のダイオードＤ13の抵抗をＲD13、電流をｉD13とする。
寄生トランジスタＴr14のエミッタ抵抗をＲE14、入力抵
抗Ｒ12を介して流れるエミッタ電流をｉE14とする。こ
の場合、上述のようにＰＮ接合部の面積比が10倍なので
ＲD13はＲE14に比して無視できるほど小さく、従って、 ＲE14＋Ｒ12≫ＲD13となる。
こうして、抵抗の分流化によってｉE13≪ｉD14となり、
エミッタ電流ｉE13は非常に小さくなる。したがって、
コレクタ電流も非常に小さくなり、コンデンサＣにサン
プルホールドされたアナログ電圧の変動も無視できるほ
ど小さくなる。
エミッタ電流ｉE13は非常に小さくなる。したがって、
コレクタ電流も非常に小さくなり、コンデンサＣにサン
プルホールドされたアナログ電圧の変動も無視できるほ
ど小さくなる。
(2)接地電位より低い電圧が印加された場合。
第３図には、ダイオードＤ14及びトランジスタＴ13の断
面図を含むアナログ入力端子ＡＮ1からサンプルホール
ドコンデンサＣまでの回路を示す（ダイオードＤ13及び
トランジスタＴ14は図示を省略）。トランジスタＴ13に
は寄生トランジスタＴr13が形成される。ダイオードＤ
14はアナログ入力端子ＡＮ1とグラウンドとの間に接続
され、ダイオードＤ14のＰＮ接合部をトランジスタＴ13
のソース拡散層のＰＮ接合部より十分大きく（例えば10
倍）形成されている。
面図を含むアナログ入力端子ＡＮ1からサンプルホール
ドコンデンサＣまでの回路を示す（ダイオードＤ13及び
トランジスタＴ14は図示を省略）。トランジスタＴ13に
は寄生トランジスタＴr13が形成される。ダイオードＤ
14はアナログ入力端子ＡＮ1とグラウンドとの間に接続
され、ダイオードＤ14のＰＮ接合部をトランジスタＴ13
のソース拡散層のＰＮ接合部より十分大きく（例えば10
倍）形成されている。
したがって、ダイオードＤ14の抵抗をＲD14、電流をｉ
D14とし、寄生トランジスタＴr13のエミッタ接続をＲ
E13、入力抵抗Ｒ12を介して流れるエミッタ電流をｉE13
とすると、上述のようにＰＮ接合部の面積比が10倍なの
で、ＲD14はＲE13に比して無視できるほど小さく、Ｒ
E13＋Ｒ12≫ＲD14となる。その結果、この抵抗の分流化
によってｉE13≪ｉD13となり、エミッタ電流ｉE13は非
常に小さくなる。こうして、コレクタ電流も非常に小さ
くなり、コンデンサＣにサンプルホールドされたアナロ
グ電圧の変動も無視できるほど小さくなる。
D14とし、寄生トランジスタＴr13のエミッタ接続をＲ
E13、入力抵抗Ｒ12を介して流れるエミッタ電流をｉE13
とすると、上述のようにＰＮ接合部の面積比が10倍なの
で、ＲD14はＲE13に比して無視できるほど小さく、Ｒ
E13＋Ｒ12≫ＲD14となる。その結果、この抵抗の分流化
によってｉE13≪ｉD13となり、エミッタ電流ｉE13は非
常に小さくなる。こうして、コレクタ電流も非常に小さ
くなり、コンデンサＣにサンプルホールドされたアナロ
グ電圧の変動も無視できるほど小さくなる。
以上のように、ノイズの発生に起因するＡ／Ｄ変換誤差
は、無視できるほど小さくなる。
は、無視できるほど小さくなる。
本発明のアナログ電圧のサンプルホールド回路を、同回
路を有するような他の集積回路装置、例えばアナログコ
ンパレータ等の適用することもできる。
路を有するような他の集積回路装置、例えばアナログコ
ンパレータ等の適用することもできる。
発明の効果 以上説明したように、本発明のアナログ電圧のサンプル
ホールド回路を含むＡ／Ｄコンバータでは、Ａ／Ｄ変換
中に一方のアナログ入力端子に、ノイズの発生等によっ
て電源電圧より高い電圧又は接地電位より低い電圧が印
加されても、有意なＡ／Ｄ変換誤差が発生しない。
ホールド回路を含むＡ／Ｄコンバータでは、Ａ／Ｄ変換
中に一方のアナログ入力端子に、ノイズの発生等によっ
て電源電圧より高い電圧又は接地電位より低い電圧が印
加されても、有意なＡ／Ｄ変換誤差が発生しない。
したがって、本発明のアナログ電圧のサンプルホールド
回路は、広い分野にわたって活用することができる。
回路は、広い分野にわたって活用することができる。
第１図は、本発明のアナログ電圧のサンプルホールド回
路を含むＡ／Ｄコンバータの１実施例の構成を示すブロ
ツク図であり、 第２図は、第１図のダイオードＤ13及びトランジスタＴ
14の断面図を含むアナログ入力端子ＡＮ1からコンデン
サＣまでの回路図であり、 第３図は、同じくダイオードＤ14及びトランジスタＴ13
の断面図を含むアナログ入力端子ＡＮ1からコンデンサ
Ｃまでの回路図であり、 第４図は、従来のアナログ電圧のサンプルホールド回路
を含むＡ／Ｄコンバータの構成を示すブロツク図であ
り、 第５図は、トランジスタＴ43およびＴ44の断面図を含
む、アナログ入力端子ＡＮ1からコンデンサＣまでの回
路図である。 （主な参照番号） ＡＮ0，ＡＮ1・・アナログ入力端子、 Ｄ11〜Ｄ14・・ダイオード、 ＶDD・・電源、 Ｒ11〜Ｒ12・・入力抵抗、 Ｒ41〜Ｒ42・・入力抵抗、 Ｃ・・サンプルホールド用コンデンサ、 Ｔ11，Ｔ13・・Ｎチャネル型ＭＯＳ電界効果トランジス
タ、 Ｔ12，Ｔ14・・Ｐチャネル型ＭＯＳ電界効果トランジス
タ、 Ｔ41，Ｔ43・・Ｎチャネル型ＭＯＳ電界効果トランジス
タ、 Ｔ42，Ｔ44・・Ｐチャネル型ＭＯＳ電界効果トランジス
タ、 １１・・Ａ／Ｄ変換回路、 12・・制御回路、 ４１・・Ａ／Ｄ変換回路、 42・・制御回路、 Ｔr13，Ｔr14・・寄生トランジスタ、 Ｔr43，Ｔr44・・寄生トランジスタ。
路を含むＡ／Ｄコンバータの１実施例の構成を示すブロ
ツク図であり、 第２図は、第１図のダイオードＤ13及びトランジスタＴ
14の断面図を含むアナログ入力端子ＡＮ1からコンデン
サＣまでの回路図であり、 第３図は、同じくダイオードＤ14及びトランジスタＴ13
の断面図を含むアナログ入力端子ＡＮ1からコンデンサ
Ｃまでの回路図であり、 第４図は、従来のアナログ電圧のサンプルホールド回路
を含むＡ／Ｄコンバータの構成を示すブロツク図であ
り、 第５図は、トランジスタＴ43およびＴ44の断面図を含
む、アナログ入力端子ＡＮ1からコンデンサＣまでの回
路図である。 （主な参照番号） ＡＮ0，ＡＮ1・・アナログ入力端子、 Ｄ11〜Ｄ14・・ダイオード、 ＶDD・・電源、 Ｒ11〜Ｒ12・・入力抵抗、 Ｒ41〜Ｒ42・・入力抵抗、 Ｃ・・サンプルホールド用コンデンサ、 Ｔ11，Ｔ13・・Ｎチャネル型ＭＯＳ電界効果トランジス
タ、 Ｔ12，Ｔ14・・Ｐチャネル型ＭＯＳ電界効果トランジス
タ、 Ｔ41，Ｔ43・・Ｎチャネル型ＭＯＳ電界効果トランジス
タ、 Ｔ42，Ｔ44・・Ｐチャネル型ＭＯＳ電界効果トランジス
タ、 １１・・Ａ／Ｄ変換回路、 12・・制御回路、 ４１・・Ａ／Ｄ変換回路、 42・・制御回路、 Ｔr13，Ｔr14・・寄生トランジスタ、 Ｔr43，Ｔr44・・寄生トランジスタ。
Claims (1)
- 【請求項１】入力端子と入力抵抗とＣＭＯＳとで構成さ
れたアナログスイッチと、該入力端子に印加されたアナ
ログ電圧をサンプルホールドするコンデンサとを半導体
基板上に備えたアナログ電圧のサンプルホールド回路に
おいて、上記入力端子と上記回路の電源及び／又はグラ
ウンドとの間にダイオードが付設されており、該ダイオ
ードのＰＮ接合部は、上記入力端子に電源電圧より上記
ダイオードの順電圧だけ高い電圧が印加されたときまた
はグラウンドより上記ダイオードの順電圧だけ低い電圧
が印加されたときに、上記コンデンサにサンプルホール
ドされたアナログ電圧の変動を小さくするように、上記
アナログスイッチを構成するＭＯＳ電界効果トランジス
タのソース拡散層のＰＮ接合部に比して面積が大きいこ
とを特徴とするサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276099A JPH061894B2 (ja) | 1987-10-31 | 1987-10-31 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276099A JPH061894B2 (ja) | 1987-10-31 | 1987-10-31 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119994A JPH01119994A (ja) | 1989-05-12 |
| JPH061894B2 true JPH061894B2 (ja) | 1994-01-05 |
Family
ID=17564786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276099A Expired - Fee Related JPH061894B2 (ja) | 1987-10-31 | 1987-10-31 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061894B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162065A (ja) * | 1982-03-20 | 1983-09-26 | Nippon Gakki Seizo Kk | ゲ−ト保護回路 |
| US4595847A (en) * | 1983-10-20 | 1986-06-17 | Telmos, Inc. | Bi-directional high voltage analog switch having source to source connected field effect transistors |
| JPH0691196B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
-
1987
- 1987-10-31 JP JP62276099A patent/JPH061894B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01119994A (ja) | 1989-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |