JPH0362567A

JPH0362567A - 入力保護回路

Info

Publication number: JPH0362567A
Application number: JP19698989A
Authority: JP
Inventors: Koichi Murakami; 浩一村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1991-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体装置の入力保護回路に関し。

特にサージ耐量の大きな入力保護回路に関する。

〔従来技術〕

従来の入力保護回路としては、例えば「゛プロテクショ
ンオブモスインテグレーテッドサーキッツフロムデスト
ラクションバイエレクトロスタティック　ディスチャー
ジ”エレクトリキャルオーバーストレス／エレクトロス
タティックディスチャージシンポジュームプロスイーデ
ィングス　１９８０年、ｐｐ、　７３〜８０　（Ｋｅｌ
ｌｅｒ。

ＪＪ、、　”Ｐｒｏｔｅｃｔｉｏｎ　ｏｆ　ＭＯＳ　Ｉ
ｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓｆｒｏｍ　Ｄｅ
ｓｔｒｕｃｔｉｏｎ　ｂｙ　Ｅｌｅｃｔｒｏｓｔａｔｉ
ｃ　Ｄｉｓｃｈａｒｇｅ、”Ｅｌｅｃｔｒｉｃａｌ　０
ｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄ
ｉｓｃｈｒｇｅＳｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉ
ｎｇｓ、　ｐｐ、７３−８０１９８０）　Ｊに記載され
ているものがある。

第６図は、上記の従来例の断面図、第７図は第６図の等
倍回路図である。

以下、第６図および第７図に基づいて従来装置の構造お
よび動作について説明する。

第６図において、入力保護回路は、ｎ形基板１１の表面
近傍に形成された抵抗となる高濃度ｐ形拡散領域１３と
該ｎ形基板１１との間に形成された電源側ダイオード２
１と、Ｐ形ウェル領域エ２内に形成された高濃度ｎ形拡
散領域１４と該ｐ形つェル領域１２との間に形成された
接地側ダイオード２２から成る。

そして第７図に示すように、入力端子２４から（＋）サ
ージが印加された場合には、該サージ電流は電源側ダイ
オード２１を通って電源側に流れ込む。逆に入力端子２
４から（−）サージが印加された場合には、該サージ電
流は接地側から接地側ダイオード２２を通って入力端子
２４へ流れる。

特に静電サージなどのように出力インピーダンスの低い
サージの場合には、印加されたサージの立上りは急峻で
短時間に大電流が流れる。

また、従来の入力保護回路の他の例としては、例えば特
開昭６０−１４２５５６号に記載されているものがある
。

この従来例は、入力回路に抵抗とＣＭＯＳインバータと
を接続したものであり、ＣＭＯＳインバータを構成する
保護トランジスタのゲート酸化膜として厚いフィールド
酸化膜を用い、かつ、パンチスルーを起こしやすくする
ために、基板の不純物濃度を低くしている。

〔発明が解決しようとする課題〕

前者の従来装置においては、例えば静電サージ等が流れ
ると、（＋）サージの場合には高濃度Ｐ形拡散領域１３
の入力側で電流集中が起こって、その部分が破壊しやす
く、また、（−）サージの場合には電源側ダイオード２
１にブレークダウン電流が流れ、高濃度ｐ形拡散領域１
３の入力側で破壊しやすいという問題があった。また、
入力信号の遅れを小さくするために高濃度Ｐ形拡散領域
１３の抵抗値を小さくすると、静電サージ印加時に大電
流が流れ、ダイオード２１．２２でクランプできず、内
部回路のゲートに過電圧が加わってゲート破壊に至ると
いう問題があった。

一方、後者の従来例においては、保護トランジスタのゲ
ート酸化膜として厚いフィールド酸化膜（ｓ　ｏ　ｏ　
ｏ人程度）を用いているため、閾値電圧が高＜　（２０
Ｖ程度）なるので、入力電圧がかなり高く（または低く
）ならないと保護トランジスタが作動しない。そのため
保護トランジスタが動作する前に寄生ダイオードが破壊
される畏れがあり、かつ、トランジスタの邸動力も小さ
い、また。

基板の不純物濃度を薄くするため、製造プロセスを変更
する必要があるので、コストが高くなる、等の問題があ
る。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものである。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。

すなわち１本発明においては、基本的には、入力端子と
内部回路のゲートとの間に、ソースが電源に接続された
ＮｃｈＭＯＳトランジスタとソースが接地されたＰｃｈ
ＭＯＳトランジスタとを設け。

両トランジスタのゲートおよびドレインを入力端子に接
続したものである。

〔作　用〕

本発明の回路においては１通常のサージの場合には、寄
生ダイオードを通ってサージ電流が流れる。

また、静電サージのように立上りが急峻で大電流が流れ
る場合についての動作は以下のようになる。

まず、（＋）サージが印加された場合には、電源側寄生
ダイオードを通って電源側にサージ電流が流れるが、大
電流であるために入力端子の電圧は上昇する。そのため
、ＮｃｈＭＯ８ｈランジスタのドレインおよびゲートの
電位も上昇し、ＮｃｈＭＯＳトランジスタはターンオン
する。従ってサージ電流はＮｃｈＭ　ＯＳ　トランジス
タにバイパスして流れる。

同様に、（−）サージが印加された場合には、接地側寄
生ダイオードを通って接地側から電流が流れるが、大電
流であるために入力端子の電圧は降下する。そのためＰ
ｃｈＭＯＳトランジスタのドレインおよびゲートの電位
も降下し、ＰｃｈＭＯＳトランジスタはターンオンする
。従ってサージ電流はＰｃｈＭＯ８ｈランジスタにバイ
パスして流れる。

上記のごとく、本発明の回路においては、静電サージの
ような立上りの急峻なサージが印加された場合には、寄
生ダイオードと並列に接続されたＭＯＳトランジスタが
ターンオンすることにより、内部回路のゲートへの電圧
上昇（もしくは降下）を抑制することができる。

〔実施例〕

第１図は、本発明の一実施例の断面図であり、第２図は
第１図の等価回路図である。

まず、第１図において、ＰｃｈＭＯＳトランジスタ４４
は、ｎ形基板３１の表面近傍に形成され、そのソース３
４は接地され、ドレイン３３とゲート３５とは入力端子
４６に接続されている。

また、ＮｃｈＭ　ＯＳ　トランジスタ４５は、ｐ形つェ
ル領域３２の表面近傍に形成され、そのソース３７は電
源ＶＤＤに接続され、ドレイン３６とゲート３８とは入
力端子４６に接続されている。

また、ＰｃｈＭＯＳトランジスタ４４のドレイン３３と
ｎ形基板３工との間には、電源側寄生ダイオード４２が
形成され、ＮｃｈＭＯＳトランジスタ４５のドレイン３
６とＰ形つェル領域３２との間には、接地側寄生ダイオ
ード４３が形成されている。

次に、第２図の等価回路に基づいて動作を説明する。

第２図の等価回路において、通常のサージの場合には、
寄生ダイオード４２．４３を通ってサージ電流が流れる
。

一方、静電サージのように立上りが急峻で大電流が流れ
る場合についての動作は以下のようになる。

まず、（＋）サージが印加された場合には、電源側寄生
ダイオード４２を通って電源ＶＤＤ側にサージ電流が流
れるが、大電流であるために入力端子４６の電圧は上昇
する。そのため、ＮｃｈＭＯＳトランジスタ４５のドレ
イン３６およびゲート３８の電位も上昇し、ＮｃｈＭＯ
８ｈランジスタ４５はターンオンする。従ってサージ電
流はＮｃｈＭＯＳトランジスタ４５にバイパスして流れ
る。

同様に、（−）サージが印加された場合には、接地側寄
生ダイオード４３を通って接地側から電流が流れるが、
大電流であるために入力端子４６の電圧は降下する。そ
のためＰｃｈＭＯＳトランジスタ４４のドレイン３３お
よびゲート３５の電位も降下し、ＰｃｈＭＯＳトランジ
スタ４４はターンオンする。従ってサージ電流はＰｃｈ
ＭＯＳトランジスタ４４にバイパスして流れる。

上記のごとく、本実施例の回路においては、静電サージ
のような立上りの急峻なサージが印加された場合には、
寄生ダイオード４２．４３と並列に接続されたＭＯＳ）
−ランジスタがターンオンすることにより、内部回路の
ゲートへの電圧上昇（もしくは降下）を抑制することが
できる。

また、本実施例の回路においては、従来の入力保護回路
に比べて、ゲート電極を形成する程度の面禎増加でサー
ジ耐量を大幅に向上させることが出来る。

次に、第３図は、本発明の第２の実施例の等価回路図で
ある。

この実施例は、前記第１．２図の実施例において、入力
端子４６と入力保護回路との間に低抵抗値の入力抵抗５
１を挿入したものである。

本実施例においては、入力抵抗５１を設けたことにより
、立上りのより急峻なサージに対しても内部回路のゲー
トを有効に保護することが出来、かつ、入力保護回路の
ＭＯＳトランジスタ４５．４６のゲートに対しても内部
回路のゲートと同様に急峻なサージから保護することが
出来る。

なお、入力抵抗５１の抵抗値は、従来の入力保護回路に
比べて小さくすることが出来るので、入力信号の遅れは
極力小さくすることが出来る。

次に、第４図は、本発明の第３の実施例の等価回路図で
ある。

この実施例は、前記第１．２図の実施例において、内部
回路のゲート前段に低抵抗値の入力抵抗５２を挿入した
ものである。この入力抵抗５２を設けたことにより、立
上りのより急峻なサージに対しても内部回路のゲートを
有効に保護することが出来る。なお、この実施例におい
ても入力抵抗５２の抵抗値は、従来の入力保護回路に比
べて小さくすることが出来るので、入力信号の遅れは極
力小さくすることが出来る。

次に、第５図は、本発明の第４の実施例の等価回路図で
ある。

この実施例は、前記第４図の実施例において、入力保護
用のＭＯＳトランジスタ４５．４６のゲートにも低抵抗
値の入力抵抗５３．５４を挿入したものである。

上記の入力抵抗により、立上りのより急峻なサージに対
しても内部回路のゲートと同様に入力保護用のＭＯＳト
ランジスタのゲートを保護することが出来る。

なお、上記第３〜５図の実施例において、入力抵抗５１
〜５４は、ポリＳｉ、拡散層等の如何なる構造で形成し
てもよい。特に拡散層を用いた場合には、寄生ダイオー
ドが形成されるので、サージ耐量の増加に効果がある。

また、これまでの説明においては、ｎ形基板、ｐ形つェ
ル領域の場合の入力保護回路について述べたが、ｐ形基
板、ｎ形つェル領域の場合についても同様である。

〔発明の効果〕

以上説明してきたように、この発明によれば、入力端子
と内部回路のゲートとの間に、ソースが電源に接続され
たＮｃｈＭＯＳトランジスタとソースが接地されたＰｃ
ｈＭＯ８ｈランジスタとを設け、両トランジスタのゲー
トおよびドレインを入力端子に接続するように構成した
ことにより、わずかな面積の増加でサージ耐量を増大さ
せることが出来る。特に入力信号の遅延を極力小さくし
たいという用途の場合にゲート保護能力の大幅な向上を
実現することが出来る、という効果が得られる。

また、本発明の装置は、保護用のＭＯＳトランジスタの
ゲート酸化膜として、通常の薄い（数百人程度）ゲート
酸化膜を用いることが出来るので、閾値電圧が低く　（
ＩＶ程度）、そのため駆動力が高く、入力電圧がそれほ
ど高く（または低く）ならなくても保護トランジスタが
動作する。したがって寄生ダイオードが破壊される畏れ
がない。また、基板等も通常のものを用いることが出来
るので、製造プロセスを変える必要がなく、低コストで
実現することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、第２図は第１図の
等価回路図、第３図乃至第５図はそれぞれ本発明の他の
実施例の等価回路図、第６図は従来装置の一例の断面図
、第７図は第６図の等価回路図である。〈符号の説明〉３１・・・ｎ形基板３２・・・Ｐ形つェル領域３３・・・ＰｃｈＭＯＳトランジスタのドレイン３４・
・・ＰｃｈＭＯＳトランジスタのソース３５・・・Ｐｃ
ｈＭＯＳトランジスタのゲート３６・・・ＮｃｈＭＯＳ
トランジスタのドレイン３７・・・ＮｃｈＭＯＳトラン
ジスタのソース３８・・・ＮｅｈＭＯＳトランジスタの
ゲート３９・・・ゲート酸化膜４０・・・フィールド酸化膜４１・・・層間絶縁膜４２・・・電源側寄生ダイオード４３・・・接地側寄生ダイオード４・・・ＰｃｈＭＯ８ｈランジスタ５・・・ＮｃｈＭＯＳトランジスタ６・・・入力端子１〜５４・・・入力抵抗

Claims

【特許請求の範囲】

ＣＭＯＳ型の集積回路において、信号の入力端子と内部
回路のゲートとの間に、ゲートおよびドレインが上記入
力端子に直接または抵抗を介して接続され、ソースが電
源に接続されたＮｃｈＭＯＳトランジスタと、ゲートお
よびドレインが上記入力端子に直接または抵抗を介して
接続され、ソースが接地されたＰｃｈＭＯＳトランジス
タとを設け、かつ、上記入力端子と上記内部回路のゲー
トとの間を直接もしくは抵抗を介して接続したことを特
徴とする入力保護回路。