JPH05160397A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPH05160397A JPH05160397A JP32576791A JP32576791A JPH05160397A JP H05160397 A JPH05160397 A JP H05160397A JP 32576791 A JP32576791 A JP 32576791A JP 32576791 A JP32576791 A JP 32576791A JP H05160397 A JPH05160397 A JP H05160397A
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Abstract
(57)【要約】
【目的】 入力端子に（−）サージ等が入力されても同
一チップ上に形成されているＤＲＡＭやＳＲＡＭの記憶
が破壊されない入力保護回路を得ることを目的とする。 【構成】 ゲートが入力端子１に、一方電極が入力端子
１に、他方電極がＧＮＤ端子５に各々接続されたＰチャ
ネルＭＯＳトランジスタ５００を設ける。チップ上には
寄生ＮＰＮバイポーラトランジスタは形成されない。 【効果】 そのため、入力端子１に（−）サージが入力
されても寄生ＮＰＮバイポーラトランジスタがオンする
ことがなくなり、同一チップ上に形成されているＤＲＡ
ＭやＳＲＡＭの記憶が破壊されない。
一チップ上に形成されているＤＲＡＭやＳＲＡＭの記憶
が破壊されない入力保護回路を得ることを目的とする。 【構成】 ゲートが入力端子１に、一方電極が入力端子
１に、他方電極がＧＮＤ端子５に各々接続されたＰチャ
ネルＭＯＳトランジスタ５００を設ける。チップ上には
寄生ＮＰＮバイポーラトランジスタは形成されない。 【効果】 そのため、入力端子１に（−）サージが入力
されても寄生ＮＰＮバイポーラトランジスタがオンする
ことがなくなり、同一チップ上に形成されているＤＲＡ
ＭやＳＲＡＭの記憶が破壊されない。
Description
【０００１】
【産業上の利用分野】この発明は、メモリ内蔵ＩＣ等の
入力保護回路に関するものである。
入力保護回路に関するものである。
【０００２】
【従来の技術】従来、一般に使用される入力保護回路の
回路図を図５および図６に示す。図５において、１は入
力端子、２，３はダイオードである。ダイオード２は、
カソードが電源端子４に、アノードが入力端子１に各々
接続されている。ダイオード３は、カソードが入力端子
１に、アノードがＧＮＤに各々接続されている。ダイオ
ード２のアノードとダイオード３のカソードとの共通接
続点は、内部回路に接続されている。この回路におい
て、入力端子１に（＋）サージが印加されるとダイオー
ド２がオンし、（＋）サージが電源端子４に抜ける。一
方、入力端子１に（−）サージが印加されるとダイオー
ド３がオンし、（−）サージが吸収される。
回路図を図５および図６に示す。図５において、１は入
力端子、２，３はダイオードである。ダイオード２は、
カソードが電源端子４に、アノードが入力端子１に各々
接続されている。ダイオード３は、カソードが入力端子
１に、アノードがＧＮＤに各々接続されている。ダイオ
ード２のアノードとダイオード３のカソードとの共通接
続点は、内部回路に接続されている。この回路におい
て、入力端子１に（＋）サージが印加されるとダイオー
ド２がオンし、（＋）サージが電源端子４に抜ける。一
方、入力端子１に（−）サージが印加されるとダイオー
ド３がオンし、（−）サージが吸収される。
【０００３】図６において、６はＮチャネルＭＯＳトラ
ンジスタ（以下ＮＭＯＳトランジスタという）であり、
ドレインが入力端子１に、ソースがＧＮＤおよびバルク
（バックゲート）に、ゲートがソースに各々接続されて
いる。７は、ＮＭＯＳトランジスタ６に存在する寄生ダ
イオードであり、カソードが入力端子１に、アノードが
バルク（バックゲート）に各々接続されている。この回
路は入力電圧が電源Ｖccの電位より高い場合に使用する
回路である。入力端子１に（＋）サージが印加されると
ＮＭＯＳトランジスタ６のブレークダウン（オフ耐圧）
で吸収される。一方、（−）サージが入力されると寄生
ダイオード７がオンし、（−）サージが吸収される。
ンジスタ（以下ＮＭＯＳトランジスタという）であり、
ドレインが入力端子１に、ソースがＧＮＤおよびバルク
（バックゲート）に、ゲートがソースに各々接続されて
いる。７は、ＮＭＯＳトランジスタ６に存在する寄生ダ
イオードであり、カソードが入力端子１に、アノードが
バルク（バックゲート）に各々接続されている。この回
路は入力電圧が電源Ｖccの電位より高い場合に使用する
回路である。入力端子１に（＋）サージが印加されると
ＮＭＯＳトランジスタ６のブレークダウン（オフ耐圧）
で吸収される。一方、（−）サージが入力されると寄生
ダイオード７がオンし、（−）サージが吸収される。
【０００４】
【発明が解決しようとする課題】図７は図５に示した入
力保護回路の問題点を説明するための回路図であり、入
力保護回路と同一チップ上にＳＲＡＭ（スタティックＲ
ＡＭ）やＤＲＡＭ（ダイナミックＲＡＭ）が形成された
場合の等価回路を示している。図において、２００はＳ
ＲＡＭ、３００はＤＲＡＭである。ＳＲＡＭ２００は、
ＮＭＯＳトランジスタ２０１，２０２、抵抗２０３，２
０４よりなる。ＮＭＯＳトランジスタ２０１は、ドレイ
ンが抵抗２０３を介して電源端子４に、ソースがＧＮＤ
端子５に、ゲートがＮＭＯＳトランジスタ２０２のドレ
インに各々接続されている。ＮＭＯＳトランジスタ２０
２は、ドレインが抵抗２０４を介して電源端子４に、ソ
ースがＧＮＤ端子５に、ゲートがＮＭＯＳトランジスタ
２０１のドレインに各々接続されている。
力保護回路の問題点を説明するための回路図であり、入
力保護回路と同一チップ上にＳＲＡＭ（スタティックＲ
ＡＭ）やＤＲＡＭ（ダイナミックＲＡＭ）が形成された
場合の等価回路を示している。図において、２００はＳ
ＲＡＭ、３００はＤＲＡＭである。ＳＲＡＭ２００は、
ＮＭＯＳトランジスタ２０１，２０２、抵抗２０３，２
０４よりなる。ＮＭＯＳトランジスタ２０１は、ドレイ
ンが抵抗２０３を介して電源端子４に、ソースがＧＮＤ
端子５に、ゲートがＮＭＯＳトランジスタ２０２のドレ
インに各々接続されている。ＮＭＯＳトランジスタ２０
２は、ドレインが抵抗２０４を介して電源端子４に、ソ
ースがＧＮＤ端子５に、ゲートがＮＭＯＳトランジスタ
２０１のドレインに各々接続されている。
【０００５】ＤＲＡＭ３００は、ＮＭＯＳトランジスタ
３０１、キャパシタ３０２よりなる。ＮＭＯＳトランジ
スタ３０１は、ゲートがワード線に、ドレインがビット
線に、ソースがキャパシタ３０２を介してＧＮＤ端子５
に各々接続されている。
３０１、キャパシタ３０２よりなる。ＮＭＯＳトランジ
スタ３０１は、ゲートがワード線に、ドレインがビット
線に、ソースがキャパシタ３０２を介してＧＮＤ端子５
に各々接続されている。
【０００６】４００は、図５に示した入力保護回路，Ｓ
ＲＡＭ２００およびＤＲＡＭ３００を同一チップ上に形
成した場合に形成される寄生ＮＰＮバイポーラトランジ
スタである。寄生ＮＰＮバイポーラトランジスタ４００
は、ダイオード３のカソード、ダイオード３のアノー
ド、ＮＭＯＳトランジスタ２０１のドレインおよびＮＭ
ＯＳトランジスタ３０１のソースにより形成されてい
る。
ＲＡＭ２００およびＤＲＡＭ３００を同一チップ上に形
成した場合に形成される寄生ＮＰＮバイポーラトランジ
スタである。寄生ＮＰＮバイポーラトランジスタ４００
は、ダイオード３のカソード、ダイオード３のアノー
ド、ＮＭＯＳトランジスタ２０１のドレインおよびＮＭ
ＯＳトランジスタ３０１のソースにより形成されてい
る。
【０００７】図８は図７に示した回路を１チップ上に形
成した場合の概略断面図である。この断面図においては
図７に示したダイオード２およびＮＭＯＳトランジスタ
２０２を省略している。ｐ型基板１００上にｐ- 型ウエ
ル１１０を形成し、該ｐ- 型ウエル１１０内にｎ+ 型拡
散層１２０を形成する。ｐ- 型ウエル１１０とｎ+ 型拡
散層１２０によりダイオード３が構成される。ｐ- 型ウ
エル１１０はｐ型拡散層１３０を介してＧＮＤ端子５に
接続されている。ｐ型基板１００上にｎ+ 型拡散層１４
０，１５０，１６０，１７０が選択的に形成されてい
る。ｎ+ 型拡散層１４０，１５０は各々ＮＭＯＳトラン
ジスタ２０１のドレイン，ソースを形成する。ｎ+ 型拡
散層１４０は抵抗２０３を介して電源端子４に、ｎ+ 型
拡散層１５０は直接ＧＮＤ端子５に各々接続されてい
る。ＮＭＯＳトランジスタ２０１のゲートはＮＭＯＳト
ランジスタ２０１のドレインに接続されている。
成した場合の概略断面図である。この断面図においては
図７に示したダイオード２およびＮＭＯＳトランジスタ
２０２を省略している。ｐ型基板１００上にｐ- 型ウエ
ル１１０を形成し、該ｐ- 型ウエル１１０内にｎ+ 型拡
散層１２０を形成する。ｐ- 型ウエル１１０とｎ+ 型拡
散層１２０によりダイオード３が構成される。ｐ- 型ウ
エル１１０はｐ型拡散層１３０を介してＧＮＤ端子５に
接続されている。ｐ型基板１００上にｎ+ 型拡散層１４
０，１５０，１６０，１７０が選択的に形成されてい
る。ｎ+ 型拡散層１４０，１５０は各々ＮＭＯＳトラン
ジスタ２０１のドレイン，ソースを形成する。ｎ+ 型拡
散層１４０は抵抗２０３を介して電源端子４に、ｎ+ 型
拡散層１５０は直接ＧＮＤ端子５に各々接続されてい
る。ＮＭＯＳトランジスタ２０１のゲートはＮＭＯＳト
ランジスタ２０１のドレインに接続されている。
【０００８】ｎ+ 型拡散層１６０，１７０は各々ＮＭＯ
Ｓトランジスタ３０１のソース，ドレインを形成する。
ｎ+ 型拡散層１６０はコンデンサ３０２を介してＧＮＤ
端子５に、ｎ+ 型拡散層１７０はビット線に各々接続さ
れている。ＮＭＯＳトランジスタ３０１のゲートはワー
ド線に接続されている。ｎ+ 型拡散層１２０，１４０，
１６０およびｐ型基板１００，ｐ- 型ウエル１１０によ
り寄生ＮＰＮバイポーラトランジスタが形成される。
Ｓトランジスタ３０１のソース，ドレインを形成する。
ｎ+ 型拡散層１６０はコンデンサ３０２を介してＧＮＤ
端子５に、ｎ+ 型拡散層１７０はビット線に各々接続さ
れている。ＮＭＯＳトランジスタ３０１のゲートはワー
ド線に接続されている。ｎ+ 型拡散層１２０，１４０，
１６０およびｐ型基板１００，ｐ- 型ウエル１１０によ
り寄生ＮＰＮバイポーラトランジスタが形成される。
【０００９】従来の入力保護回路を図８のようにＳＲＡ
ＭやＤＲＡＭとともに１チップ上に形成した場合、入力
端子１に印加される入力信号にアンダーシュートが生じ
ると寄生ＮＰＮバイポーラトランジスタ４００がオン
し、ｎ+ 型拡散層１４０，１６０から電流を引っ張り、
同一チップ内に形成されたＳＲＡＭやＤＲＡＭにおいて
メモリの情報が破壊されてしまうという問題点がある。
ＭやＤＲＡＭとともに１チップ上に形成した場合、入力
端子１に印加される入力信号にアンダーシュートが生じ
ると寄生ＮＰＮバイポーラトランジスタ４００がオン
し、ｎ+ 型拡散層１４０，１６０から電流を引っ張り、
同一チップ内に形成されたＳＲＡＭやＤＲＡＭにおいて
メモリの情報が破壊されてしまうという問題点がある。
【００１０】すなわち、図７，図８におけるＳＲＡＭ２
００の負荷抵抗２０３はＴΩ（テラオーム）のオーダー
であり、ＰＡ（ピコアンペア）オーダーの電流Ｉ１が引
っ張られるとＮＭＯＳトランジスタ２０１のドレインは
“Ｈ”レベルから“Ｌ”レベルに変化してしまう。
００の負荷抵抗２０３はＴΩ（テラオーム）のオーダー
であり、ＰＡ（ピコアンペア）オーダーの電流Ｉ１が引
っ張られるとＮＭＯＳトランジスタ２０１のドレインは
“Ｈ”レベルから“Ｌ”レベルに変化してしまう。
【００１１】また、ＤＲＡＭ３００ではキャパシタ３０
２の電荷の有無で情報を記憶しているのだが、寄生ＮＰ
Ｎバイポーラトランジスタ４００がオンして電流Ｉ２が
流れると、キャパシタ３０２の容量はｆＦ（フェムトフ
ァラッド）のオーダーでありＤＲＡＭの情報は簡単に
“Ｈ”レベルから“Ｌ”レベルに変化する。
２の電荷の有無で情報を記憶しているのだが、寄生ＮＰ
Ｎバイポーラトランジスタ４００がオンして電流Ｉ２が
流れると、キャパシタ３０２の容量はｆＦ（フェムトフ
ァラッド）のオーダーでありＤＲＡＭの情報は簡単に
“Ｈ”レベルから“Ｌ”レベルに変化する。
【００１２】なお、図６に示した入力保護回路を用いた
場合にもＮＭＯＳトランジスタ６を構成するｐ型ウエル
およびｎ+ 型拡散層と、上述したＳＲＡＭ２００，ＤＲ
ＡＭ３００を構成するＮＭＯＳトランジスタ２０１，３
０１のｎ+ 型拡散層１４０，１６０とにより寄生ＮＰＮ
バイポーラトランジスタが形成され、図５に示した入力
保護回路を用いた場合と同様の問題が生じる。
場合にもＮＭＯＳトランジスタ６を構成するｐ型ウエル
およびｎ+ 型拡散層と、上述したＳＲＡＭ２００，ＤＲ
ＡＭ３００を構成するＮＭＯＳトランジスタ２０１，３
０１のｎ+ 型拡散層１４０，１６０とにより寄生ＮＰＮ
バイポーラトランジスタが形成され、図５に示した入力
保護回路を用いた場合と同様の問題が生じる。
【００１３】この発明は上記のような問題点を解決する
ためになされたもので、入力端子に（−）サージが入力
されたり、入力信号にアンダーシュートが生じてもＳＲ
ＡＭやＤＲＡＭの記憶が破壊されない入力保護回路を得
ることを目的とする。
ためになされたもので、入力端子に（−）サージが入力
されたり、入力信号にアンダーシュートが生じてもＳＲ
ＡＭやＤＲＡＭの記憶が破壊されない入力保護回路を得
ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る入力保護
回路の第１の態様は、入力端子からの負の入力サージを
吸収するための入力保護回路であって、ゲートが前記入
力端子に、一方電極が前記入力端子に、他方電極が低電
位電源端子に各々接続されたＰチャネルＭＯＳトランジ
スタを備えたことを特徴とする。
回路の第１の態様は、入力端子からの負の入力サージを
吸収するための入力保護回路であって、ゲートが前記入
力端子に、一方電極が前記入力端子に、他方電極が低電
位電源端子に各々接続されたＰチャネルＭＯＳトランジ
スタを備えたことを特徴とする。
【００１５】この発明に係る入力保護回路の第２の態様
は、第１の態様におけるＰチャネルＭＯＳトランジスタ
のバルクを高電位電源端子に接続したことを特徴とす
る。
は、第１の態様におけるＰチャネルＭＯＳトランジスタ
のバルクを高電位電源端子に接続したことを特徴とす
る。
【００１６】この発明に係る入力保護回路の第３の態様
は、第２の態様におけるＰチャネルＭＯＳトランジスタ
の閾値をチャネルドープにより設定したことを特徴とす
る。
は、第２の態様におけるＰチャネルＭＯＳトランジスタ
の閾値をチャネルドープにより設定したことを特徴とす
る。
【００１７】この発明に係る入力保護回路の第４の態様
は、第２の態様における入力端子とＰチャネルＭＯＳト
ランジスタのゲートとの間に抵抗を設けたことを特徴と
する。
は、第２の態様における入力端子とＰチャネルＭＯＳト
ランジスタのゲートとの間に抵抗を設けたことを特徴と
する。
【００１８】
【作用】この発明の第１の態様においては、ゲートが入
力端子に、一方電極が入力端子に、他方電極が低電位電
源端子に各々接続されたＰチャネルＭＯＳトランジスタ
を設けたので、チップ上に寄生ＮＰＮバイポーラトラン
ジスタが形成されない。
力端子に、一方電極が入力端子に、他方電極が低電位電
源端子に各々接続されたＰチャネルＭＯＳトランジスタ
を設けたので、チップ上に寄生ＮＰＮバイポーラトラン
ジスタが形成されない。
【００１９】この発明の第２の態様においては、第１の
態様におけるＰチャネルＭＯＳトランジスタのバルクを
高電位電源端子に接続したので、ＰチャネルＭＯＳトラ
ンジスタのバルク電位が不安定にならない。
態様におけるＰチャネルＭＯＳトランジスタのバルクを
高電位電源端子に接続したので、ＰチャネルＭＯＳトラ
ンジスタのバルク電位が不安定にならない。
【００２０】この発明の第３の態様においては、第２の
態様のＰチャネルＭＯＳトランジスタをチャネルドープ
により閾値が設定されたトランジスタにしたので、Ｐチ
ャネルＭＯＳトランジスタのバルクを高電位電源端子に
接続していても閾値を低くできる。
態様のＰチャネルＭＯＳトランジスタをチャネルドープ
により閾値が設定されたトランジスタにしたので、Ｐチ
ャネルＭＯＳトランジスタのバルクを高電位電源端子に
接続していても閾値を低くできる。
【００２１】この発明の第４の態様においては、第２の
態様における入力端子とＰチャネルＭＯＳトランジスタ
のゲートとの間に抵抗を接続したので、入力端子にサー
ジが入力された場合、サージがなまってＰチャネルＭＯ
Ｓトランジスタのゲートに入力される。
態様における入力端子とＰチャネルＭＯＳトランジスタ
のゲートとの間に抵抗を接続したので、入力端子にサー
ジが入力された場合、サージがなまってＰチャネルＭＯ
Ｓトランジスタのゲートに入力される。
【００２２】
【実施例】図１はこの発明に係る入力保護回路の一実施
例を示す回路図である。図において、図５に示した従来
回路との相違点は、ダイオード３をなくし新たにＰチャ
ネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと
いう）５００を設けたことである。ＰＭＯＳトランジス
タ５００は、ゲートが入力端子１に、ソースがＧＮＤ端
子５に各々接続され、ドレインが入力端子１に接続され
るとともダイオード２を介して電源端子４にも接続され
ている。
例を示す回路図である。図において、図５に示した従来
回路との相違点は、ダイオード３をなくし新たにＰチャ
ネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと
いう）５００を設けたことである。ＰＭＯＳトランジス
タ５００は、ゲートが入力端子１に、ソースがＧＮＤ端
子５に各々接続され、ドレインが入力端子１に接続され
るとともダイオード２を介して電源端子４にも接続され
ている。
【００２３】次に動作について説明する。通常、入力端
子１への入力電圧はＧＮＤ電位から電源電位Ｖccの間の
電圧であるので、ＰＭＯＳトランジスタ５００のゲート
電位はＧＮＤ電位より大きい。そのため、ＰＭＯＳトラ
ンジスタ５００はオフ状態にあり、通常動作に影響を与
えない。
子１への入力電圧はＧＮＤ電位から電源電位Ｖccの間の
電圧であるので、ＰＭＯＳトランジスタ５００のゲート
電位はＧＮＤ電位より大きい。そのため、ＰＭＯＳトラ
ンジスタ５００はオフ状態にあり、通常動作に影響を与
えない。
【００２４】入力端子１への入力信号にアンダーシュー
トがあったり、入力端子１に（−）サージが印加される
と、ＰＭＯＳトランジスタ５００のゲート電位がソース
電位より低くなりＰＭＯＳトランジスタ５００がオンす
る。すると、ＧＮＤ端子４→ＰＭＯＳトランジスタ５０
０のソース→ＰＭＯＳトランジスタのドレイン→入力端
子１の方向に電流が流れ、入力信号のアンダーシュート
や（−）サージが吸収される。なお、入力端子１に
（＋）サージが入力された場合には従来と同様ダイオー
ド２がオンして（＋）サージを吸収する。
トがあったり、入力端子１に（−）サージが印加される
と、ＰＭＯＳトランジスタ５００のゲート電位がソース
電位より低くなりＰＭＯＳトランジスタ５００がオンす
る。すると、ＧＮＤ端子４→ＰＭＯＳトランジスタ５０
０のソース→ＰＭＯＳトランジスタのドレイン→入力端
子１の方向に電流が流れ、入力信号のアンダーシュート
や（−）サージが吸収される。なお、入力端子１に
（＋）サージが入力された場合には従来と同様ダイオー
ド２がオンして（＋）サージを吸収する。
【００２５】図４は図１に示した入力保護回路および図
６に示したＳＲＡＭ，ＤＲＡＭを同一チップ上に形成し
た場合の概略断面図である。ｐ型基板１００上にｎ型ウ
エル７００を形成し、ｎ型ウエル７００上にｐ型拡散層
７１０，７２０を選択的に形成する。ｎ型ウエル７０
０，ｐ型拡散層７１０，７２０によりＰＭＯＳトランジ
スタ５００が形成されている。その他の構成は図８に示
した断面図と同様である。
６に示したＳＲＡＭ，ＤＲＡＭを同一チップ上に形成し
た場合の概略断面図である。ｐ型基板１００上にｎ型ウ
エル７００を形成し、ｎ型ウエル７００上にｐ型拡散層
７１０，７２０を選択的に形成する。ｎ型ウエル７０
０，ｐ型拡散層７１０，７２０によりＰＭＯＳトランジ
スタ５００が形成されている。その他の構成は図８に示
した断面図と同様である。
【００２６】この構成からわかるように、従来形成され
ていた寄生ＮＰＮバイポーラトランジスタ４００（図
７，図８参照）が形成されないので、入力端子１に
（−）サージが入力されたり、入力信号にアンダーシュ
ートが生じてもＮＭＯＳトランジスタ２０１のドレイン
（ｎ+ 拡散層１４０）およびＮＭＯＳトランジスタ３０
１のドレイン（ｎ+ 拡散層１６０）から電流が引き抜か
れることがなくなる。その結果、（−）サージや入力信
号のアンダーシュートが原因で従来のようにＳＲＡＭや
ＤＲＡＭの記憶が破壊されることがなくなる。
ていた寄生ＮＰＮバイポーラトランジスタ４００（図
７，図８参照）が形成されないので、入力端子１に
（−）サージが入力されたり、入力信号にアンダーシュ
ートが生じてもＮＭＯＳトランジスタ２０１のドレイン
（ｎ+ 拡散層１４０）およびＮＭＯＳトランジスタ３０
１のドレイン（ｎ+ 拡散層１６０）から電流が引き抜か
れることがなくなる。その結果、（−）サージや入力信
号のアンダーシュートが原因で従来のようにＳＲＡＭや
ＤＲＡＭの記憶が破壊されることがなくなる。
【００２７】上記実施例においては、ＰＭＯＳトランジ
スタ５００のｎ型ウエル７００（バルク）をオープンに
している。このようにするとＰＭＯＳトランジスタ５０
０のｎ型ウエル７００の電位が不安定になり、ＰＭＯＳ
トランジスタ５００のソース・ドレイン間にリーク電流
が生じる可能性がある。そこで、ｎ型ウエル７００を定
電位に固定する必要がある。
スタ５００のｎ型ウエル７００（バルク）をオープンに
している。このようにするとＰＭＯＳトランジスタ５０
０のｎ型ウエル７００の電位が不安定になり、ＰＭＯＳ
トランジスタ５００のソース・ドレイン間にリーク電流
が生じる可能性がある。そこで、ｎ型ウエル７００を定
電位に固定する必要がある。
【００２８】ＰＭＯＳトランジスタ５００のバルク（バ
ックゲート）をソースに接続した場合、入力端子１が寄
生ダイオードを介してＧＮＤ端子５に接続されるため不
都合である。そのため、図２に示すように、バルクを電
源端子４に接続している。このようにしてバルク電位を
固定し、ＰＭＯＳトランジスタ５００のソース・ドレイ
ン間にリーク電流が生じることを防止している。
ックゲート）をソースに接続した場合、入力端子１が寄
生ダイオードを介してＧＮＤ端子５に接続されるため不
都合である。そのため、図２に示すように、バルクを電
源端子４に接続している。このようにしてバルク電位を
固定し、ＰＭＯＳトランジスタ５００のソース・ドレイ
ン間にリーク電流が生じることを防止している。
【００２９】一方、ＰＭＯＳトランジスタ５００のバル
クを電源端子４に接続するとＰＭＯＳトランジスタ５０
０のオン電圧がバックゲート効果により高くなる。ＰＭ
ＯＳトランジスタ５００のオン電圧が高くなると、より
低い（−）サージが入力されないとＰＭＯＳトランジス
タ５００がオンせず、充分に（−）サージを吸収できな
い。そこで、図４に示すＰＭＯＳトランジスタ５００の
ゲート領域の半導体面（ｎ型ウエル７００の表面）にボ
ロン等のｐ型不純物を注入（チャネルドープ）し、反転
層が形成され易くしてＰＭＯＳトランジスタ５００の閾
値電圧を低くすることにより（−）サージを十分に吸収
できるようにすることが有効となる。なお、ＰＭＯＳト
ランジスタ５００のバルクをオープンにしている場合、
オン電圧が高くはならないので、上記実施例のようにチ
ャネルドープによりＰＭＯＳトランジスタ５００の閾値
を低下させる必要はない。
クを電源端子４に接続するとＰＭＯＳトランジスタ５０
０のオン電圧がバックゲート効果により高くなる。ＰＭ
ＯＳトランジスタ５００のオン電圧が高くなると、より
低い（−）サージが入力されないとＰＭＯＳトランジス
タ５００がオンせず、充分に（−）サージを吸収できな
い。そこで、図４に示すＰＭＯＳトランジスタ５００の
ゲート領域の半導体面（ｎ型ウエル７００の表面）にボ
ロン等のｐ型不純物を注入（チャネルドープ）し、反転
層が形成され易くしてＰＭＯＳトランジスタ５００の閾
値電圧を低くすることにより（−）サージを十分に吸収
できるようにすることが有効となる。なお、ＰＭＯＳト
ランジスタ５００のバルクをオープンにしている場合、
オン電圧が高くはならないので、上記実施例のようにチ
ャネルドープによりＰＭＯＳトランジスタ５００の閾値
を低下させる必要はない。
【００３０】図３はこの発明の他の実施例を示す回路図
である。この実施例では図２に示した実施例に抵抗６０
０，６１０をさらに設けている。抵抗６００，６１０は
入力端子１とＰＭＯＳトランジスタ５００のゲートとの
間に直列に接続されている。抵抗６００，６１０を設け
ることによりサージを緩和し、ＰＭＯＳトランジスタ５
００のゲート酸化膜をサージによる破壊から保護してい
る。
である。この実施例では図２に示した実施例に抵抗６０
０，６１０をさらに設けている。抵抗６００，６１０は
入力端子１とＰＭＯＳトランジスタ５００のゲートとの
間に直列に接続されている。抵抗６００，６１０を設け
ることによりサージを緩和し、ＰＭＯＳトランジスタ５
００のゲート酸化膜をサージによる破壊から保護してい
る。
【００３１】なお、抵抗６００，６１０は図１に示した
回路におけるＰＭＯＳトランジスタ５００のゲートと入
力端子１との間に設けても同様の効果が得られる。
回路におけるＰＭＯＳトランジスタ５００のゲートと入
力端子１との間に設けても同様の効果が得られる。
【００３２】
【発明の効果】以上のように請求項１に記載の発明によ
れば、ゲートが入力端子に、一方電極が入力端子に、他
方電極が低電位電源端子に各々接続されたＰチャネルＭ
ＯＳトランジスタを設けたので、チップ上に寄生ＮＰＮ
バイポーラトランジスタが形成されない。その結果、入
力端子に負のサージが入力されたり、入力信号にアンダ
ーシュート生じても寄生ＮＰＮバイポーラトランジスタ
がオンすることがなくなり、ＳＲＡＭやＤＲＡＭの記憶
が破壊されないという効果がある。
れば、ゲートが入力端子に、一方電極が入力端子に、他
方電極が低電位電源端子に各々接続されたＰチャネルＭ
ＯＳトランジスタを設けたので、チップ上に寄生ＮＰＮ
バイポーラトランジスタが形成されない。その結果、入
力端子に負のサージが入力されたり、入力信号にアンダ
ーシュート生じても寄生ＮＰＮバイポーラトランジスタ
がオンすることがなくなり、ＳＲＡＭやＤＲＡＭの記憶
が破壊されないという効果がある。
【００３３】請求項２に記載の発明によれば、請求項１
におけるＰチャネルＭＯＳトランジスタのバルクを高電
位電源端子に接続したので、ＰチャネルＭＯＳトランジ
スタのバルク電位が不安定にならない。その結果、請求
項１の発明の効果に加えて、ＰチャネルＭＯＳトランジ
スタのソース・ドレイン間にリーク電流が流れる可能性
がなくなるという効果がある。
におけるＰチャネルＭＯＳトランジスタのバルクを高電
位電源端子に接続したので、ＰチャネルＭＯＳトランジ
スタのバルク電位が不安定にならない。その結果、請求
項１の発明の効果に加えて、ＰチャネルＭＯＳトランジ
スタのソース・ドレイン間にリーク電流が流れる可能性
がなくなるという効果がある。
【００３４】請求項３に記載の発明によれば、請求項２
のＰチャネルＭＯＳトランジスタをチャネルドープによ
り閾値が設定されたトランジスタにしたので、Ｐチャネ
ルＭＯＳトランジスタのバックゲートを高電位電源端子
に接続することにより本来なら閾値が高くなってしまう
場合であっても閾値を調整して低くできる。その結果、
請求項１，２に記載の発明の効果に加えて、入力端子に
入力される（−）サージのレベルが著しく低くならなく
てもＰチャネルＭＯＳトランジスタがオンして（−）サ
ージを吸収するという効果がある。
のＰチャネルＭＯＳトランジスタをチャネルドープによ
り閾値が設定されたトランジスタにしたので、Ｐチャネ
ルＭＯＳトランジスタのバックゲートを高電位電源端子
に接続することにより本来なら閾値が高くなってしまう
場合であっても閾値を調整して低くできる。その結果、
請求項１，２に記載の発明の効果に加えて、入力端子に
入力される（−）サージのレベルが著しく低くならなく
てもＰチャネルＭＯＳトランジスタがオンして（−）サ
ージを吸収するという効果がある。
【００３５】請求項４に記載の発明によれば、請求項２
における入力端子とＰチャネルＭＯＳトランジスタのゲ
ートとの間に抵抗を接続したので、入力端子にサージが
入力された場合、サージがなまってＰチャネルＭＯＳト
ランジスタのゲートに入力される。その結果、請求項
１，２，３に記載の発明の効果に加えて、入力端子に入
力されるサージによりＰチャネルＭＯＳトランジスタの
ゲート酸化膜が破壊されにくくなるという効果がある。
における入力端子とＰチャネルＭＯＳトランジスタのゲ
ートとの間に抵抗を接続したので、入力端子にサージが
入力された場合、サージがなまってＰチャネルＭＯＳト
ランジスタのゲートに入力される。その結果、請求項
１，２，３に記載の発明の効果に加えて、入力端子に入
力されるサージによりＰチャネルＭＯＳトランジスタの
ゲート酸化膜が破壊されにくくなるという効果がある。
【図１】この発明に係る入力保護回路の一実施例を示す
回路図である。
回路図である。
【図２】この発明に係る入力保護回路の他の実施例を示
す回路図である。
す回路図である。
【図３】この発明に係る入力保護回路のさらに他の実施
例を示す回路図である。
例を示す回路図である。
【図４】図１に示した回路を実際にチップ上に形成した
場合の概略断面図である。
場合の概略断面図である。
【図５】従来の入力保護回路を示す回路図である。
【図６】従来の他の入力保護回路を示す回路図である。
【図７】図５に示した入力保護回路の問題点を説明する
ための回路図である。
ための回路図である。
【図８】図７に示した回路を実際にチップ上に形成した
場合の概略断面図である。
場合の概略断面図である。
１ 入力端子 ３ 電源端子 ４ ＧＮＤ端子 ５００ ＰＭＯＳチャネルトランジスタ ６００，６１０ 抵抗
Claims (4)
- 【請求項１】 入力端子からの負の入力サージを吸収す
るための入力保護回路であって、 ゲートが前記入力端子に、一方電極が前記入力端子に、
他方電極が低電位電源端子に各々接続されたＰチャネル
ＭＯＳトランジスタを備えたことを特徴とする入力保護
回路。 - 【請求項２】 前記ＰチャネルＭＯＳトランジスタのバ
ルクを高電位電源端子に接続したことを特徴とする請求
項１に記載の入力保護回路。 - 【請求項３】 前記ＰチャネルＭＯＳトランジスタがチ
ャネルドープにより閾値が設定されたトランジスタであ
ることを特徴とする請求項２に記載の入力保護回路。 - 【請求項４】 前記入力端子と前記ＰチャネルＭＯＳト
ランジスタのゲートとの間に抵抗を接続したことを特徴
とする請求項２に記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32576791A JPH05160397A (ja) | 1991-12-10 | 1991-12-10 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32576791A JPH05160397A (ja) | 1991-12-10 | 1991-12-10 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160397A true JPH05160397A (ja) | 1993-06-25 |
Family
ID=18180398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32576791A Pending JPH05160397A (ja) | 1991-12-10 | 1991-12-10 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160397A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137478A (ja) * | 1986-11-28 | 1988-06-09 | Ricoh Co Ltd | 保護回路をもつ半導体装置の製造方法 |
| JPH0362567A (ja) * | 1989-07-31 | 1991-03-18 | Nissan Motor Co Ltd | 入力保護回路 |
| JPH03136376A (ja) * | 1989-10-23 | 1991-06-11 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1991
- 1991-12-10 JP JP32576791A patent/JPH05160397A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137478A (ja) * | 1986-11-28 | 1988-06-09 | Ricoh Co Ltd | 保護回路をもつ半導体装置の製造方法 |
| JPH0362567A (ja) * | 1989-07-31 | 1991-03-18 | Nissan Motor Co Ltd | 入力保護回路 |
| JPH03136376A (ja) * | 1989-10-23 | 1991-06-11 | Mitsubishi Electric Corp | 半導体集積回路 |
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