CN1612434A - 一种电压源的静电放电保护电路 - Google Patents

Abstract

本发明公开了一种混合电压源的静电放电保护电路，包括有分别由两NPN双载子晶体管对接的第一双载子晶体管组、第二双载子晶体管组与第一检测电路以及第二检测电路，其中，位于混合电压源间的第一双载子晶体管组、第二双载子晶体管组中的NPN双载子晶体管将藉由同样位于电压源间的第一检测电路与第二检测电路以决定是否导通，而作为阻隔混合电压源以及排除混合电压源间静电放电所产生的大电流。

Description

一种电压源的静电放电保护电路

技术领域

本发明涉及一种静电放电保护电路，特别是有一种电压源的静电放电保护电路。

背景技术

静电放电保护电路常出现在集成电路内部，由于静电放电其大电压的关系，因此，集成电路内部电路中必须具有静电放电保护电路，以避免静电放电(Electro Static Discharge)对集成电路内部电路造成损害。

然而，随着需求的演变，集成电路之内部电路间开始使用不同的电压源，也因此，静电放电保护电路除了必须设置在集成电路内部电路中信号输入/输出端焊垫间，更必须设置在集成电路中不同电压源间，且本发明即是针对此所提出。

请参考图1，图1是习知电压源的静电放电保护电路示意图。在图1中，集成电路100中包含内部电路110以及内部电路120。其中，内部电路110及内部电路120为分别使用不同的电压源VDD1以及电压源VDD2，且内部电路110的讯号121可经由反向器123、125输入至内部电路120中。

而两内部电路110、120其电压源VDD1、VDD2间之静电放电防制，则使用分布在内部电路110、120周围的静电放电箝位电路130、140以及电压的静电放电保护电路150、160。

举一例说明，当电压源VDD1与接地端VSS2间产生静电放电时，电压源VDD1与接地端VSS2间电位差所形成的大电流可由电压源VDD1流向接地端VSS2，或是由接地端VSS2流向电压源VDD1。而为了避免电压源VDD1与接地端VSS2间的大电流导入内部电路110、120，该箝位电路130、140会形成短路。因此，于电压源VDD1所产生的大电流I₁可分流沿着路径P1经静电放电保护电路150中串接的二极管151、153、箝位电路130流入至接地端VSS2，以及沿着路径P2经箝位电路140、静电放电保护电路160中的基板电阻流入至接地端VSS2。

同时，箝位电路130、140在大电流I₁流过后，还将电压源VDD1与其对应的接地端VSS1间的电位差以及电压源VDD1与其对应的接地端VSS1间的电位差维持在正常情况下(指两内部电路110、120正常工作时，电压源VDD1与其对应之接地端VSS1间以及电压源VDD2与其对应的接地端VSS2间的电位差)。同理，当电压源VDD2与接地端VSS1间产生静电放电时，电压源VDD1与接地端VSS2间电位差所形成的大电流仍可藉由静电放电保护电路150、160以及静电放电箝位电路130、140，由电压源VDD1导入接地端VSS2。且箝位电路130、140在大电流流过后，将电压源VDD1与其对应的接地端VSS1间的电位差以及电压源VDD1与其对应的接地端VSS1间的电位差维持在正常情况下，故内部电路110、120两电压源VDD1、VDD2间静电放电时所产生的大电流可顺利排除，不至流入至内部电路110、120中，且内部电路110、120所分别使用的电压电平仍维持正常。

此外，在集成电路100两内部电路110、120间的此静电放电保护电路150不仅必须在电压源VDD1、VDD2与接地端VSS1、VSS2间产生静电放电时，有效将静电放电所产生的大电流有效排除，更必须在电压源VDD1、VDD2与接地端VSS1、VSS2间未产生静电放电时(指两内部电路110、120正常工作时)，有效隔绝两电压源VDD1、VDD2，以使两内部电路110、120能各自稳定地使用其电压源VDD1、VDD2。因此，此静电放电保护电路150更必须具有一定的起始电压(threshold voltage)以有效隔绝两电压源VDD1、VDD2。

也就是说，静电放电保护电路150中两串接二极管151、153于顺偏时所产生的跨压必须大于电压源VDD1与电压源VDD2间的压差，才能有效隔绝两电压源VDD1、VDD2。以电压源VDD1为1.8V、电压源VDD2为3.3为例，顺偏时串接二极管151、153所产生之跨压就必须大于1.5V。

此外，若电压源VDD1与电压源VDD2间的电压差越大时，则静电放电保护电路150中，二极管串接之数目亦必须相对提高，以有效阻隔电压源VDD1与电压源VDD2。

请参考图2，图2是使用混合电压源集成电路之另一种习知静电放电保护电路的示意图。在图2中，当电压源VDD3、VDD4间的电压差较大，则静电放电保护电路230中的二极管串接数目变得较多。

在集成电路中不同电压源间，静电放电保护电路中的二极管皆为以PMOS晶体管或NMOS晶体管(未绘示)等效而成。习知静电放电保护电路的二极管所产生的缺点。举例来说：

1.二极管具有较高之漏电流以及较低的崩溃电压，并不能有效阻绝两独立的电压源。

2.二极管驱动电流的能力并不是很好，不能迅速将静电放电所产生的电流迅速排除。

3.二极管于两独立电源间所产生的寄生电容较大，容易耦合至两内部电路间的讯号。

发明内容

本发明的主要目的是提供一种电压源的静电放电保护电路，具有较低的漏电流、较高的崩溃电压，且具有较高的电流驱动能力，以及在混合电源间具有较低的寄生电容，并使电压源间静电放电所产生的大电流能迅速排除。

本发明的电压源的静电放电保护电路包括：第一双载子晶体管组、第二双载子晶体管组、第一检测电路以及第二检测电路。其中，第一双载子晶体管组由第一双载子晶体管以及第二双载子晶体管所组成。且其中，第一双载子晶体管的集极与第二双载子晶体管之射极耦接一第一电源于第一节点。第一双载子晶体管的射极耦接与第二双载子晶体管的集极则耦接一第二电源于第二节点。

第二双载子晶体管组则由第三双载子晶体管与第四双载子晶体管所组成。且其中，第三双载子晶体管的集极与第四双载子晶体管的射极耦接一第一接地端于第三节点。第三双载子晶体管的射极与第四双载子晶体管的集极耦接一第二接地端于第四节点。

至于第一检测电路，其具有第一连接端、第二连接端以及触发端，且其中，第一检测电路的第一连接端耦接第一节点，第一检测电路的第二连接端耦接第三节点，第一检测电路的触发端耦接第一双载子晶体管的基极以及第三双载子晶体管的基极于第五节点。

而第二检测电路，其同样具有第一连接端、第二连接端以及触发端，第二检测电路的第一连接端耦接第二节点，第一检测电路的第二连接端耦接第四节点，第二检测电路的触发端耦接第二双载子晶体管的基极以及第四双载子晶体管的基极于第六节点。

为了对本发明的特征、目的及功能有更进一步的认知与了解，下面结合附图以具体实例对本发明进行详细说明。

附图说明

图1是使用电压源的集成电路的习知静电放电保护电路示意图；

图2是使用电压源集成电路的另一种习知静电放电保护电路的示意图；

图3是本发明较佳实施例的电压源的静电放电保护电路的示意图；

图4A是本发明较佳实施例的第一晶体管组310结构的示意图；

图4B是图4A第一晶体管组310结构的上视图。

图5是本发明使用NPN双载子晶体管与习知使用串接二极管宣泄电流的比较图；以及

图6是NPN双载子晶体管与二极管与两电压源间所形成寄生电容的比较表。

附图标记说明：100、300集成电路；110、120、210、220、301、302内部电路；121信号；123、125、333、343反向器；130、140、330、340静电放电箝位电路；150、160、230静电放电保护电路；151、153、155、161二极管；VDD1、VDD2、VDD3、VDD4电压源；VSS1、VSS2、VSS3、VSS4接地端；310、320晶体管组；335、345检测电路；311、312、321、322 NPN双载子晶体管；331、341电阻；332、342电容；334、344 NMOS晶体管；I₁、I₂电流；430、437 P区；431、471深层N区；435、439 N区；441、445、449、461、465、469 N+离子布植区域；443、447、463、467 P+离子布植区域。

具体实施方式

请参见图3，图3是本发明较佳实施例的电压源的静电放电保护电路示意图。在图3中，集成电路300保护两内部电路301、302的静电放电箝位电路330、340以及保护该电压源的静电放电保护电路310、320。其中，该静电放电箝位电路330包括一静电放电电路334以及一第一检测电路335；该静电放电箝位电路340包括一静电放电电路344以及一第二检测电路345。此电压源的静电放电保护电路包括第一晶体管组310、第二晶体管组320、第一检测电路335以及第二检测电路345。

其中，第一晶体管组310由两NPN双载子晶体管311、312构成，第二晶体管组320由两NPN双载子晶体管321、322构成。而第一检测电路335主要由电阻331、电容332以及反向器333构成，且第二检测电路345由电阻341、电容342以及反向器343构成。

在正常情况下，当两内部电路301、302两电压源VDD1、VDD2间并无静电放电产生时，电阻331、电容332以及反向器333输入端所共同耦接，其电压会受电容332等效为断路的影响而电压值维持在约与电压源VDD1(假设为1.8伏特)相同，因此高电平的电压将经由反向器333转为低准位且输出(节点1，该第一检测电路335的输出端)至NMOS晶体管334的闸极，而NMOS晶体管334闸极由于接受低准位电压的关系，NMOS晶体管334不导通(OFF)。

同理，电阻341、电容342以及反向器343输入端共同耦接，其电压值VDD2相同(假设为3.3伏特)经反向器343输出(节点2，即该第二检测电路345的输出端)至NMOS晶体管344的闸极后，使NMOS晶体管344不导通。

且同时，该第一检测电路335的输出端(节点1)耦接第一晶体管组310中的双载子晶体管311基极与第二晶体管组320中的双载子晶体管321基极，亦因为节点1的低准位而使该双载子晶体管311以及双载子晶体管321不导通。

而该第二检测电路345的输出端(节点2)耦接第一晶体管组310中的双载子晶体管312基极与第二晶体管组320中的双载子晶体管322基极，因为节点2的低准位而使该双载子晶体管312以及双载子晶体管322不导通。

两电压源VDD1、VDD2间两双载子晶体管311、312的NPN接面结构，将使得此两双载子晶体管311、312具有低漏电流以及高崩溃电压的特性。

在正常情况下，第一双载子晶体管组310与第二双载子晶体管组320皆不导通，故有效隔绝两电压源VDD1、VDD2。

在两电压源之静电放电情况下，即由电压源VDD1流向接地端VSS2，或是由接地端VSS2流向电压源VDD1，或是由电压源VDD2流向接地端VSS1，或是由接地端VSS1流向电压源VSS2。

当静电放电为一正的大脉冲由电压源VDD1打向接地端VSS2时，静电放电所形成的大电流I₁将由电压源VDD1流向接地端VSS2。且同时，第一检测电路335中的电容332与第二检测电路345中的电容342形成短路，而因电容332、334一端分别耦接接地端VSS1、VSS2的关系，其电压被拉降至低准位电压(即接地准位电压)，并分别经由反向器333、343输出为高准位电压，即节点1、2的电压为高准位电压。该检测电路335的输出端(节点1)将触发第一晶体管组310中的双载子晶体管311与第二晶体管组320中的双载子晶体管321。该检测电路345的输出端(节点2)将触发第一晶体管组310中的双载子晶体管312与第二晶体管组320中的双载子晶体管322。

在静电放电为一正的大脉冲由电压源VDD1打向接地端VSS2时，静电放电所形成的大电流I₁分流，且分别沿路径1经双载子晶体管311、NMOS晶体管344流向接地端VSS2，以及沿路径2经NMOS晶体管334、双载子晶体管321流向接地端VSS2。

同理，当静电放电为一正的大脉冲由电压源VDD2打向接地端VSS1时，静电放电所形成的大电流可由电压源VDD2分流且分别经双载子晶体管312、NMOS晶体管334流向接地端VSS1，以及经NMOS晶体管344、双载子晶体管322流向接地端VSS1。

此外，在电压源VDD1、VDD2间使用NPN双载子晶体管311、312、321、322作为静电放电保护电路组件具有更高的电流驱动能力，也就是宣泄静电放电所形成电流的能力。请参考图5，图5是本发明使用NPN双载子晶体管与习知使用串接二极管宣泄电流的比较图。

在图5中，在同为2μm×2μm布局尺寸，且相同的基极或门极电压下，在静电放电产生时，单一NPN双载子晶体管可最快速产生电流，而单一二极管次之，两串接二极管最差。且单一NPN双载子晶体管所产生的电流亦最快速趋于稳定，两串接二极管次之，单一二极管最差。故，NPN双载子晶体管的确具有较佳宣泄静电放电的能力。

在本发明较佳实施例中，第一晶体管组310与第二晶体管组320的实际结构还可使用CMOS三区制程的结构来完成。以第一晶体管组310的结构为例，请参考图4A，图4A是本发明较佳实施例的第一晶体管组310结构的示意图。在图4A中，图3第一晶体管组310中的双载子晶体管311其结构为：P区430内埋有深层N区431，且P区430顶面向下延伸至深层N区431顶面还埋有N区435、P区437以及N区439。而N区435、P区437以及N区439顶面附近则是N+离子布植区域441、P+离子布植区域443、N+离子布植区域445、P+离子布植区域447以及N+离子布植区域449。且N+离子布植区域441、P+离子布植区域443、N+离子布植区域445、P+离子布植区域447以及N+离子布植区域449部分，为使用由P区430顶面上方部分埋入的隔离结构451-454以两两区隔。

因此，N+离子布植区域445即为双载子晶体管311的集极且耦接图3电压源VDD1，P+离子布植区域443、447即为双载子晶体管311的基极且耦接图3节点1，而N+离子布植区域441、449即为双载子晶体管311的射极且耦接图3电压源VDD2。

当图3静电放电所形成的电流I₁由双载子晶体管311集极流向射极时，电流I₁即可由P区437经深层N区431流入N区435，以及由P区437经深层N区431流入N区439。

同样地，N+离子布植区域465即为图3双载子晶体管312的集极且耦接图3电压源VDD2，P+离子布植区域463、467即为双载子晶体管312的基极且耦接图3节点2，而N+离子布植区域461、469即为双载子晶体管312的射极且耦接图3电压源VDD1。而当图3静电放电所形成的电流I₂由双载子晶体管312集极流向射极时，电流I₂即可由P区477经深层N区471流入N区475，以及由P区477经深层N区471流入N区479。

此外，在本发明较佳实施例中，三区制程所形成的环状结构亦有助于对静电放电电流I₁、I₂的宣泄。请参考图4B，图4B是图4A晶体管310结构的上视图。在图4B中，图4A的隔离结构452、453形成一环状且围绕在N+离子布植区域445四周。相同地，P+离子布植区域443、447围绕在隔离结构452、453所形成环状的四周。隔离结构451、454亦形成环状且围绕在P+离子布植区域445四周。N+离子布植区域441、449同样形成环状且围绕在隔离结构451、453所形成环状的四周。深层N区431外围亦将围绕在N+离子布植区域445所形成环状结构的四周。

由于第一晶体管组310为环状结构的缘故，第一双载子晶体管311可将静电放电流I₁、I₂由其基极、汲极以及射极呈放射状宣泄，因此，其具有良好宣泄静电放电电流的功效。

而在此三区制程结构下，NPN双载子晶体管331或312于两电压源间所形成的寄生电容亦比习知二极管来得小。请参考图6，图6是NPN双载子晶体管与二极管与两电压源间所形成寄生电容的比较表。在图6中，以NPN双载子晶体管331结构中主要产生寄生电容部分的P区437与深层N区431接面所产生的电容为6.80E-04(F/m²)，与二极管N+/PW结构中主要产生寄生电容部分的N+离子布植区域与P区接面所产生的电容为1.00E-03(F/m²)，以及与二极管P+/NW结构中主要产生寄生电容部分的P+离子布植区域与N区接面所产生的电容为1.12E-03(F/m²)。

NPN双载子晶体管于两电压源间所产生的单位寄生电容与二极管于两电源间所产生的单位寄生电容相比，NPN双载子晶体管于两电压源间所产生的单位寄生电容小了许多。

综合上述，本发明的电压源间的静电放电保护电路将具有较低的漏电流、较高的崩溃电压，且具有较高的电流驱动能力，以及较低的寄生电容，而有效阻绝混合电源外，并使混合电压源间静电放电所产生的大电流能迅速排除，且不容易耦合混合电源源对应内部电路间的讯号。

以上所述仅为本发明的较佳实施例，当不能以的限制本发明的范围。即大凡依本发明权利要求所做的均等变化及修饰将不失本发明的要义所在，亦不脱离本发明的精神和范围，故都应视为本发明的进一步实施。

Claims (10)

1.一种装置，用以保护一电压电路的静电放电，该电压电路包括一第一工作电压、一第二工作电压、一第三工作电压以及一第四工作电压，该装置包括：

一第一晶体管组，耦接于该第一工作电压与该第三工作电压之间；

一第二晶体管组，耦接于该第二工作电压与该第四工作电压之间；

一第一检测电路，电连接于该第一工作电压与该第二工作电压之间，用来检测该第一工作电压与该第二工作电压之间是否有静电电压，并产生一第一触发信号；

一第一静电放电电路，电连接于该第一工作电压与该第二工作电压之间；

一第二检测电路，电连接于第三工作电压与第四工作电压之间，用来检测第三工作电压与第四工作电压之间是否有静电电压，并产生一第二触发信号；以及

一第二静电放电电路，电连接于第三工作电压与第四工作电压之间；

其中，依据该第一触发信号，使该第一及第二晶体管组以及该第一静电放电电路导通，藉以让静电电流通过；

其中，依据该第二触发信号使该第一及第二晶体管组以及该第二静电放电电路导通，藉以让静电电流通过。

2.如权利要求1所述的装置，其中该第一晶体管组由一第一双载子晶体管与一第二双载子晶体管并联所组成。

3.如权利要求2所述的装置，其中该第一以及该第二双载子晶体管是NPN双载子晶体管。

4.如权利要求1所述的装置，其中该第二晶体管组由一第三双载子晶体管与一第四双载子晶体管并联所组成。

5.如权利要求4所述的装置，其中该第三以及该第四双载子晶体管是NPN双载子晶体管。

6.如权利要求1所述的装置，其中该第一检测电路或该第二检测电路包括：

一电阻；

一电容，与该电阻串联连接；以及

一反向器，具有一输入端以及一输出端，该输入端耦接该电阻与该电容的连接点，该输出端用以输出该第一触发信号或该第二触发信号。

7.如权利要求1所述的装置，其中该第一或该第二静电放电电路是一NMOS晶体管。

8.如权利要求2所述的装置，其中该第一双载子晶体管的结构包括：

一第一P区；

一第一深层N区，埋于该第一P区底部；

一第一N区，位于该第一P区内，该第一N区由该第一P区顶面的一侧向内延伸至该第一深层N区顶面，其中，该第一N区还包括有：

一第一N+离子布植区域，位于该第一N区内，该第一N+离子布植区域紧邻于该第一N区的顶面，该第一N+离子布植区域耦接第二工作电压；

一第二N区，位于该第一P区内，该第二N区由该第一P区顶面相对于该第一N区之另一侧向内延伸至该第一深层N区顶面，其中，

该第二N区还包括一第二N+离子布植区域，位于该第二N区内，该第二N+离子布植区域紧邻于该第二N区的顶面，该第二N+离子布植区域耦接第二工作电压；

一第二P区，位于该第一P区内且相邻有该第一N区以及该第二N区，该第二P区由该第一P区顶面向内延伸至该第一深层N区顶面，其中，该第二P区还包括有：

一第一P+离子布植区域，位于该第二P区内，该第一P+离子布植区域紧邻于该第二P区的顶面且靠近该第一N+离子布植区域的一侧，该第一P+离子布植区域耦接该第一触发信号；

一第二P+离子布植区域，位于该第二P区内，该第二P+离子布植区域紧邻于该第二P区的顶面且靠近该第二N+离子布植区域的一侧，该第二P+离子布植区域耦接该第一触发信号；

一第三N+离子布植区域，位于该第二P区内且位于该第一P+离子布植区域与该第二P+离子布植区域之间，该第三N+离子布植区域紧邻于该第二P区的顶面，该第三N+离子布植区域耦接第一工作电压；

一第一隔离结构，部分位于该第一P区内，该第一隔离结构紧邻于该第一N+离子布植区域与该第一P+离子布植区域，用以隔离该第一N+离子布植区域与该第一P+离子布植区域；

一第二隔离结构，部分位于该第一P区内，该第二隔离结构紧邻于该第一P+离子布植区域与该第三N+离子布植区域，为用以隔离该第一P+离子布植区域与该第三N+离子布植区域；

一第三隔离结构，部分位于该第一P区内，该第三隔离结构紧邻于该第三N+离子布植区域与该第二P+离子布植区域，用以隔离该第三N+离子布植区域与该第二P+离子布植区域；以及

一第四隔离结构，部分位于该第一P区内，该第四隔离结构紧邻于该第二P+离子布植区域与该第二N+离子布植区域，为用以隔离该第二P+离子布植区域与该第二N+离子布植区域。

9.如权利要求8所述的装置，其中该第一双载子晶体管的结构包括：

一第二深层N区，埋于该第一P区底部；

一第三N区，位于该第一P区内，该第三N区由该第一P区顶面的一侧向内延伸至该第二深层N区顶面，其中，该第三N区还包括：

一第四N+离子布植区域，位于该第三N区内，该第四P+离子布植区域紧邻于该第三N区的顶面，该第四N+离子布植区域耦接第一工作电压；

一第四N区，位于该第一P区内，该第四N区由该第一P区顶面相对于该第三N区的另一侧向内延伸至该第二深层N区顶面，其中，该第四N区还包括：

一第五N+离子布植区域，位于该第四N区内，该第五N+离子布植区域紧邻于该第四N区的顶面，该第五N+离子布植区域耦接第一工作电压；

一第三P区，位于该第一P区内且相邻有该第三N区以及该第四N区，该第三P区由该第一P区顶面向内延伸至该第二深层N区顶面，其中，该第三P区还包括：

一第三P+离子布植区域，位于该第三P区内，该第三P+离子布植区域紧邻于该第三P区的顶面且靠近该第四N+离子布植区域的一侧，该第三P+离子布植区域耦接该第二触发信号；

一第四P+离子布植区域，位于该第三P区内，该第四P+离子布植区域紧邻于该第二P区的顶面且靠近该第五N+离子布植区域的一侧，该第四P+离子布植区域耦接该第二触发信号；

一第六N+离子布植区域，位于该第三P区内且位于该第三P+离子布植区域与该第四P+离子布植区域之间，该第六N+离子布植区域紧邻于该第二P区之顶面，该第六N+离子布植区域耦接第二工作电压；

一第五隔离结构，部分位于该第一P区内，该第五隔离结构紧邻于该第四N+离子布植区域与该第三P+离子布植区域，为用以隔离该第四N+离子布植区域与该第三P+离子布植区域；

一第六隔离结构，部分位于该第一P区内，该第六隔离结构紧邻于该第三P+离子布植区域与该第六N+离子布植区域，用以隔离该第三P+离子布植区域与该第六N+离子布植区域；

一第七隔离结构，部分位于该第一P区内，该第七隔离结构紧邻于该第六N+离子布植区域与该第四P+离子布植区域，用以隔离该第六N+离子布植区域与该第四P+离子布植区域；以及

一第八隔离结构，部分位于该第一P区内，该第八隔离结构紧邻于该第四P+离子布植区域与该第五N+离子布植区域，用以隔离该第四P+离子布植区域与该第五N+离子布植区域。

10.一种方法，用以形成双载子晶体管，该双载子晶体管的集极与射极分别与一第一工作电压与一第二工作电压耦接，当静电放电时，该双载子晶体管用以将静电放电所产生的电流有效排除，当未有静电放电时，有效隔绝该第一工作电压与该第二工作电压，该方法包括：

在一基底上表面上形成一深层N区；

在该深层N区之中心区域形成一P区；

在该P区周围形成环状的一N区；

在该P区上表面由内向外依序且间隔嵌有环状的一第一隔离结构以及一第二隔离结构；

在该第一隔离结构于该P区上表面所环绕的区域内与该P区上表面周围与该第二隔离结构于该P区上表面所形成的区域内植入一N离子布植区域；以及

在该第一隔离结构与该第二隔离结构于该P区上表面所形成的区域内植入一P离子布植区域。

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