CN102301470B - 用以减少在集成电路内的静电放电保护的占用面积的方法和装置 - Google Patents
用以减少在集成电路内的静电放电保护的占用面积的方法和装置 Download PDFInfo
- Publication number
- CN102301470B CN102301470B CN2010800060801A CN201080006080A CN102301470B CN 102301470 B CN102301470 B CN 102301470B CN 2010800060801 A CN2010800060801 A CN 2010800060801A CN 201080006080 A CN201080006080 A CN 201080006080A CN 102301470 B CN102301470 B CN 102301470B
- Authority
- CN
- China
- Prior art keywords
- nmos
- fet
- pmos
- drain
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000004224 protection Effects 0.000 title claims description 33
- 238000000034 method Methods 0.000 title claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 9
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 9
- 230000005669 field effect Effects 0.000 claims abstract description 4
- 230000005611 electricity Effects 0.000 claims description 72
- 230000015556 catabolic process Effects 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 17
- 238000012360 testing method Methods 0.000 claims description 8
- 230000003068 static effect Effects 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005421 electrostatic potential Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000010422 painting Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 102100027043 Discoidin, CUB and LCCL domain-containing protein 2 Human genes 0.000 description 1
- 101000911787 Homo sapiens Discoidin, CUB and LCCL domain-containing protein 2 Proteins 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种输入/输出(I/O)电路(100)，其中具有一第一N通道金属氧化半导体(NMOS)场效晶体管(FET)(104)，此者是藉一硅化物区块(102)而耦接于该输入脚针(110)。一第一P通道金属氧化半导体(PMOS)FET(106)是经直接地耦接于该输入脚针，其N电井是经电气耦接于一ESD电井偏压电路(124)。一NMOS低电压差分信号(LVDS)驱动器(222)亦经直接地连接于该输入脚针，并且具有多个串接的NMOS FET(224、226)。该LVDS驱动器的第一NMOS FET(224)是经制作于一经电气耦接于接地的第一P分接保护环(308)以及一经耦接于该ESD电井偏压的N电井保护环(312)之内。该LVDS驱动器的第二NMOS FET(226)是经制作于一经电气连接于接地的第二P分接保护环(324)之内。
Description
技术领域
本发明涉及集成电路(IC)，并且尤其是有关于一种用以保护一输入/输出(I/O)电路内的元件不受到静电放电(ESD)影响的技术。
背景技术
许多IC是由位于一半导体基板的单一芯片上数百万个像是晶体管、电阻器、电容器以及二极管的互连装置所组成。互补金属氧化半导体(CMOS)电路及制作技术常运用于复杂IC。CMOS电路利用P信道金属氧化半导体(PMOS)及N通道金属氧化半导体(NMOS)装置以实作像是逻辑和输入/输出(I/O)区块的功能。
一I/O区块是一IC中的一电路，此者连往于其他IC接收或发送数据。信号可为差分性(亦即在不同的I/O脚针上同时地提供一HI/LOW或LOW/HI信号)或单端性(亦即在一单一脚针上提供一HI信号或一LOW信号)。在一些IC里，I/O区块可运作于差分信号或单端信号上。当I/O区块运作于差分模式下时，会提供一晶粒上差分终结以藉一适当阻抗(负载电阻器)来终结该差分路径。而当该I/O区块运作于单端模式下时，即关闭该差分终结。
使用者通常能够接取到I/O焊衬，这使得I/O电路内的元件容易遭受到静电放电(ESD)的伤害。具有I/O电路的IC通常必须要通过一ESD规格，其中一人体模型(HBM)、一机器模型(MM)或一充电装置模型(CDM)是经充电至一额定电压(即如对于一HBM为数kV，对于一MM为100-200V，或者对于一CDM为数百伏特)，然后予以放电至该I/O焊衬上。当一经充电HBM或CDM被连接至该I/O区块的一焊衬时所出现的电流冲入可能会摧毁像是场效晶体管(FET)的元件，并且损害或摧毁该I/O电路的功能性。现既已发展出多项技术以利保护不受到ESD的损害。
相对于电路接地来说，一ESD可为负电压或正电压。在一CMOS I/O电路里会运用到对于PMOS装置及NMOS装置两者的ESD保护。其一技术为在一焊衬与接地之间连接一ESD构件(即如二极管或硅质控制整流器(SCR))，并且在该焊衬与一电压供应器，像是VCCO，之间连接另一ESD构件以供将与一正或负ESD事件(迅击)相关联的电流予以放电。利用一(或多个)SCR的技术通常包含一经串接在该SCR与数据输入之间的电阻器，该者可发展出偏压以在一ESD事件的过程中触发该SCR，然而如此也会造成信号区分度的劣化。
另一种方式是利用一在接地与该输入脚针之间是与一二极管相平行的SCR。若出现一正(电压)ESD事件，则一位在该SCR与下游电路构件之间的串接电阻器可偏压该SCR以行放电，并且若出现负ESD事件，则该二极管按相反崩溃进行电流放电(或反是)。然而，在正常操作过程中该串接电阻器亦会造成信号强度劣化。
传统的ESD构件相当庞大以利于处置放电电流而不致遭受损害。差分驱动器经常为一低电压并且相当地微弱(小型)的装置，除在一差分/单端可选择的I/O中对于单端驱动器的保护以外，亦须要求ESD保护。而在拥有相当大量I/O焊衬的IC里，像是现场可程序化闸极阵列(FPGA)，对所有容易受到ESD损害的I/O元件提供ESD保护确会耗占显著的硅质面积。
另一种方式则是利用硅化物区块技术，这基本上是提高对于汲极电流的阻抗(即如类似于一镇流电阻器)，因而来自一ESD事件的电流会被从该FET的汲极导通至该电井或基板内，同时进一步流至接地或VCCO脚针。
故而希望能够以较少的硅质面积来对I/O电路元件提供ESD保护。
发明内容
一种具有一输入/输出(I/O)电路的集成电路(IC)的具体实施例，其中包含一输入脚针，以及一第一N通道金属氧化半导体(NMOS)场效晶体管(FET)，此晶体管具有一第一NMOS源极及一第一NMOS汲极，该汲极并入一将该第一NMOS FET电气耦接至该输入脚针的硅化物区块。该I/O电路进一步包含一第一P通道金属氧化半导体(PMOS)FET，此晶体管具有一第一PMOS汲极，该汲极是经直接地连接至该输入脚针，一第一PMOS源极，该源极是经电气耦接于一正电压供应，以及一PMOS N电井，此电井是透过一提供一静电放电(ESD)电井偏压的ESD电井偏压电路而电气耦接于该输入脚针；以及一NMOS低电压差分信号(LVDS)驱动器，此驱动器具有一经直接地连接至该输入脚针的第二NMOS FET的一第二汲极，该第二NMOS FET是经制作于一经电气耦接于接地的一第一P分接保护环之内，一N电井保护环，此者是经耦接于环绕该第一P分接保护环的ESD电井偏压，以及该第二NMOS FET的一第二源极，该源极是经电气耦接于一第三NMOS FET的一第三汲极，而该第三NMOSFET是经制作于一经电气耦接于接地并且环绕该第三NMOS FET的第二P分接保护环之内。
在此具体实施例里，该第一NMOS FET可包含该I/O电路的一NMOS单端输出驱动器，并且该第一PMOS FET可包含一PMOS单端输出驱动器。该第一NMOS FET可具有一第一NMOS FET闸极宽度，并且该第一PMOS FET可具有一小于该第一NMOS FET闸极宽度的第一PMOS FET闸极宽度。该I/O电路可进一步含有一弱下拉电路，此者具有一第三NMOS FET的一第三汲极，该汲极是经直接地连接至该输入脚针。该第一NMOS FET可具有一第一NMOS崩溃电压，该第二NMOS FET可具有一大于该第一NMOS崩溃电压的第二NMOS崩溃电压，并且该第一PMOS FET可具有一大于该第一NMOS崩溃电压的第一PMOS崩溃电压。该第一NMOS崩溃电压可小于七伏特，而该第二NMOS崩溃电压及该第一PMOS崩溃电压则可大于七伏特。该第一PMOS崩溃电压可为大于该第一NMOS崩溃电压至少1.2伏特。
在此具体实施例里，该第一NMOS FET可具有一第一NMOS闸极宽度并且该第一PMOS FET可具有一小于该第一NMOS闸极宽度的第一PMOS闸极宽度。该第一NMOS FET的汲极可进一步含有一经埋覆的P型植入。一PMOSLVDS驱动器可具有一第二PMOS FET，而其一第二PMOS汲极是经直接地连接至该输入脚针，并且可具有一经耦接于该ESD电井偏压的第二PMOS N电井。该ESD电井偏压电路可在当该输入脚针上的一输入电压超过该正电压供应至少该第一PMOS FET的临界电压时，将该PMOS电井偏压至一大于该正电压的电压。
一种在一IC的I/O电路的输入脚针上对一ESD事件进行放电的方法的一具体实施例包含将一高电压施加于该输入脚针，并且将该高电压耦接于该IC的一ESD N电井偏压电路。该方法亦包含产生一ESD N电井偏压，将该ESDN电井偏压耦接于一具有一PMOS FET的PMOS单端驱动器的N电井，而在一第一PMOS汲极与该N电井之间具有一第一崩溃电压，其中该第一PMOS汲极是经直接地连接至该输入脚针。该方法进一步包含将该高电压耦接于一NMOS单端驱动器的NMOS FET的一第一NMOS汲极，而在该第一NMOS汲极与该IC的基板之间具有一小于该第一崩溃电压的第二崩溃电压。此外，该方法包含经由该第一NMOS汲极将该ESD事件放电至该基板，并且进一步至该组装的接地或VCCO脚针。如权利要求12所述的方法，其中该高电压是一人体模型规格、一机器模型规格或者一放电装置模型规格的测试电压。
在此具体实施例里，该高电压可为由该IC的一使用者所产生的静电电压。该ESD事件可为一藉逆反偏压崩溃而自该第一NMOS汲极放电至体型半导体的正电压事件。该ESD事件可为在一骤回事件(snap-back event)里一经该NMOS FET的一第一NMOS源极而自该第一NMOS汲极所放电的负电压事件。该ESD事件可为经该第一NMOS汲极的一硅化物区块局部所放电。该第一崩溃电压可大于该第二崩溃电压至少一伏特。该ESD N电井偏压可小于该高电压该ESD N电井偏压电路内的一FET的临界电压。
附图说明
图1是一根据本发明的一具体实施例利用ESD保护的I/O区块其一局部的电路图；
图2是一根据本发明的一具体实施例一差分I/O区块其一局部的电路图；
图3A是一根据本发明的一具体实施例一串接的NMOS弱下拉驱动器的平面视图；
图3B是一图3A的串接的NMOS弱下拉驱动器而沿线段A-A所采绘的截面区段；
图4是一根据本发明的一具体实施例一ESD电井偏压电路其一局部的略图；
图5是一根据本发明的一具体实施例在一IC的输入/输出(I/O)电路的脚针上放电一ESD事件的方法的流程图；
图6是一根据本发明的一具体实施例具有多个I/O区块的FPGA的平面视图。
具体实施方式
图1是一根据本发明的一具体实施例利用ESD保护的I/O电路100其一局部的电路图。一提供ESD保护的硅化物区块(SAB)102仅在经连线至该输入线路105的汲极接点与该闸极之间供置于该NMOS单端输出驱动器104的汲极上。该单端PMOS驱动器106是经直接地连接(亦即无中介性ESD构件)至该输入线路105。该LVDS驱动器内的PMOS装置及NMOS装置是藉适当的电井偏压(PMOS)和装置选择(NMOS)而由该I/O电路保护不致受到ESD损害。
该NMOS单端输出驱动器104是一高电流、低崩溃的FET，并且在一特定具体实施例里具有一至少四百微米的闸极宽度以及一低于七伏特的崩溃电压(在该汲极与该基板或电井之间)，然而该相对应PMOS单端输出驱动器106的闸极宽度则为大于或等于五百微米并具有一大于或等于七伏特的崩溃电压。在一特定具体实施例里，该NMOS FET 104的崩溃电压约为6伏特，并且该NMOS FET 128的崩溃电压约为7伏特。该NMOS FET 104的自我保护设计可足供传导更大电流而不致对该装置造成损害，并且较低的崩溃电压可确保该NMOS FET将能传导该ESD电流以利保护该I/O电路里的PMOS FET和其他NMOS FET。
一硅化物区块102是经纳入于该NMOS FET 104的汲极上，并且大致运作如一镇流电阻器，藉以确保负ESD事件能够透过由该汲极-基板(或汲极-电井)接合所构成的二极管而放电。该电井或基板通常是经接地。正ESD事件可透过骤回操作而在该汲极终端与亦经接地的源极终端之间所放电(该汲极与接地之间的正及负电流是由双端箭头108所表示)。故而该硅化物区块102和该NMOS FET 104的较低崩溃电压(亦即低于该I/O电路100中其他易受ESD损害的FET的(多个)崩溃电压)的组合可保护该等PMOS及NMOS FET两者不受正及负ESD事件的影响。
在一特定具体实施例里，该I/O电路100内的PMOS装置的电井在正常操作过程中是于VCCO或是其他的正芯片上供应位准处偏压，而该等是经偏压藉以若该焊衬电压扬升高于VCCO(ESD电井偏压)，则追循该输入焊衬110处的电压。在该输入焊衬110上的一ESD事件(迅击)过程中，该PMOS单端输出驱动器106的N电井是经偏压至与该输入焊衬110大致相同的电位(电压)。这可防止显著电流流经于此并且避免损害该PMOS装置。如此亦可防止ESD电位透过经构成于该N电井的汲极范围与该P型基板间的PMOS汲极接合而传播至该IC芯片的内部。
将该N电井电位连结至该输入焊衬110可供建构在该输入焊衬处的ESD电位，直到该NMOS单端驱动器104的汲极触抵其崩溃电压为止。该NMOS驱动器即进入骤回模式下，并予放电该ESD电流(箭头108)。ESD保护是针对于该等PMOS装置106、120、122所提供，原因是该PMOS的崩溃电压高于该NMOS单端驱动器104的崩溃电压。
CMOS半导体制造业界已知多项技术可用以降低一FET终端(即如FET104的汲极)的崩溃电压。在一特定具体实施例里，可在该NMOS单端驱动器104的汲极处利用一P+植入以在该N+汲极范围与基板之间构成一齐纳(Zener)型二极管，提供具良好特征化的逆反崩溃特征。该P+植入是按一相当高度的植入能量进行，藉以在该N+汲极其一局部的下方处构成一P+范围，概略地接触于N+汲极，并通过未经硅化N+，亦即硅化物区块条带，而分离于该FET的(多个)闸极/通道范围。一N电井保护112环绕于该NMOS FET 104以防止栓锁。
该I/O电路100具有一弱上拉低电压差分信号(LVDS)驱动器118，此者利用两个串接的PMOS FET 120、122。该弱上拉LVDS驱动器118内的PMOS FET120、122的N电井是经耦接于该ESD电井偏压124，即如该PMOS单端驱动器106的电井般。按照该输入焊衬110上的高电压以偏压该等PMOS FET 106、120、122的电井可确保该等PMOS N电井在一ESD事件过程中接近该输入焊衬110的电位，并且可供以将该等PMOS FET 106、122的汲极直接地连接至该输入线路105(亦即在该等PMOS FET的汲极与该输入线路之间并无硅化物区块或是任何其他的ESD装置)。一般说来，在正常操作过程中该等PMOS N电井是于VCCO或其他的芯片上电压处偏压。
同样方式，在该弱下拉LVDS驱动器130里可自VREF NMOS装置126及自该NMOS FET 128略去硅化物区块。该弱下拉LVDS驱动器130利用串接的的NMOS FET 128及132。一ESD N电井保护环134及P分接(基板)保护环135环绕于该NMOS FET 128以供阻挡该等FET 128、132之间的双极性操作，即如后文中参照于图3A和3B所进一步说明。该ESD N电井保护环134及该P分接保护环135，且并同于该硅化物区块102、该等串接的FET 128、132和该NMOS FET 104的选择性地降低崩溃电压的组合，足能确保ESD电流仅会透过该NMOS FET 104放电，而不致经过该LVDS驱动器或者任何其他经连接至该输入焊衬110的装置。这可供以直接地连接该等NMOS FET 126、128、142的汲极，而无需硅化物区块、二极管或是其他的ESD保护。该经接地闸极NMOS FET 142是运作如抗防一CDM事件的保护，且经耦接于该串接电阻器143和该感测放大器145之间。此外，一输入焊衬114是经耦接于该电阻器116，而此电阻器是经耦接于该NMOS FET 140。参考编号136、138可表示一ESD N电井保护环或一P分接保护环。
根据一具体实施例，一具备ESD保护的I/O区块拥有比起在所有经连接至该输入线路的晶体管上利用硅化物区块的类似先前I/O区块约一半的硅质面积要求。本发明具体实施例可特别适用于FPGA，原因是FPGA比起其他类型的IC，像是存储器IC及微处理器，具有相对较多的I/O资源，同时I/O电路经常是差分/单端可选择性，这会造成每个I/O焊衬上有较多元件，从而较多元件需要ESD保护。
图2是一根据本发明的一具体实施例一差分I/O电路200其一局部的电路图。差分输入脚针202、204提供差分输入信号，即如业界所众知。一输入脚针202是经连接至一电路网络，而另一输入脚针204亦经连接至一电路网络，并且各个电路网络的操作为类似。该输入脚针202亦经连接至一电阻器231。该输入脚针202是经由一硅化物区块结构206而连接至一NMOS单端驱动器208，此驱动器是被一N电井保护环210所环绕。该NMOS FET 208为一高电流、低崩溃FET，即如前文参照于图1所述者。一PMOS单端驱动器212是经直接地连接至该输入脚针202，而其电井是经连接至该ESD电井偏压电路214。串接的NMOS FET 216、218提供一弱下拉电路220，而此电路是与具有NMOS FET 224、226的NMOS LVDS驱动器222相平行，并且具有一类似于该驱动器222的布局设计，这在图2中是经简化以便于说明。
该NMOS FET 224的汲极是经直接地连接至该I/O区块的输入脚针202并被一P分接保护环223所环绕，该保护环223被一N分接保护环225所环绕，构成一防双极N电井环而经连结至VCCO且环绕于该NMOS FET 224(参见图3A及3B)。该NMOS FET 224的源极是经耦接于由一个别P分接保护环227所环绕的NMOS FET 226的汲极。
CDM保护电路230及电力钳夹232两者是利用相当高电流、经接地闸极的NMOS FET以通过源供或放排电流来提供额外的保护。在一特定具体实施例里，该CDM保护电路230内的FET在一N电井保护环238中具有一约数十微米的闸极宽度。该N电井保护环238环绕于一NMOS FET 234。该电力钳夹232与此类似，然具有约400微米的闸极宽度。
该PMOS LVDS驱动器240中的PMOS FET亦令其电井连接至该ESD电井偏压电路214，即如前文参照于图1中参考编号118所述，像是关联于该第二输入脚针204的PMOS FET。该I/O电路中与该第二输入脚针204相关联的局部，像是该单端驱动器242、该NMOS LVDS驱动器244以及该弱下拉电路246，则大致如同前文对于与该第一输入脚针202相关联的电路，像是该单端驱动器210、该NMOS LVDS驱动器222以及该弱下拉电路220，所述者般运作。
图3A是一根据本发明的一具体实施例一串接的NMOS LVDS 222的平面视图。该弱下拉电路220为类似，故而在此暂略该电路220的详细说明。一第一NMOS FET 224具有一汲极范围302、一闸极304以及一源极范围306而被一P分接环308所环绕，这在一特定具体实施例里会被连接至该NMOS FET经制作于其内的接地基板、磊晶层或P电井。一经连结至VCCO的N分接(亦即N+)环310将一环绕于该P分接环308的N电井312环予以偏压。
一第二NMOS FET 226具有一第二汲极范围318、一第二闸极320及一第二源极范围322，此者是由一第二P分接保护环324所环绕，并亦连接至接地。该第一NMOS FET 224的源极306是经由接点326、328及一导电迹线330而电气耦接于该第二NMOS FET 226的汲极318，以构成该串接的NMOS LVDS驱动器222(参见图2；该NMOS LVDS驱动器244以及其他输入线路上的相关下拉246是以类似方式所制作)。以一中介性N电井环来区隔各个FET的P分接保护环可在该第一FET 224之间构成一防双极结构，藉以在一ESD事件过程中防止自该NMOS FET 224骤回至该NMOS FET 226，并且可让由一ESD事件所产生的表面或近表面电流能够被一保护环或其他者收集。此一分别P分接环以及中介性N电井环的组合可对于该串接的NMOS LVDS驱动器维持相当高度的崩溃强度，以确保来自一ESD事件的电流是经由图1的NMOS FET104所传导。传统的串接NMOS FET经常是共享一共同作用区域，并且在一ESD事件过程中若无硅化物区块或其他的ESD保护则可能受损。
图3B是一图3A的串接的NMOS弱下拉驱动器222而沿线段A-A所采绘的截面区段。该N电井环312是经由该N分接环310所偏压，并且环绕于该P分接环308。该N电井环312及该P分接环308和324两者皆可在302与322之间提供防双极阻障。接点326、328及导电迹线330可将一NMOS FET的源极耦接于该串接的NMOS FET的汲极。
图4是一根据本发明的一具体实施例一ESD电井偏压电路400其一局部的略图。该I/O焊衬(即如图1的焊衬110)是经耦接于该ESD电井偏压电路(比较图1中的参考编号124)。一PMOS FET 404是由VCCO所闸控，并且在当该I/O焊衬电压扬升高于VCCO一选定量值时，可将该I/O焊衬电压传导至该ESD电井偏压406。在正常操作过程中，该ESD电井偏压会被拉至VCCO。另一PMOSFET 408则可在一ESD事件过程中防止自该PMOS电井偏压406倾回至VCCO。当I/O焊衬402扬升高于VCCO+VTH(该PMOS FET 404的临界电压)时，该ESD电井偏压即依循该输入焊衬电压。该驱动器闸极是经由该PMOS FET 410所拉移，并且该焊衬电压亦控制该前驱动器缓冲器412的驱动器闸极以避免PMOSFET 410与412之间竞争。
图5是一根据本发明的一具体实施例在一IC的输入/输出(I/O)电路的脚针上放电一ESD事件的方法500的流程图。一相对于VCCO或是相对于接地的高电压是经施加于该脚针(步骤502)。在一具体实施例里，该高电压为一经充电至一HBM测试规格的HBM的测试电压。在另一具体实施例里，该高电压为一经充电至一MM测试规格的MM的测试电压。而在另一具体实施例里，该高电压为一经充电至一CDM测试规格的IC装置的测试电压。又在另一具体实施例里，该高电压为一由该IC的使用者所产生的静电电压。
该高电压是经耦接于该IC的一ESD N电井偏压电路(步骤504)，并且该ESD N电井偏压电路产生一ESD N电井偏压(步骤506)，该偏压是经耦接于一PMOS单端驱动器的N电井或是具有PMOS FET的LVDS或上拉(步骤508)，而在一第一PMOS汲极与该N电井之间具有一第一崩溃电压，且该第一PMOS汲极是经直接地连接至该输入脚针。在一特定具体实施例里，该ESD N电井偏压约为该高电压减去该ESD N电井偏压电路内的一FET的临界电压。
该高电压亦经耦接于一NMOS单端驱动器的一NMOS FET的第一NMOS汲极(步骤510)，此者在该第一NMOS汲极与一基板之间具有一第二崩溃电压，此第二崩溃电压小于经直接地连接至该焊衬的PMOS的第一崩溃电压。该ESD事件是经由该第一NMOS汲极放电至一基板或该IC的P电井(步骤512)且最终地连至接地，或是透过电力钳夹而连至VCCO。在一特定具体实施例里，该NMOS FET具有一约6伏特的崩溃电压，并且该PMOS FET具有一约7伏特的崩溃电压。
图6是一根据本发明的一具体实施例具有多个I/O区块的FPGA 600的平面视图。该FPGA是利用一CMOS制程所制作，并且根据一或更多本发明具体实施例在一或更多功能区块里并入一或更多的差分I/O缓冲器。例如，ESD保护是经供置于该I/O区块604里的一差分I/O缓冲器618内，这是通过利用一N电井保护环621之内的硅化物区块高电流NMOS单端下拉驱动器，像是如前参照于图1及2所述者，且并同于一大致如前参照于图2、3A及3B所述的NMOS LVDS驱动器619，而运作。
该FPGA架构含有大量的不同可程序化物块，包含多个多重千兆位(Multi-gigabit)收发器(MGT 601)、可组态设定逻辑区块(CLB 602)、随机存取存储器区块(BRAM 603)、输入/输出区块(IOB 604)、组态及时脉逻辑(CONFIG/CLOCKS 605)、数字信号处理区块(DSP 606)、特用输入/输出区块(I/O607)(即如组态埠口及时脉埠口)，以及其他像是数字时脉管理器、模拟至数字转换器、系统监视逻辑等等的可程序化逻辑608。一部份的FPGA可含有专属的处理器区块(PROC 610)。
在一些FPGA里，各个可程序化物块包含一可程序化互连构件(INT 611)，此者具有标准化连接以供往返连通于各个邻近物块内的一相对应互连构件。因此，该等可程序化互连构件经并同合一可实作对于该所述FPGA的可程序化互连结构。该可程序化互连构件(INT 611)亦含有往返连至同一物块内的可程序化逻辑构件的连接，即如图6上方的范例所示者。
例如，一CLB 602可含有一可组态设定逻辑构件(CLE 612)，而附加上一单一可程序化互连构件(INT 611)，即可经程序化以实作使用者逻辑。一BRAM603可，除一或更多可程序化互连构件以外，另含有一BRAM逻辑构件(BRL613)。一般说来，经纳入在一物块内的互连构件的数量是根据该物块的高度而定。在所示具体实施例里，一BRAM物块具有与四个CLB相同的高度，然亦可采用其他数量(即如五个)。一DSP物块606可，除适当数量个可程序化互连构件以外，另含有一DSP逻辑构件(DSPL 614)。一IOB 604可，除该可程序化互连构件(INT 611)的一个实例以外，另含有例如一输入/输出逻辑构件(IOL615)的两个实例。一差分I/O缓冲器618亦为该IOB 604的一部份。即如熟谙本项技艺的人士所将能明了者，经连接至例如该差分I/O缓冲器618的实际I/O焊衬是利用位于各种所述逻辑区块上方的金属层所制造，并且通常不会受限于该输入/输出差分I/O缓冲器618的面积。在所示具体实施例里，一靠近该晶粒的中央处的纵长区域可运用于组态设定、时脉以及其他的控制逻辑。
有些运用如图6所示架构的FPGA含有额外逻辑区块，而这些区块会打破组成该FPGA一大部份的规则性纵长结构。该等额外逻辑区块可为可程序化区块及/或专属逻辑。例如，图6中所示的处理器区块PROC 610跨展于该等CLB及BRAM的多个纵行上。
注意到图6仅旨于说明一示范性FPGA架构。于图6上方处所包含的一纵行内的逻辑区块的数量、该等纵行的相对宽度、该等纵行的数量和次序、经纳入于该等纵行内的逻辑区块的类型、该等逻辑区块的相对大小以及互连/逻辑实作仅纯为示范性。例如，在一实际FPGA里，每当出现CLB时通常就会含有一个以上的邻近CLB纵行，藉以协助有效率地实作使用者逻辑。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (15)
1.一种具有一输入/输出I/O电路的集成电路IC，其特征在于，包含：
一输入脚针；
一第一N通道金属氧化半导体NMOS场效晶体管FET，此者具有一第一NMOS源极及一第一NMOS汲极，该汲极并入一将该第一NMOS FET电气耦接至该输入脚针的硅化物区块；
一第一P通道金属氧化半导体PMOS FET，此者具有一第一PMOS汲极，该汲极是经直接地连接至该输入脚针，一第一PMOS源极，该源极是经电气耦接于一正电压供应，以及一PMOS N电井，此电井是透过一提供一静电放电ESD电井偏压的ESD电井偏压电路而电气耦接于该输入脚针；以及
一NMOS低电压差分信号LVDS驱动器，此者具有一经直接地连接至该输入脚针的第二NMOS FET的一第二汲极，该第二NMOS FET是经制作于一经电气耦接于接地的一第一P分接保护环之内，一N电井保护环，此者是经耦接于环绕该第一P分接保护环的ESD电井偏压，以及该第二NMOS FET的一第二源极，该源极是经电气耦接于一第三NMOS FET的一第三汲极，而该第三NMOS FET是经制作于一经电气耦接于接地并且环绕该第三NMOS FET的第二P分接保护环之内，其中该IC的基板耦接于接地，使得一负ESD事件能够经由该第一NMOS FET放电，并且经由该第一NMOS FET将一正ESD事件放电于该第一NMOS汲极和该第一NMOS源极之间。
2.如权利要求1所述的IC，其特征在于，该第一NMOS FET包含该I/O电路的一NMOS单端输出驱动器，并且该第一PMOS FET包含一PMOS单端输出驱动器。
3.如权利要求1或2所述的IC，其特征在于，该第一NMOS FET具有一第一NMOS FET闸极宽度，并且该第一PMOS FET具有一小于该第一NMOSFET闸极宽度的第一PMOS FET闸极宽度。
4.如权利要求1或2所述的IC，其特征在于，进一步包含一弱下拉电路，此者具有一经直接地连接至该输入脚针的第四NMOS FET的第四汲极。
5.如权利要求1或2所述的IC，其特征在于，该第一NMOS FET具有一第一NMOS崩溃电压，该第二NMOS FET具有一大于该第一NMOS崩溃电压的第二NMOS崩溃电压，并且该第一PMOS FET具有一大于该第一NMOS崩溃电压的第一PMOS崩溃电压。
6.如权利要求5所述的IC，其特征在于，该第一NMOS崩溃电压小于七伏特，并且该第二NMOS崩溃电压及该第一PMOS崩溃电压大于七伏特。
7.如权利要求1或2所述的IC，其特征在于，该第一NMOS FET的汲极进一步包含一经埋覆的P型植入。
8.如权利要求1或2所述的IC，其特征在于，进一步包含一PMOS LVDS驱动器，此者具有一第二PMOS FET，而一第二PMOS汲极是直接地连接至该输入脚针，并且具有一经耦接于该ESD电井偏压的第二PMOS N电井。
9.如权利要求1或2所述的IC，其特征在于，当该输入脚针上的一输入电压超过该正电压供应至少该第一PMOS FET的临界电压时，该ESD电井偏压电路将该PMOS电井偏压至大于该正电压的电压。
10.一种在一集成电路IC的输入/输出I/O电路的输入脚针上对一静电放电ESD事件进行放电的方法，其特征在于，包含：
将一高电压施加于该输入脚针；
将该高电压耦接于该IC的一ESD N电井偏压电路；
产生一ESD N电井偏压；
将该ESD N电井偏压耦接于一具有一PMOS FET的PMOS单端驱动器的N电井，而在一第一PMOS汲极与该N电井之间具有一第一崩溃电压，该第一PMOS汲极是经直接地连接至该输入脚针；
将该高电压耦接于一NMOS单端驱动器的NMOS FET的一第一NMOS汲极，而在该第一NMOS汲极与该IC的基板之间具有一小于该第一崩溃电压的第二崩溃电压，其中，该第一NMOS汲极并入一将该NMOS FET电气耦接至该输入脚针的一硅化物区块局部；
直接地连接一NMOS低电压差分信号LVDS驱动器至该输入脚针，所述NMOS低电压差分信号LVDS驱动器具有一第二NMOS FET的一第二汲极，该第二NMOS FET是经制作于一经电气耦接于接地的一第一P分接保护环之内，一N电井保护环，此者是经耦接于环绕该第一P分接保护环的ESD电井偏压；
电气耦接该第二NMOS FET的一第二源极至一第三NMOS FET的一第三汲极，该第三NMOS FET是经制作于一经电气耦接于接地并且环绕该第三NMOS FET的第二P分接保护环之内，
将该基板耦接于接地；
经由该第一NMOS汲极将一负ESD事件放电至该基板；以及
使得一正ESD事件能够经由该第一NMOS FET而放电于该第一NMOS汲极和一第一NMOS源极之间。
11.如权利要求10所述的方法，其特征在于，该高电压是一人体模型规格、一机器模型规格或者一放电装置模型规格的测试电压。
12.如权利要求10所述的方法，其特征在于，该高电压是一由该IC的使用者所产生的静电压。
13.如权利要求10至12中任一项所述的方法，其特征在于，该正ESD事件藉逆反偏压崩溃而自该第一NMOS汲极放电至体型半导体。
14.如权利要求10至12中任一项所述的方法，其特征在于，该正ESD事件在一骤回事件snap-back event里经该NMOS FET的该第一NMOS源极而自该第一NMOS汲极放电。
15.如权利要求14所述的方法，其特征在于，该正ESD事件为经该第一NMOS汲极的该硅化物区块局部所放电。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/362,471 | 2009-01-29 | ||
| US12/362,471 US8134813B2 (en) | 2009-01-29 | 2009-01-29 | Method and apparatus to reduce footprint of ESD protection within an integrated circuit |
| PCT/US2010/020398 WO2010088014A1 (en) | 2009-01-29 | 2010-01-07 | Method and apparatus to reduce footprint of esd protection within an integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102301470A CN102301470A (zh) | 2011-12-28 |
| CN102301470B true CN102301470B (zh) | 2013-12-04 |
Family
ID=41820459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010800060801A Active CN102301470B (zh) | 2009-01-29 | 2010-01-07 | 用以减少在集成电路内的静电放电保护的占用面积的方法和装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8134813B2 (zh) |
| EP (1) | EP2382663B1 (zh) |
| JP (1) | JP5342656B2 (zh) |
| KR (1) | KR101231992B1 (zh) |
| CN (1) | CN102301470B (zh) |
| TW (1) | TWI415243B (zh) |
| WO (1) | WO2010088014A1 (zh) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010138480A2 (en) * | 2009-05-26 | 2010-12-02 | Rambus Inc. | Stacked semiconductor device assembly |
| CN102903713B (zh) * | 2011-07-29 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 防闩锁效应的保护环结构和验证方法 |
| US9350165B2 (en) * | 2012-11-05 | 2016-05-24 | Intel Corporation | High-voltage power gating |
| US9013844B2 (en) | 2013-01-15 | 2015-04-21 | Xilinx, Inc. | Circuit for and method of enabling the discharge of electric charge in an integrated circuit |
| CN103632714B (zh) * | 2013-03-19 | 2016-08-24 | 中国科学院电子学研究所 | 一种用于减少fpga配置存储器位数的译码电路 |
| US9537308B2 (en) | 2013-12-03 | 2017-01-03 | Lattice Semiconductor Corporation | ESD protection using shared RC trigger |
| US10038647B1 (en) | 2016-05-13 | 2018-07-31 | Xilinx, Inc. | Circuit for and method of routing data between die of an integrated circuit |
| US10164426B2 (en) * | 2016-05-27 | 2018-12-25 | Nxp Usa, Inc. | Sensing and detection of ESD and other transient overstress events |
| EP3324439B1 (en) * | 2016-09-26 | 2020-09-02 | Shenzhen Goodix Technology Co., Ltd. | Electrostatic-discharge protection circuit applied to integrated circuit |
| US9793899B1 (en) | 2016-12-16 | 2017-10-17 | Xilinx, Inc. | Mitigation of single event latchup |
| US10325901B1 (en) | 2017-01-05 | 2019-06-18 | Xilinx, Inc. | Circuit for increasing the impedance of an ESD path in an input/output circuit and method of implementing the same |
| US10497677B1 (en) | 2017-02-09 | 2019-12-03 | Xilinx, Inc. | ESD protection in a stacked integrated circuit assembly |
| US9998120B1 (en) | 2017-03-02 | 2018-06-12 | Xilinx, Inc. | Circuit for and method of shifting a high range input common mode voltage |
| JP6828588B2 (ja) * | 2017-05-22 | 2021-02-10 | 株式会社ソシオネクスト | 半導体装置 |
| US10522531B1 (en) | 2018-10-08 | 2019-12-31 | Xilinx, Inc. | Integrated circuit device and method of transmitting data in an integrated circuit device |
| US11114429B2 (en) | 2019-04-23 | 2021-09-07 | Xilinx, Inc. | Integrated circuit device with electrostatic discharge (ESD) protection |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369994B1 (en) * | 1998-07-31 | 2002-04-09 | International Business Machines Corporation | Method and apparatus for handling an ESD event on an SOI integrated circuit |
| US6867957B1 (en) * | 2002-10-09 | 2005-03-15 | Pericom Semiconductor Corp. | Stacked-NMOS-triggered SCR device for ESD-protection |
| CN1614779A (zh) * | 2003-11-05 | 2005-05-11 | 三洋电机株式会社 | 静电破坏保护装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307554B1 (ko) * | 1998-06-30 | 2001-11-15 | 박종섭 | Esd 소자를 구비하는 반도체장치 |
| JP3574359B2 (ja) * | 1998-09-18 | 2004-10-06 | セイコーエプソン株式会社 | 半導体装置 |
| US6046087A (en) * | 1999-02-10 | 2000-04-04 | Vanguard International Semiconductor Corporation | Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region |
| US6274909B1 (en) * | 1999-11-12 | 2001-08-14 | Etron Technology, Inc. | Guard ring structure with deep N well on ESD devices |
| US6433983B1 (en) * | 1999-11-24 | 2002-08-13 | Honeywell Inc. | High performance output buffer with ESD protection |
| JP2002110814A (ja) * | 2000-09-26 | 2002-04-12 | Toshiba Microelectronics Corp | 半導体集積回路装置およびその製造方法 |
| US6476449B1 (en) * | 2001-09-05 | 2002-11-05 | Winbond Electronics Corp. | Silicide block for ESD protection devices |
| TW586124B (en) * | 2002-09-18 | 2004-05-01 | Macronix Int Co Ltd | ESD protection apparatus and method for a high-voltage input pad |
| US20050045952A1 (en) * | 2003-08-27 | 2005-03-03 | International Business Machines Corporation | Pfet-based esd protection strategy for improved external latch-up robustness |
| US7250660B1 (en) * | 2004-07-14 | 2007-07-31 | Altera Corporation | ESD protection that supports LVDS and OCT |
| KR100617058B1 (ko) * | 2004-12-30 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 이의 제조방법 |
| US7427787B2 (en) * | 2005-07-08 | 2008-09-23 | Texas Instruments Incorporated | Guardringed SCR ESD protection |
| TWI281742B (en) * | 2005-11-25 | 2007-05-21 | Novatek Microelectronics Corp | Differential input output device including electro static discharge (ESD) protection circuit |
| JP4728833B2 (ja) * | 2006-02-15 | 2011-07-20 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US20080258263A1 (en) * | 2007-04-20 | 2008-10-23 | Harry Yue Gee | High Current Steering ESD Protection Zener Diode And Method |
-
2009
- 2009-01-29 US US12/362,471 patent/US8134813B2/en active Active
- 2009-12-28 TW TW098145247A patent/TWI415243B/zh active
-
2010
- 2010-01-07 KR KR1020117018045A patent/KR101231992B1/ko active IP Right Grant
- 2010-01-07 CN CN2010800060801A patent/CN102301470B/zh active Active
- 2010-01-07 JP JP2011547999A patent/JP5342656B2/ja active Active
- 2010-01-07 WO PCT/US2010/020398 patent/WO2010088014A1/en active Application Filing
- 2010-01-07 EP EP10700770.0A patent/EP2382663B1/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369994B1 (en) * | 1998-07-31 | 2002-04-09 | International Business Machines Corporation | Method and apparatus for handling an ESD event on an SOI integrated circuit |
| US6867957B1 (en) * | 2002-10-09 | 2005-03-15 | Pericom Semiconductor Corp. | Stacked-NMOS-triggered SCR device for ESD-protection |
| CN1614779A (zh) * | 2003-11-05 | 2005-05-11 | 三洋电机株式会社 | 静电破坏保护装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102301470A (zh) | 2011-12-28 |
| KR20110112393A (ko) | 2011-10-12 |
| EP2382663A1 (en) | 2011-11-02 |
| US8134813B2 (en) | 2012-03-13 |
| EP2382663B1 (en) | 2014-05-21 |
| JP2012516571A (ja) | 2012-07-19 |
| KR101231992B1 (ko) | 2013-02-08 |
| TWI415243B (zh) | 2013-11-11 |
| WO2010088014A1 (en) | 2010-08-05 |
| US20100188787A1 (en) | 2010-07-29 |
| JP5342656B2 (ja) | 2013-11-13 |
| TW201029142A (en) | 2010-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102301470B (zh) | 用以减少在集成电路内的静电放电保护的占用面积的方法和装置 | |
| US6310379B1 (en) | NMOS triggered NMOS ESD protection circuit using low voltage NMOS transistors | |
| US7274546B2 (en) | Apparatus and method for improved triggering and leakage current control of ESD clamping devices | |
| US9190840B2 (en) | Electrostatic discharge protection circuit | |
| JP5374645B2 (ja) | 静電放電からの向上した耐性 | |
| US20080151446A1 (en) | Electrostatic discharge protection device and layout thereof | |
| US6927957B1 (en) | Electrostatic discharge clamp | |
| CN211238251U (zh) | 一种静电保护电路 | |
| US7855862B1 (en) | Electrostatic discharge (ESD) circuit and method that includes P-channel device in signal path | |
| CN112420688A (zh) | 一种静电保护电路 | |
| CN102122816B (zh) | 半导体器件 | |
| EP2946404B1 (en) | Circuit for and method of enabling the discharge of electric charge in an integrated circuit | |
| US7545616B2 (en) | Circuit for discharging static electricity | |
| Yeh et al. | New Design of 2$\times $ VDD-Tolerant Power-Rail ESD Clamp Circuit for Mixed-Voltage I/O Buffers in 65-nm CMOS Technology | |
| WO2010030968A2 (en) | Method and apparatus for enhancing the triggering of an electrostatic discharge protection device | |
| KR101027345B1 (ko) | 핀 커패시턴스를 조절할 수 있는 정전기 방전 장치 | |
| Puvvada et al. | A simulation study of HBM failure in an internal clock buffer and the design issues for efficient power pin protection strategy | |
| US20090059452A1 (en) | Method and apparatus for providing electrostatic discharge protection for a power supply | |
| Stockinger et al. | Advanced ESD rail clamp network design for high voltage CMOS applications | |
| Altolaguirre et al. | Active ESD protection for input transistors in a 40-nm CMOS process | |
| TW506111B (en) | On-chip ESD protection circuits with substrate-triggered SCR device | |
| JP3800501B2 (ja) | 半導体装置 | |
| Wang | ESD Protection for Automotive Electronics | |
| Karp et al. | Small footprint ESD protection of hot-swappable I/Os | |
| Ker et al. | ESD protection design and verification in a 0.35-/spl mu/m CMOS ASIC library |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |