CN101106127A - 静电破坏保护电路 - Google Patents

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CN101106127A CNA2007101283309A CN200710128330A CN101106127A CN 101106127 A CN101106127 A CN 101106127A CN A2007101283309 A CNA2007101283309 A CN A2007101283309A CN 200710128330 A CN200710128330 A CN 200710128330A CN 101106127 A CN101106127 A CN 101106127A
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菊地修一
大石桥康雄
关雅夫
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Abstract

一种静电破坏保护电路，提高保护内部电路不受静电等浪涌电压影响的性能(动作速度或静电破坏耐性)。在配线(3)和VSS(接地电压)配线(4)之间连接N沟道型MOS晶体管(5)。在配线(3)和MOS晶体管(5)的栅极之间连接第一电容器(6)，在VSS配线(4)和栅极之间连接第二电容器(7)。施加在输入输出端子(2)上的电压由这些电容元件分压，将该分压电压对栅极施加。在浪涌产生时，通过分压电压将MOS晶体管(5)强制接通，流过电流，保护内部电路(1)。另外，相对于过大的浪涌，寄生双极晶体管接通。在双极和VSS配线(4)之间配置齐纳二极管(8)，以使施加在栅极上的电压不会上升到一定电压以上。

Description

静电破坏保护电路
技术领域
本发明涉及用于防止半导体集成电路的静电破坏的静电破坏保护电路。
背景技术
目前，在半导体集成电路中，为强化对从静电、过电压、周边设备放射的电磁噪音等浪涌电压的耐性，而在输入输出端子附近设有保护电路(下面称作静电破坏保护电路)。
参照图5说明现有的静电破坏保护电路。在由硅晶片等构成的半导体衬底上设有内部电路100。内部电路100是模拟电路或数字电路，其含有输入电路、输出电路、输入输出电路等。而且，在连接内部电路100和输入输出端子101的配线102上连接有由N沟道型MOS晶体管N构成的MOS晶体管型保护电路103，其中N沟道型MOS晶体管的源极与接地配线连接，漏极与配线102连接，栅极和源极进行所谓的二极管连接。
对MOS晶体管型保护电路103的动作进行说明。当通过输入输出端子101施加浪涌电压104时，在源·漏极间产生击穿，由此，MOS晶体管N的寄生双极晶体管接通，从输入输出端子101侧向接地电压GND侧流过电流。
通过以上的动作，保护内部电路100不受静电破坏影响。需要说明的是，除将上述那样的MOS晶体管作为静电破坏保护电路的元件加以利用之外，还考虑利用PN二极管的电路、利用晶闸管的电路等各种静电破坏保护电路。
作为与本发明相关的技术文献，例如列举以下专利文献。
专利文献1：特开平5-102411号公报
随着近年来半导体器件的微细化、高集成化，静电破坏的产生有增大的倾向。但是，在上述现有的静电破坏保护电路中，相对于静电破坏的保护可能不充分。
例如存在不能耐受过大的浪涌电压，而将保护电路的MOS晶体管N自身静电破坏的问题。
另外，在上述现有的MOS晶体管型保护电路中，利用源·漏极间的击穿和寄生双极动作。因此，存在在源·漏极间的击穿产生之前，浪涌电压施加在内部电路上，在内部电路元件上产生静电破坏等不良影响的问题。
发明内容
因此，本发明的目的在于，提供一种静电破坏保护电路，提高保护内部电路不受静电等浪涌电压影响的性能(静电破坏耐性或动作速度)。
本发明是鉴于上述课题而构成的，其主要特征如下。即，本发明提供一种静电破坏保护电路，其与连接端子和内部电路的第一配线连接，其特征在于，具有：供给第一电压的第二配线；连接在所述第一配线和所述第二配线之间，通过所述端子将施加在所述第一配线上的电压分压的第一及第二电容元件；漏极与所述第一配线连接，源极与所述第二配线连接，在栅极上施加通过所述第一及第二电容元件分压后的电压的MOS晶体管。
另外，本发明的保护电路的特征在于，在所述栅极和所述第二配线之间具有限制施加在所述栅极上的电压的第一电压限制元件。
另外，本发明的保护电路的特征在于，在所述栅极和所述第一配线之间具有限制施加在所述栅极上的电压的第二电压限制元件。
本发明的静电破坏保护电路的构成为，利用电容元件将施加在端子上的电压分压，将该分压电压施加在MOS晶体管的栅极上。施加在栅极上的电压可通过调节第一及第二电容元件的各电容值(设有电压限制元件时含有该电容值)设为任意的值。根据这种结构，在产生异常的浪涌电压时，可通过该分压电压使MOS晶体管接通，流过电流，从而可较早地保护内部电路不受静电破坏影响。
另外，在连接了用于限制施加在MOS晶体管的栅极上的电压的电压限制元件时，浪涌电压引起的MOS晶体管的栅极破坏被抑制，其结果是可抑制保护电路自身的破坏。
附图说明
图1是说明本发明第一实施例的静电破坏保护电路的电路图；
图2是说明本发明第一实施例的静电破坏保护电路的器件结构的剖面图；
图3是说明本发明第二实施例的静电破坏保护电路的电路图；
图4是说明本发明第二实施例的静电破坏保护电路的器件结构的剖面图；
图5是说明现有的静电破坏保护电路的电路图。
符号说明
1内部电路
2输入输出端子
3配线
4VSS配线
5MOS晶体管
6第一电容器
7第二电容器
8齐纳二极管
10半导体衬底
11外延层
12陷阱层
13陷阱层
14漏极层
15源极层
16栅极层
17P++层
18阳极层
19阴极层
20埋入层
21下分离层
22上分离层
23场绝缘膜
30寄生双极晶体管
31齐纳二极管
32陷阱层
33阳极层
34阴极层
100内部电路
101输入输出端子
102配线
103MOS晶体管型保护电路
104浪涌电压
具体实施方式
下面，参照附图说明本发明的第一实施例。图1是包含本实施例的静电破坏保护电路的概略电路图，图2是该保护电路的器件结构的剖面图。
在由硅晶片构成的半导体衬底上设有内部电路1。内部电路1是模拟电路或数字电路，其含有输入电路、输出电路、输入输出电路等。而且，本实施例的静电破坏保护电路与将内部电路1和输入端子或输出端子(下面称作输入输出端子2)连接的配线3(第一配线)连接。
本实施例的静电破坏保护电路由源极与VSS(通常为接地电压)配线4(第二配线)连接且漏极与配线3连接的N沟道型MOS晶体管5、连接在MOS晶体管5的栅极和配线3(MOS晶体管5的漏极)之间的第一电容器6、连接在MOS晶体管5的栅极和VSS配线4(MOS晶体管5的源极)之间的第二电容器7、连接在MOS晶体管5的栅极和VSS配线4(MOS晶体管5的源极)之间的齐纳二极管8构成。齐纳二极管8的阳极与VSS配线4连接，阴极与MOS晶体管5的栅极连接。
设MOS晶体管5的栅极和第一电容器6、第二电容器7、及齐纳二极管8的连接点为节点X，设该节点的电压为Vx。Vx是将施加在输入输出端子2上的电压由第一及第二电容器6、7的电容(C1、C2)及齐纳二极管8的寄生电容(Cz)分压的电压。施加在该栅极上的电压Vx可通过调节第一及第二电容器6、7及齐纳二极管8的各电容值(C1、C2、Cz)而设为任意值。电压Vx虽然也由MOS晶体管5的栅极绝缘膜的膜厚决定，但例如设定为10伏特以下，以不会产生栅极绝缘膜的破坏。
另外，当对输入输出端子2施加浪涌电压时，调节第一及第二电容器6、7的电容值、齐纳二极管8的寄生电容值，使得MOS晶体管5通过Vx的上升而接通。另外，如后述，在MOS晶体管5的击穿电压产生，寄生双极晶体管30接通之前，也调节为将MOS晶体管5强制接通。进而在从接地电压向输入输出端子2施加电源电压的电压的通常动作的状态下，通过分压电压Vx进行调节，使得MOS晶体管5不会接通。
需要说明的是，也可以使用位于MOS晶体管5的栅极电极和源极及漏极间的寄生电容作为第一及第二电容器6、7。但是，从高精度地得到使MOS晶体管5接通的目的的值的分压电压Vx的观点来看，优选另外设置电容元件。
其次，参照图2对上述第一实施例的静电破坏电路的器件结构进行说明。在P型半导体衬底10上形成有N型外延层11，在外延层11的表面上形成有P型陷阱层12、13。而且，在陷阱层12内形成有上述的MOS晶体管5，在陷阱层13内形成有齐纳二极管8。
MOS晶体管5具有形成于陷阱层12表面的高浓度的漏极层14、源极层15、未图示的栅极绝缘膜上形成的栅极电极16。另外，与该MOS晶体管5相邻，在陷阱层12的表面形成有衬底器件用的P++层17。
齐纳二极管8具有形成于陷阱层13表面的高浓度的阳极层18和阴极层19。
高浓度(N+型)的埋入层20跨半导体衬底10的底部和外延层11的边界区域形成。另外，MOS晶体管5和齐纳二极管8通过P型下分离层21及上分离层22电分离。下分离层21通过使硼等杂质从半导体衬底10的底部侧向上方扩散而形成。另一方面，上分离层22通过使硼等杂质从外延层11的上面向下方扩散而形成。下分离层21的上部和上分离层22的下部在外延层11内重叠，构成一体化的分离层。
在外延层11表面的元件形成区域以外形成有元件分离用的场绝缘膜23。场绝缘膜23例如通过LOCOS(Local Oxidation Of Silicon)法形成。
另外，在输入输出端子2上施加了过大的浪涌电压时，形成将MOS晶体管5的漏极层14、陷阱层12、源极层15分别设为集电极层、基极层、发射极层的NPN型寄生双极晶体管30。
其次，参照图1及图2说明如上构成的第一实施例的静电破坏保护电路的动作。
如上所述，在本实施例中，在输入输出端子2的电压超过规定的电压时，在MOS晶体管5的源·漏极间产生击穿，引起寄生双极动作之前，调节第一及第二电容器6、7的电容(C1、C2)、齐纳二极管8的寄生电容(Cz)，以将MOS晶体管5强制接通。因此，在对输入输出端子2施加正的浪涌电压时，规定值的分压电压Vx大致同时地随之充电，由此，MOS晶体管5接通，向VSS配线4侧流过电流。该MOS晶体管的动作在MOS晶体管5击穿之前引起。
另外，在输入输出端子1上进一步产生过大的正浪涌电压，只是MOS晶体管5的电流能力不能充分使电流流过时，漏极侧的电压上升，如图2所示，NPN型寄生双极晶体管30也接通，经由MOS晶体管5及寄生双极晶体管30这两者向VSS配线4侧流过电流。该寄生双极动作是在漏极层14和陷阱层12的结击穿从而电流流过陷阱层12时，陷阱层12的电压上升，从陷阱层12向源极层15流过基极电流，由此寄生双极晶体管30接通的现象。
目前(参照图5)，利用MOS晶体管的源·漏极间的击穿和寄生双极动作而流过电流。与之相对，在本实施例中，与源·漏极间击穿及寄生双极动作的开始引起相比，以前为MOS晶体管5接通，电流溢出的结构。因此，与目前相比，可进行高速动作，实现电流能力高的静电破坏保护电路。
另外，在MOS晶体管5的栅极上施加的电压Vx过度上升，达到栅极耐压以上时，MOS晶体管5自身被破坏，但在本实施例中，利用齐纳二极管8进行电平固定，使得栅·源极间的电压不会上升到一定以上。因此，可降低MOS晶体管5自身的破坏。这样，为保护静电破坏保护电路元件(本实施例中为MOS晶体管5)自身不受浪涌电压破坏，而优选配置电压限制元件。
需要说明的是，在对输入输出端子1施加了负浪涌电压时，MOS晶体管5也接通，同样保护内部电路1。即，通过分压电压Vx使MOS晶体管5接通，该情况下，从VSS配线4侧向输入输出端子2侧流过电流，保护内部电路1。另外，即使通过陷阱区域12及P++层17和漏极层14间的PN结，电流也会流过，保护内部电路1。
其次，参照附图说明本发明第二实施例。图3是含有第二实施例的静电破坏保护电路的概略电路图，图4是该保护电路的器件结构的剖面图。需要说明的是，与第一实施例相同的结构使用同一符号，省略或简略其说明。
第二实施例的静电破坏保护电路由源极与VSS配线4连接且漏极与配线3连接的N沟道型MOS晶体管5、MOS晶体管5的栅极和配线3(MOS晶体管5的漏极)之间连接的第一电容器6、MOS晶体管5的栅极和VSS配线4(MOS晶体管5的源极)之间连接的第二电容器7、MOS晶体管5的栅极和VSS配线4(MOS晶体管5的源极)之间连接的齐纳二极管8、MOS晶体管5的栅极和配线3(MOS晶体管的漏极)之间连接的齐纳二极管31构成。齐纳二极管31的阳极与配线3连接，阴极与MOS晶体管5的栅极连接。
其次，参照图4说明上述第二实施例的静电破坏保护电路的器件结构。在N型外延层11的表面形成有P型陷阱层32，在该陷阱层32内形成有齐纳二极管31。齐纳二极管31具有陷阱层32的表面形成的高浓度的阳极层33和阴极层34。其他结构与上述第一实施例相同。
这样，在第二实施例中，具有在配线3和MOS晶体管5的栅极之间设有齐纳二极管31的特征。需要说明的是，也考虑齐纳二极管31的寄生电容(Cz)，在引起MOS晶体管5的源·漏极间的击穿及寄生双极动作之前，调节MOS晶体管5强制接通。
如上构成的第二实施例的静电破坏保护电路在由第一实施例的结构得到的效果的基础上，还具有以下效果。即，当对MOS晶体管5的栅极施加过大的电压时，MOS晶体管5破坏，但在本实施例中，通过齐纳二极管31进行电平固定，使得施加在栅极上的电压不会过大。因此，根据第二实施例的结构，可保护MOS晶体管5自身不受正极性及负极性的浪涌电压。
这样，即使是上述第一及第二实施例的任意结构，也可以通过电容元件将输入输出端子侧的电压分压，将该分压电压施加在MOS晶体管的栅极上。因此，在从输入输出端子产生异常的浪涌电压时，利用该分压电压将MOS晶体管接通，从而与目前相比，可较早地保护内部电路。
另外，不仅MOS晶体管可以动作，而且寄生双极也可以动作，因此，与目前相比，可流过大电流，来保护内部电路。
另外，在连接了用于限制施加在MOS晶体管的栅极上的电压的电压限制元件时，可防止浪涌电压引起的保护元件自身的破坏。
需要说明的是，本发明不限于上述实施例，在不脱离其主旨的范围内可进行变更是不容置疑的。具体而言，例如在上述实施例中在供给VSS电压的配线(VSS配线4)上连接了保护电路，但也可以在供给高电源电压的配线上连接保护电路，将P沟道型MOS晶体管作为保护电路元件使用。

Claims (4)

1.一种静电破坏保护电路，其与连接端子和内部电路的第一配线连接，其特征在于，具有：
供给第一电压的第二配线；
连接在所述第一配线和所述第二配线之间，通过所述端子将施加在所述第一配线上的电压分压的第一及第二电容元件；
漏极与所述第一配线连接，源极与所述第二配线连接，在栅极上施加通过所述第一及第二电容元件分压后的电压的MOS晶体管。
2.如权利要求1所述的静电破坏保护电路，其特征在于，在所述栅极和所述第二配线之间具有限制施加在所述栅极上的电压的第一电压限制元件。
3.如权利要求1或2所述的静电破坏保护电路，其特征在于，在所述栅极和所述第一配线之间具有限制施加在所述栅极上的电压的第二电压限制元件。
4.如权利要求2或3所述的静电破坏保护电路，其特征在于，所述电压限制元件是齐纳二极管。
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