TWI282617B

TWI282617B - ESD protection circuit having control circuit

Info

Publication number: TWI282617B
Application number: TW093118238A
Authority: TW
Inventors: Kazuhisa Sakihama; Akira Yamaguchi
Original assignee: Toshiba Corp
Priority date: 2003-08-04
Filing date: 2004-06-24
Publication date: 2007-06-11
Also published as: JP2005056892A; CN100359685C; US20050030688A1; JP4000096B2; TW200507239A; CN1581481A; US6980408B2

Description

1282617 T4〇33pif 九·發明說明【發明所屬之技術領域】

^發明是有㈣（積體電路）或LSI(大型積體電路) 等之半導體積體電路的ESD (靜電放電） SD 保護電路。本申請案基於2003年8月4曰申請的曰本專利申請木No2003-205735號，申請優先權。【先前技術】，鈾為保濩1C或等半導體積體電路，因ESD發 =南電壓，曾—有各種ESD保護電路的提案。此處用圖工至圖5 5兄明先前的三種ESD保護電路。圖1示先前例-的ESD保護電路的模式電路圖。如二:所示’在第一、第二；^墊u、12連接内部電路】4出tf U、12間連接甜位電路14。該钳位電汲柘、鱼垃-:電晶體18構成。即該觀〇 S電晶體18的向閘極連:該H11，源極連接第二墊12 ’閘極與反所He關2說關1所示電路的動作，圖2為圖i 之Ϊ，广轴為電=Μ的電壓一電流特性之模式圖。圖2 電题v 11 電晶體18的汲極與源極之間施加的、,，:"軸為汲極與源極間流動的電流η。高電ΐϋ/!塾11與第二焊塾12之間未施加ESD的體18^、^'、區域一），作為甜值電路14的丽0s電晶電曰源極間揲電流流動。此乃因如上述，NM0S 曰體18的_與祕互相連接成為相同電位，成為非 12826 lj3pif 通電狀態（OFF狀態）。因此，在帝高電壓：時’對内部電路13的=^^^ 另一方面，在弟一焊墊n與第 /曰施加高電壓之場合（區域二），ΝΜ。次 1因㈣態（on狀態），ESD發生的ESD = 8成通電狀钳位電路Μ流到第二焊墊12。；:=:焊墊_ 即在内部電路13 加高電壓，故能夠保護内部電路13。 & 該區域二之場合# NMC>S電晶體18的電壓性，更，田說：如後。在NM0S電晶體18的汲極與：之間有南電壓時’如圖2所示’一旦到達起動電壓和後，在NMOS電晶體18發生急返（snapdack)特性。因鮮返特性，電壓下降至㈣縣Vh，其後，再急速使電流通。又此時在NMOS電晶體18流通的電流，為由汲極通過基板部分流向源極的雙極作用流動的〇FF電流。因此，不疋k經NMOS電晶體18的通道部的on電流。但是，上述構造的E S D保護電路，必需滿足以下的二個設計條件。第一設計條件為保護之全部内部電路的耐電壓值（内部電路13被破壞的電壓）必需高於起動電壓vti的耐電壓值。第二設計條件為保持電壓值vh有必要高於内部電路13的電源電壓值Vdd。又，該第二設計條件乃在内部電路13通常動作之場合，為排除鉗位電路 14形成通電狀態（ON狀態）而設之設計條件。但是近年來隨著半導體製造技術的微細化，内部電路所用之MOSFET的閘極耐電壓值急速下降。例如在 1282612

其次，用圖3及圖4說明务.箭夕加一〇·18〜〇·13微米製程，如也帝蔽，丄一相同。在0.09微米壓值Vtl之狀況。亦即形成内部電路i 起動電壓值Vtl的狀況。因之，考慮今要滿足上述的第一設計條件逐漸困難。

辦如隹吴國專利第6,249,41〇號說明書（2〇〇1年6 日，圖4)有記述。方電極連接第一焊墊u，他方電極連的閘極。該電阻元件R的一端連接該極，他端連接到第二焊墊12。、該時間定數電路23,為由電容器c與電阻元件&構成°該電容器C的一方雷極诖垃楚_、阳& η 接NMOS電晶體18的閘極 NMOS電晶體18的閘極，d ，其次’用圖4說明圖3所示ESD保護電路的動作。圖 4為圖/所示難仍電晶體18㈤電墨一電流特性圖。圖4 t /戸、軸為在NMOS電晶體18的汲極與源極之間施加的电壓值vi ’縱軸為在汲極與源極之間流動的電流值^。在第一焊墊η與第二焊墊12之間未施加ESD的高電屢之場合，歸述_鉗位電路14為非通電狀態（OFF)。因此，内部電路13的通常動作不受影響。 θ但在第一焊墊11與第二焊墊12之間有ESD的高電壓之場合，有時間定數電路23產生的一定時間之脈衝施加於NMOS電晶體18的間極。因此，nm〇s電晶體18成 l2mi 33pif ON狀態，即钳位電路14形成通電狀態（⑽狀態）。 /恭^之ESD餐生的ESD電荷，由第—焊墊11通過钳 =二焊墊12放出。所以能編内部電路免於SD^生的焉電壓之損害。又，上述 =的容量值與電阻元件R的電阻崎積= 二詳細制，在上述之第—焊㈣與第 S有ESD的咼電壓施加之場合，NMOS電日體18的電壓一電流特性。歷…私曰日屍一實線25示流過N腦電晶體18的通道的電

电抓特性。亦即實線25為「NMOS電曰！^18 A ηΜ 時」的特性。再者，圖4中的卢緩％ _，曰曰體18為0N 的急返特性蝴—電流：虛二：= 例一晶體18為〇FF」時的特性。如：=電可比虛線26的特性流更多的電流。因此;=1 特性能力較先前例—高。又，如上崎 =SD的保護與先前例一不同，為流過在NM0S電曰t斤示之特性極之間形成的通道部之⑽電流顯^體18的源^及表示的流過NM0S電晶體18的電产，=生。又，虛線26 過通道部的OFF電流。 w马雙極作用時未流如上述，先前例二不彻顺〇流，乃利用其ON電流。因此沒有必18的0FF電 -設計條件，「保護之全部内要号慮切例-的第被破壞之電壓），不能低於起動電芦^電壓（内部電路但是’先前例二的時間定數電H」。的设計更為困難。 1282617 14033pif 即該時間定數（=電容器C的容量值與電阻元件R的電阻值的乘積值）較小時，NMOS電晶體18為on的時間甚短，不此有效的保瘦ESD。相反地，該時間定數設定較大時，NMOS電晶體18成〇1^的時間長，故能夠有效的保濩ESD。但電子元件R與電容器c的體積較大，增加晶片的成本。而且該時間定數電路23，每一對的焊墊皆必要，對晶片全體製造成本或晶片體積皆大幅增加。、其次，用圖5說明先前例三的ESD保護電路，圖5 為先刚例二的ESD保護電路模式化電路圖。該種esd保

護電路，例如在〇N_CHIPESD PROTECTION FOR INTEGRATED CIRCUITS, An IC Desiqn Perspective Figure «4 (Albert Z.H.Wang * , kluwer Academic Publishers Group )文中記述的。如圖5所示，先前例三的咖保護電路為在時間定數祕23與钳位電路14之間，順次連接第—至第三反相界 30-1、30-2、30-3的輸入端及輪出端。口。 Ν:所構成。該第:反相器輸出端子連接=== in g·2的輪出端子連接第三反相哭二路===183=_子連接該i位電 1282617 14033pif 火干墊11與第二焊墊12之間施加高電麼時，由於時間電路23與反相電路3〇產生之訊號，鉗位電路14的^乂〇8 電晶體18通電（0N)。如此，在第一焊塾n施加的娜 2何，_钳位電路14向第二雜12流出，以保護内部私路13=其他的動作與先前例二相同詳細說明省略。仁該先$例二的ESD保護電路，因使用時間定數電路 23所以#上述之先前例二有同樣的問題。又因設有反相 f路30 ’對^體積或製造成本更成不利之點。如上述，先前的咖保護電路，保護能力不充分，且計或製造皆有困難，有製造成本及晶片面積【發明内容】接丰例的esd保護電路包括:-第-焊墊為連接+¥體積體电路的外部連接端子；及該半導體積體電路的外邮弟—干墊為連接在該第一焊倾… 而子，及一甜位電路，連接墊/、罘一焊墊之間；以及一控制電路，該槿、生可&制遠甜位電路成為通電狀態或不通電狀態。' i 的部分使用共本發明之一例，此說明中全圖共同構造i目及圖7祝明本發明之ESD保護電路的概略導發;=:内需要保護的半 =到内部電路54，在該=”塾 1連接純電路55。又有第三焊整-連;=電： 10 1282617 14033pif 電路55由控制電路56的輸出訊號控制可通電狀您/非通電狀態。％其^用圖7說明圖6所示之挪保護電路的動作。 :的鉗位電路55的電壓一電流特性模式化圖。 L甘施加於鉗位電路55的電壓值乂，縱軸示流電-":%的電流量七圖中的實線61示第-電壓-⑽祕，貫線62示第二電壓—電流特性。第等的半導體晶片5〇安裝後，即在弟一火干墊51與第二之狀況的_。之間又有施加咖的高電壓的在該半導體晶片％安裝後，例如在電子換:等的末端產品中，作為零件組裝好之後，述二,:Ϊ:定條件下進行正常之動作的狀況。在上因此二路54受ESD之高電壓的可能性極低。通電狀電路％為第一電壓一電流特性61 ’成非通電狀恶（OFF狀態）。入、高述在半導體晶片5G安裝後，在該第三焊墊53輸 ==控制電路56的訊號，則控制電路兄的控制，包55的電壓一電流特性成為第— 性61 °如圖7所示，第-電壓-電流特性流動的特性。即在^ 二的場合，触電路55騎通電狀態作發=钳的動作，不會對内部電路54的動所以内部電路54能夠正常進行動作。 11 I2826U3pif 另一方面，所謂在半導體晶片5〇安裝前，即在第一焊墊51與第二焊墊52之間會發生ESD的高電壓之狀況的動作說明如下。此處所明之该半導體晶片50安裝前，乃指由製造後到在電子機器製造者的工廠内，組裝入pc板之工程的期間之狀況，或指半導體晶片50在半導體工廠製造後到組合入末端產品進行正常動作之期間的狀況。在上述狀況中，内部電路54有被施加ESD高電壓之可能。因此先將鉗位電路設定於可通魏態，任何_施加卿的高電壓皆無妨。亦即將钳位電路55控制到第二縣設移可通餘態。目触電路55在可/電；^生由南電壓發生的電荷能夠通過钳位電路，在接地電源％在如上述的半導體晶片5G錢之前，該第三谭塾5, 2由外部給與訊號，但可由㈣電路56的控制，使鉗電:55的電壓—電流特性成為第二電壓—電流特性二如圖7所示，第二電壓—電流特_，有施加之㈣甚^’可流出多量之電流工的特性。即在甜位電起 .、、、頁不弟一電麼一電流特性62之:P入a 通電狀態。 ^心生624合，鉗位電路55為月

螯生二二弟―知塾51與第二焊墊52之間施加由ESI 程度）之場合，該高電壓抑通過發生的電荷從第-焊墊5 、過鉗位電路55到第二焊墊52放出。干蛩所以，ESD發生的高電墨不會施加到内部電路54結 12 1282617 I4033pif 果，此夠保護内部電路52受高電壓的破壞。、六如圖7所TF，第二電壓一電流特性62為利用〇 =因此能触過大量的電流，钳位電路具有高度電力。又摩一 i、i ί彻控制電路56的控制，使鉗位電路55的電 i、私机特性成為第一電壓一電流特性61或第二電 °亦即’钳位電路55可切換成不通電狀態或可 ^狀悲之任-狀態使用。因此如先前例—的料上制’ ΐίΐϊί。結果，鉗位電路無必要考慮設計上的：制，肖b夠谷易廉價地製造ESD保護電路。 fU r—ttr ESD保護電路，對内部電路54的 =化，^上之條件無必要擔心之處。所以

小化了的内部電路54,亦能容易對應。 h後U 更因不用時間定電路等，由時間定數電路引起的製造上的限如肖除，㈣料製造咖數而且因時間定數電路等之製造會捭、4电路。造成本^故亦能減低晶片面積及製造成本。貝增加製顯易目的s，、和優點能更明如下：只轭例，亚配合所附圖式詳細說明【實施方式】〔第一實施例〕以下，用圖8說明本發明第—實施例的咖路。圖8不該E S D保護電路的模式化電在=電說明中’與圖6所示的ESD保護電路之說明重:= 1282617 14033pif 省略’特聊不同之部份詳細說明。路6:/所示’鉗位電路55係由關電路&及反相電電路56由電阻電路67構成。又:二電源。4接地用焊墊，連接到半導體積體電路内的接地 N1構§成反才H ’由PM〇S電晶體P1及蘭0S電晶體連接第严熱5广晶體P1的間極連接第三焊㈣，源極連接弟—祕5卜錄賴結f 的閘極連接第三焊塾53 ”原極連接第一=曰曰體，接結點75。池連接弟一知墊52,汲極連 =關電路65由NM0S電晶體N2構成。該刪⑽ 電曰曰體N2的閘極連接結點75，源極連接第極連接第一焊墊51。該電阻電路67由下拉電阻元件R構成。該下拉電阻讀R的-端連接到與第三烊塾接通的結點68，他端連接到半導體積體電路内的接地電源線v s s。以下，說明圖8所示之ESD保護電路的動作。下面的動作說明中，貞圖7所示的钳位電路55❸電壓一電流特性之圖示及說明相同部分省略。首先，在半導體晶片安裝後，即在第一焊墊51及第 —烊墊52之間不會施加ESD發生的高電壓之狀況，該第一焊墊52連接接地電源Vss，該第三焊墊53連接内部電源 Vdd。如此則PMOS電晶體pi的閘極及nm〇s電晶體N1 的閘極可被施加’Ή，，（高）水準的電壓。因此使pM〇s電 14 I2826U3Plf 晶體pi關閉（OFF)，NM〇s電晶體m開（0N)。的接在NM〇S電晶體N2的閘極有連接第二焊墊52 的接地电源的，，L，，（低）水準電壓絲处

電晶體N2 (0FF)。占75知加，使NM0S

、上的動作使甜位電路55成不通電狀態（OFF 因此’㈣的動作不會對内部電路“的動作產生影響，可確保内部電路54的正常動作。 Μ另方面，在半導體晶片安裝前，即在第一焊塾51 及第一知墊52之間可被施加ESD發生該第三焊墊53、經電阻電路67連到接地。狀况如此則在PMOS電晶體pi的閘極及麵〇§電晶體 N1的閘極被施加，，L”水準的電壓。因此，nm〇s電晶體 =1曰成OFF ’ PMOS電晶體pi成〇N之狀態。故在pM〇s 屯曰曰體P1成ON之場合’在NM〇s電晶體N2的閉極被施加與第一悍墊51同樣的電壓值。此，，在第一焊墊51與第二焊墊52之間被施加esd 發生的高電壓時，PM〇s電晶體pl的源極被施加高電壓，使PMOS電晶體pi完全開（〇Ν)，由此，NM〇s電晶體 N2的閘極被施加高電壓，使NM〇s電晶體N2成 oN狀態。 ^由以上之動作，使鉗位電路55形成通電狀態，所以二電壓可通過鉗位電路55放電。即由ESD發生的ESD電荷，由第一焊墊51通過鉗位電路55到第二焊墊52放出。因此’ESD發生的高電壓不會施加到内部電路54。結果可確保内部電路54的正常動作，能夠保護内部電路54。 15 33pif

I2826U 如上述，ESD發生的高電壓施加在第一焊墊51與第二焊塾52之間時，在NM〇s電晶體N2的閑極被施力:高電壓，使NMOS電晶體N2打開⑽）。即，本實施例的鉗位電路55係利用M〇s電晶體的〇N電流。因該〇流為流經MOS電晶體的通道部之電流，故可比〇F = 流出更多量的電流，故對ESD發生的高: 保護内部電路54。文韦>文地如以上朗，本實施_ ESD賴電路，不僅製易，尚可流過多量的電流。其他效果與 ESD保護電路相同。 U W不的〔第二實施例〕其-人，用圖9况明第二實施例的保示本ESD㈣魏賴式化電_。如下錢㈣第實分制省略，只對不同之部分詳細說明。如圖9所不，開關電路65*pM〇s電該PMOS電晶體P2的間極連接結點75，源 ^成: 塾…，連接第一焊塾51。另外，電阻魏二六電阻兀件R (__upresister)的一端連接與第三$ 接續的結點68’他端連接半導體積體電路_内部 Vdd。_部電源線Vdd的電壓值為正極性。又… 塾52為電源供給用的焊墊，連弟-卜内部電源線Vdd。竹菔槓體电路内的以下’說明圖9所示咖保護電路的動作。在，導體晶片安襄後，即在第一焊塾^與第二 52之間不會發生ESD的高電叙情況。在第二料^有 16 I2826^3pif 内部電源vdd供電，第三焊墊53接地。如此在PMOS電晶體p 1的閘極及NM〇s電晶體N1 的閘極有’L”水準的電壓。因此，pM〇s電晶體ρι打開 (ON ) ’ NMOS 電晶體 N1 關閉（qff )。因此，與第二焊墊52連接的内部電源的” H，，水準的電壓經過結點75，施加在PM〇s電晶體p2的閘極，使該 PMOS電晶體P2成0FF。 &由以上的動作’使鉗位電路55形成不通電狀態（0FF 狀態）。故钳位電路55的動作不會對内部電路54的動作發生影響，内部電路54能正常進行動作。 …一另方面，在半導體晶片安裝前，即在第一焊墊51與第二焊墊52之間可能發生ESD的高電壓之狀況時，第^ 焊墊53經電阻電路連接内部電源、·。該的電壓為正炻枨。如此則，在PMOS電晶體P1的閘極及刪〇8電晶選 =的閘極，被施加” H”水準的電壓。因此，pM〇s電晶患 P1成OFF，NMOS電晶體N1成為0N。 —因此’ PMOS電晶體P2的閑極被施加與第一焊墊5i 同樣的’’L”水準的電壓，PM〇s電晶體p2形成⑽之狀能在第-焊墊51與第二焊墊52之間發生娜^ 冋笔壓~，在PM0S電晶體P2的源極被施 PMOS電晶體P2完全開通（〇N)。高的動t，甜位電路55成為可通電狀態。因此，通過钳位電路55放電，内部電部54不受損宝。如上述，在ESD發生之狀況，鉗位電路％已預^形 17 1282617 H〇33pif 成通電狀態，因此能通過更多的電流。如上述的第一實施例及第二實施例所示，將構成钳位電路55的MOS電晶體的導電型反轉之場合，亦可得到同樣的效果。此種關係，在以下之實施例亦相同。〔第三實施例〕以下，用圖10說明弟二實施例的ESD保護電路。圖 W示第三實施例的ESD保護電路的模式化電路圖。以下之說明中，與前述之實施例重複部分說明省略，對不同部分則詳細說明。 "

二如圖所示，開關電路65由雙極電晶體86構成。 f雙極電晶體86的集極連接第一焊墊51，射極連接第二 =52 ’基極連華結點75。又’第二_ 52為接地用^ ，，連接到半導體積體電路内的接地電源線。其次，說明圖10所示之ESD保護電路的動作。 -焊=之在:導體/片安裝後，即在第一焊墊51與第發生ESD的高電壓之狀況，使該身 2墊52連接接地電源Vss該第三焊墊53連接内部㉝

π兀別伙興上述實施例同樣的動作，NM =狀態。因此，在雙極電晶體86的：: 轭加同樣的雜，故雙極電晶體8 :基因钳位電路55成為不通電絲1 Qf 作無影響，結果内部電路54能進紅常動^電路54 1 -第另;半導體晶片安裝前，即在第-焊墊坏墊52之間可能發生咖的高電屋之狀況^ 18 I2826U33pif 第三焊墊53經電阻電路67連接接地電源Vss。、如此則由與上述貫施例同樣動作，PMOS電晶體pi 成為ON狀悲。此時，如在第一焊塾51與第二焊塾^之間發生ESD高電壓時，則經第一焊墊51在pM〇s電晶體 P1的源極施加高電暴，PM〇s電晶體ρι完全開通（〇N)。因此在雙極電晶體86的基極被施加了高電壓。另一方面，在該雙極電晶體86的射極連接第二焊墊52的接地電壓 Vss ’故該雙極電晶體86為on狀態。胃由以上之動作，使鉗位電路55形成可通電狀態。高，壓通過钳位電路55放電，即ESD發生的ESD電荷，由 =一烊墊51通過鉗位電路55往第二焊墊52放電，結果月匕夠保濩内部電路54的高電壓損害。一般情況，雙極電晶體比MOS電晶體動作速度快，且能夠流過多量的電流。其結果可提高鉗位電路55的電壓一電流特性。〔變形例〕以下，用圖11說明該第二實施例的變形例之Esd保濩電路。該變形例的ESD保護電路與第二實施例的電路不同之處，為該開關電路65由PNP型雙極電晶體87構成。即該PNP型雙極電晶體87的集極連接第一焊墊51，射極連接弟一焊墊52，基極連接結點75。又，第二焊墊 52為電源供給用的焊墊，連接到半導體積體電路内的内部電源線Vdd。其他的構造，動作等與圖9及圖1〇所示的ESD保護電路相同。 19 1282617 】4033pif 依上述的構造，可得與第二實施例同樣的結果。〔弟四實施例〕一=下，用圖12說明第四實施例的ESD保護電路。圖 °ySD保護電路的模式化電路圖。以下之說明中’ 〃蚰述貝轭例重複部分省略，僅對不同之部分詳細說明。 •如圖12所示，開關電路65由晶閘管電路9〇(Thyristor ^触）及觸發電路91 (Trigger circuit)構成。該晶閘管 f路9〇由雙極電晶體％及雙極電晶體95構成，·該觸發屯路91由NM〇S電晶體N2及電阻元件99構成。該雙極電晶體92的射極連接第一焊塾5卜基極連接又極電晶體95的集極，集極連接結點97。該雙極電晶體 95的基極連接結點97，射極連接第二焊墊π。該電阻几件99的一端連接結點97，他端連接第二焊 :二ίίί焊墊52為接地用谭墊，連接半導體積體電路内的接地電源。、，其次，說明圖12所示之ESD保護電路的動作。首先，在半導體晶片安裝後，即在第—焊塾5ι與墊52之間不會發生ESD的高電壓之狀況。使該第二"^ 52連接到接 =電源，該第三焊墊53連接内部電源別:。則由與前述實施例同樣的動作，NM〇s ON狀態。因此，在丽0S電晶體N2的閑極有曰^ = 電壓’經第二焊墊52輸入。故NMOS電晶體N2門、 (OFF)’如此則結點97亦被輪入”L”水準的電屙1 管電路90形成OFF。土災日丨如以上所述’因钳位電路55成非通電狀態，故斜内 20 部電路54的動作不會影響。結果，内部電路能夠正常進行動作。另一方面，在半導體晶片安裝前，即在第一焊墊51 與第二焊墊52之間可能發生ESD高電壓之狀況，使第三焊墊53經電阻電路67通到接地。如此，則與上述實施例同樣動作，使PMOS電晶體 P1形成（ON)狀態。此時，在第一焊墊51與第二焊墊 52之間發生ESD的高電壓時，高電壓會通過第一焊墊51 施加到PMOS電晶體P1的源極，使PMOS電晶體P1完全開通（ON)。因此，在NMOS電得體N2的閘極亦有高電壓輸入，使NMOS電晶N2開通（ON)。

Ik繽’通過NMOS電晶體N2，ESD發生的高電壓輸入到雙極電晶體95的基極。另一方面，在雙極電晶體95 的射極’有接地電源Vss的”L”水準電壓經過第二焊墊52 輸入。因此，該雙極電晶體95形成（ON)。再通過雙極電晶體95，接地電源VSS的”L”水準電壓輸送到雙極電晶體92的基極。另一方面，在雙極電晶體 92的射極有ESD的高電壓，所以該雙極電晶體92成（〇1^ 狀態。以上的動作，使鉗位電路55形成可通電之狀態。所以ESD發生的南電壓，施力口到鉗位電路％，不會傳内部電路f4。即ESD發生的ESD電荷通過晶間管^路 90’可在第二焊塾52放出。結果，能夠保護内部電路^。如上述，將高電壓施加到晶閘管電路9〇之間，以護内部電路54的高損害。在此處，一般的如上述構 21 I28261〇]3pif 造的晶閘管電路90，與MOS電晶體相比，可流過更多的電流。因此上述之實施例可流過更多的電流，故可用更小的面積流通多量的電流，其結果能夠減小晶片面積。〔第五實施例〕其次，用圖13說明第五實施例的ESD保護電路。圖 13示第五實施例的ESD保護電路之模式化電路圖。以下之說明中，與前述實施例重複部分省略，對不同部分詳細說明如下。如圖13所示，控制電路56由熔絲電路1〇〇構成。該熔綵電路100則由熔絲F，電阻元件幻及電阻元件尺2構成0 §玄'仏絲F的一端連接到與第四焊墊連接的結點 103 ’他端連接到與第五焊墊1〇2連接的結點1〇4。電阻元件R1的一端連接内部電源Vdd，他端連接到結點1〇3。電阻元件R2的一端連接接地電源Vss，他端連接結點。又與前述之實施例同樣地，該第二焊墊52為接地用的端子，連接到半導體積體電路内的接地電源線。、，圃u所不ESD保護電路的動作。百先在半導體晶片安裝前，即在第一焊塾51 一焊墊52可能發生ESD的高嘗厣 /、 .^ , 门甩鲞之狀況，此時，熔絲F仍在連接之狀態。此處所稱的半 LSI等之半導體晶片由工礙出片女;^，乃指例如故出^之狀況，在該種狀況因有 " W電壓之可能，所以仍使祕連結，使鉗位+政 55形成可通電狀態。更鉗位电路如上述熔絲仍然連結，故結點103與結點1〇4是通電 1282617 H033pif i車是打’，所以在結點iQ3與結點辦有，，l，，日使n腦電晶體ni _ (卿），_s電日日體P1成開通（ON)之狀態。包 ESD^·^態下’在第—焊塾51與第二焊墊52之間發生在PM〇S電晶體P1的源極有高電壓， = 體P1完全開通_。而且高電壓也施加 ⑽）。$晶體N2的閑極，故NM0S電晶體N2也開通 ’ii!?的動作，钳位電路55成為可通電狀態，高電 £通過鉗位電路％施加於第一焊墊51與第二焊墊52之，，不會施加到㈣f路54。其結果，㈣在esd發生鬲電壓時保護内部電路54。斤另方面，在半導體晶片安裝後，即在第一焊墊5j ，第一知墊52之間’不會發生ESD的高電壓之狀況時，溶絲F被輯。此處之所謂半導體晶片安裝後，乃指例如 LSI等的半導體晶片在儀表盤組合後之狀況。在此狀況發生ESD的可能性極小。因此，在第四焊墊1〇1與第五焊墊 102間加鬲電壓將熔絲F熔斷，使鉗位電路％成非通電狀態即可。如上述因熔絲F被熔斷，在結點103被施加”H”水準的電壓，PMOS電晶體P1的閘極ANM〇s電晶體N1的閘極也承受’Ή”水準的電壓。因之，使PM0S電晶體Pl 成OFF，NMOS電晶體N1成on。另外，在NMOS電晶體N2的閘極，有”L”水準的電壓經第二焊墊52輸入，使 NMOS電晶體N2成OFF。 23 1282617 14033pif 由以上之動作，使钮位電路55形成非通電不影響内部電路54的動作。其結果， ^正^ 進行動作。免路月匕夠正吊上述第-至第四實施例的控制電路， ==時;有必要從控制電路之外部的第：ίί 52，加吊時電壓。但在該第五實施例的控制電路在私絲F切斷後，平時就無必要在第四焊墊收及塾1〇2施加電壓。因此，控制電路56的處理較容易。干又在上述實施例中，控制電路56用電阻絲電路100為實例表示。作控制電路或每 m㈣mm 的錢例不以此為 :程晶片是峨的資料作成程式部雷欠在部桃54含有永久性儲存器之場合，可盘内 ^電路同時製作’可使製造容易降低製造成本。” 〔弟六實施例〕 Η為二:SD:圖二'兄明第六實施例的咖保護電路。圖 :二D保b路的模式化電路圖。之 ‘施例錢，部分省略，只詳述列之部分。接-第二實，，只舉在内部電路54連實際上有多數的焊墊連接:二墊電5:=合為例說明’但子，夂個’在内部電路54的周圍四邊的外部端 :表ί:連接，谭塾(第-焊塾η及第二焊墊“ 表不）°在該些第—焊塾51與第二浮塾52之間各 24 1282617 14033pif =鉗位包路55連接。該些各別的钳位電路％連接到第三焊墊53。同，=4rzESD保護電路的動作，與上述之實施例相夕二ΐί ’在，電路周圍四邊的外部端子，各個連接 i紐’在每—對第一焊墊與第二谭墊之間，各別連墊發生咖古^ 邊外部端子連接的任一組焊孓生心壓之場合，高電壓會施加到鉗位電路55，内部電路54不受冥雷厭户λ ^丄路54。電^伙入，其結果，能夠保護内部電 ”二Γΐί個鉗位電路55，由單-的控制電路56 特性。因此，需使用複數的钳位電路55 必要增加新的控制電路56，可降低製造成本。，在上述之實施例，鉗位電路55係用M〇s雷a =，、晶閑管(一等心^ ;=些元件為限，只要能對應由控制電路56 來的^制訊號作0N/0FF操作，使钳位電路Μ形電狀態或非通電狀態之開關元件皆可用。 ^ ^ 又，將控魏路56用電源電壓檢測電部電路Μ施加電源電壓時，使= 内未施加電源電壓時，使鉗雷踗书狀4，雖炒太心日通電狀態亦可能。雖，、林务明已以較佳實施例揭露如上，秋限定本發明，任何熟悉此技藝者，在不非:以和範圍内，當可做些許之更動與潤飾，因此本發明 25 1282617 14033pif 範圍當祝後附之申請專利範圍所界定者為準。【圖式簡單說明】圖1示先前例一的ESD保護電路之電路圖。圖2示先前例一的鉗位電路之電壓一電流特性圖。圖3示先前例二的ESD保護電路之電路圖。回。圖4示先前例二的鉗位電路之電壓一電流特性圖。圖5示先前例三的ESD保護電路之電路圖。固6示本鲞明之£§£)保遵電路之概略構成說明圖。圖7示圖6所示鉗位電路的電壓一電流特性模式化圖。圖8示本發明第一實施例的ESD保護電路之模^化圖〇圖9示本發明第二實施例的ESD保護電路之模式化圖。屯吩，10示本發明第二實施例之變形例的ESD保護電路的模武化電路圖。、圖11示本發明第三實施例的ESD保護電路之捃圖。〜供A化電路圖12示本發明第四實施例的ESD保護電路之模式化+路圖13示本發明第五實施例的ESD保護電路之模式化恭圖。路圖14示本發明第六實施例的ESD保護電路之模式化電路【圖式標式說明】 11、51第一焊墊 26 I2826U3pif 12、 52 第二焊墊 13 内部電路 14 鉗位電路 18 NMOS電晶體 24、 68、75 結點 97、 103、104 結點 30、 66 反相電路 50 半導體晶片 53 第三焊墊 54 内部電路 55 鉗位電路 56 控制電路 65 開關電路 66 反相電路 67 電阻電路 86、 87 雙極電晶體 90 晶閘管 91 觸發電路 92、 95 雙極電晶體 99 電阻元件 100 熔絲電路 101 第四焊墊 102 第五焊墊 Vdd 内部電源 Vss 接地電源 12826 i733pif F 熔絲 PI PMOS電晶體 N1、N2 NMOS電晶體 R1、R2 電阻元件 28

Claims

1282617 pif 14033 •申請專利範圍 1. 一種esd倾電路，其構造包括：體積體電路的外部連接端子; 及钳位電路，連接在該㈣-焊墊與第體積體電路的外部連接端子；焊墊之間；以或不ΐ魏態’其構造可控_触魏柄可導電«

時，:定中=電 =:二r在體有，未供给電源定該甜位電路為==^狀恕’在有電源供給時’言; 2. 如巾請專纖圍第丨顿述的esd倾電路，其 :徵為該她魏含有開關電路，能觸應該㈣電路輸出的控制訊號，受控制成為可導電狀態或不導電狀態。 3. 如申請專利範圍第1項所述的ESD保護電路，JL 碎寸徵為该甜位電路包括： ^ 一反相電路以及一開關電路，其中該反相電路接收該才二制私路輸出的控制訊號，並用該反相電路的輸出訊號控制開關電路的開/關（ON/OFF )。 4·如申請專利圍第3項所述的ESD保護電路，其中该反相電路含有一第一導電型的第一 MOS電晶體，以及一第二導電型的第二MOS電晶體；該第一 MOS電晶體的源極連接該第一焊墊，其閘極連接該控制電路，由該控制電路輸出控制訊號供給該第一 MOS電晶體；該第二MOS 電晶體的汲極連接該第一 M〇s電晶體的汲極，源極連接 29 1282617 14033pif 該第二焊墊控制訊號。間極連接該控制電路接受該控制電路輪出的丄训寻利範圍第3項所述的esd 中該開關t路包括第-導，、濩电路，其 -MOS ，· 焊墊，間極連接該反相電路的輪出=’。源極連接該第二 6.如申請專利範圍第4項所£

中f1關電路包括第二導電型的第三⑽電三MOS電晶體的汲極連接該第 I曰曰體’该弟焊墊，閘極連脑反相電_輪出端子。…德該第二 Μ ^ ^ νρΓ :==射極連接該第二焊塾，基二 8.如申請專利範圍第3項所述的E S D保護電路，豆中，開關電路包括PNP型雙㈣晶體；該雙極電晶體的射極第二焊塾’基極連接該反相

^ 9·如申請專利範圍第3項所述的ESD保護電路，其中 /開關笔路配有晶閘管電路（Thyrist〇]： ) 及觸發電，C Tngger Circuit);該晶閘管電路的陽極及陰極連接在該第焊塾與第二焊墊之間；該觸發電路依據該反相電路的 Hil说供給該晶閘管起動電流以控制開/關 (Turn-on/turn-off)。 ί0·如申請專利範圍第9項所述的ESD保護電路，其 30 1282617 14033pif 中該觸發電路包括，—第二導電型的第四晶體， Γ;ΓΓ元件;該第四M0S電晶體的源極連接該弟谇墊，閘極連接該反相電路的輸出端子；該第阻端連接該第四M0S電晶體的及極，他端連接該二.如巾請專職圍第丨項所翻Es 12.如申請專職項所制魏包括—貞載電路，刻他端連接產生該第一電位的供給I；：連接該中^ ^料職㈣12項所料ESD _電路，I Μ負載琶路含有第二電阻元件。其包狀悲與非導電狀態。、电的可導 15.如申請專利範圍第14項所述的esd 中该程控電路設有熔絲電路，在 ^包路，其該熔絲元件，且千蛤體3曰片文裝後熔_ 該半導體晶片設有第四、第五焊塾，在該半導體晶片 31 1282617 14033pif 安裝後，在該熔絲元件輸入電流熔斷該熔絲。 16.如申請專利範圍第15項所述的ESD保護電路，其中該熔絲電路包括一第三電阻元件以及一第四電阻元件；該第三電阻元件連接在該熔絲元件的一端與發生該第一電位的第一電位供給電源之間；該第四電阻元件連接在該熔絲元件的他端與發生該第二電位的第二電位供給電源之間。

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