JPH05121662A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05121662A JPH05121662A JP27937291A JP27937291A JPH05121662A JP H05121662 A JPH05121662 A JP H05121662A JP 27937291 A JP27937291 A JP 27937291A JP 27937291 A JP27937291 A JP 27937291A JP H05121662 A JPH05121662 A JP H05121662A
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- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- integrated circuit
- signal terminal
- terminal
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路の静電気による破壊は、半導体
集積回路が単体として扱われている状況、即ち組立工程
〜選別工程〜出荷／梱包〜基板への実装迄が最も可能性
が高い、本発明では当該工程内での静電気印加による破
壊には有効に作用し、一方実動作中には回路から切離さ
れる静電保護回路の提供を目的とする。 【構成】静電保護ダイオードと被保護回路との間にヒュ
ーズ素子を挿入し、半導体集積回路実装後ヒューズ素子
に直流大電流を加え、熔断させる。このように、保護回
路を信号端子と分離する手段を有している。
集積回路が単体として扱われている状況、即ち組立工程
〜選別工程〜出荷／梱包〜基板への実装迄が最も可能性
が高い、本発明では当該工程内での静電気印加による破
壊には有効に作用し、一方実動作中には回路から切離さ
れる静電保護回路の提供を目的とする。 【構成】静電保護ダイオードと被保護回路との間にヒュ
ーズ素子を挿入し、半導体集積回路実装後ヒューズ素子
に直流大電流を加え、熔断させる。このように、保護回
路を信号端子と分離する手段を有している。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に保護回路付き半導体集積回路に関する。
特に保護回路付き半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の信号入力端子または信
号出力端子（以下信号端子という）に印加される静電気
等による高電圧入力から内部回路を保護する保護回路
は、半導体集積回路の集積度の向上に伴い一層その役割
が重要となってきている。
号出力端子（以下信号端子という）に印加される静電気
等による高電圧入力から内部回路を保護する保護回路
は、半導体集積回路の集積度の向上に伴い一層その役割
が重要となってきている。
【０００３】図５に従来用いられる最も一般的な保護回
路を示す。この保護回路では信号端子ＩＮより静電気等
の高圧入力が加わった場合、ダイオードＤ1またはＤ2
の順方向通電または逆方向ブレークダウンにより内部回
路への高電圧，高電流流入を防止するものである。
路を示す。この保護回路では信号端子ＩＮより静電気等
の高圧入力が加わった場合、ダイオードＤ1またはＤ2
の順方向通電または逆方向ブレークダウンにより内部回
路への高電圧，高電流流入を防止するものである。
【０００４】信号端子ＩＮに正値高電圧が加った場合、
電源Ｖccが通電中であればダイオードＤ2 の順方向通電
により前述の高電圧はＩＮ→Ｄ2 →Ｖcc端子の経路にて
放電され、内部回路への高電圧印加が免れる。
電源Ｖccが通電中であればダイオードＤ2 の順方向通電
により前述の高電圧はＩＮ→Ｄ2 →Ｖcc端子の経路にて
放電され、内部回路への高電圧印加が免れる。
【０００５】また電源Ｖccが非通電中では、一方のダイ
オードＤ1 の逆方向ブレークダウンにより印加高電圧を
接地端子へ放電する。
オードＤ1 の逆方向ブレークダウンにより印加高電圧を
接地端子へ放電する。
【０００６】更に信号端子ＩＮに負値高電圧が加った場
合はダイオードＤ1 の順方向通電またはダイオードＤ2
の逆方向ブレークダウンによる接地端子または電源Ｖcc
端子への放電により内部回路を保護する。
合はダイオードＤ1 の順方向通電またはダイオードＤ2
の逆方向ブレークダウンによる接地端子または電源Ｖcc
端子への放電により内部回路を保護する。
【０００７】
【発明が解決しようとする課題】前述した従来の保護回
路は、印加高電圧放電に伴う大電流（ときに数百ミリア
ンぺアにも及ぶ）に耐えるように、各ダイオードの接合
面積は数百平方ミクロン程度に設計されるが、半導体集
積回路内の接合としては最も大面積を必要とする。
路は、印加高電圧放電に伴う大電流（ときに数百ミリア
ンぺアにも及ぶ）に耐えるように、各ダイオードの接合
面積は数百平方ミクロン程度に設計されるが、半導体集
積回路内の接合としては最も大面積を必要とする。
【０００８】このため接合容量も数ｐＦに達する場合が
ある。
ある。
【０００９】一方、特に高周波信号を扱う場合や、信号
パルスの急峻な立上り、立下りを必要とする高速論理回
路の場合、信号端子に寄生する接合容量により、信号振
幅の低下や、パルス立上り、立下り時間の増大が生ずる
という問題点がある。尚このような問題を軽減するため
保護回路のダイオードを小面積化すると、充分な保護効
果が得られない。
パルスの急峻な立上り、立下りを必要とする高速論理回
路の場合、信号端子に寄生する接合容量により、信号振
幅の低下や、パルス立上り、立下り時間の増大が生ずる
という問題点がある。尚このような問題を軽減するため
保護回路のダイオードを小面積化すると、充分な保護効
果が得られない。
【００１０】
【課題を解決するための手段】本発明は、信号端子と内
部回路との間に、前記信号端子に印加される高電圧入力
を接地端子または電源端子へ放電する保護回路を設けた
半導体集積回路において、前記保護回路を前記信号端子
から電気的に分離する手段を備えているというものであ
る。
部回路との間に、前記信号端子に印加される高電圧入力
を接地端子または電源端子へ放電する保護回路を設けた
半導体集積回路において、前記保護回路を前記信号端子
から電気的に分離する手段を備えているというものであ
る。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】信号端子ＩＮから内部回路へ継がる信号線
に電流熔断型のヒューズ素子Ｆを介してＥＳＤ素子であ
る大接合面積のダイオードＤ1 を接続し、アイオードＤ
1 のアノードを接地端子に接続する。
に電流熔断型のヒューズ素子Ｆを介してＥＳＤ素子であ
る大接合面積のダイオードＤ1 を接続し、アイオードＤ
1 のアノードを接地端子に接続する。
【００１４】通常、半導体集積回路を単体として扱う場
合即ち、組立工程、選別工程等の製品検査中や回路基板
に実装される迄の間が最も静電気等による破壊が生じ易
く、回路基板に実装後は各信号端子が他の半導体集積回
路や受動素子に接続され、インピーダンスが低下する一
方、外部からの静電気そのものも侵入する機会は少な
い。従って本実施例の半導体集積回路を実装後、信号端
子ＩＮより大電流を数秒に渡り吸入（接地より信号端子
方法へ電流を通電）することにより、ヒューズ素子Ｆを
熔断させることにより信号端子ＩＮ及ひ被保護内部回路
と静電気放電用のダイオードＤ1 とを電気的に分離する
ことができる。これにより実装後、実使用状態では大面
積のダイオードＤ1 が接続されていないため、信号端子
ＩＮに於ける寄生容量は大幅に低減し、従って高周波信
号の振幅低下や、高速パルス波形のなまりが防止でき
る。
合即ち、組立工程、選別工程等の製品検査中や回路基板
に実装される迄の間が最も静電気等による破壊が生じ易
く、回路基板に実装後は各信号端子が他の半導体集積回
路や受動素子に接続され、インピーダンスが低下する一
方、外部からの静電気そのものも侵入する機会は少な
い。従って本実施例の半導体集積回路を実装後、信号端
子ＩＮより大電流を数秒に渡り吸入（接地より信号端子
方法へ電流を通電）することにより、ヒューズ素子Ｆを
熔断させることにより信号端子ＩＮ及ひ被保護内部回路
と静電気放電用のダイオードＤ1 とを電気的に分離する
ことができる。これにより実装後、実使用状態では大面
積のダイオードＤ1 が接続されていないため、信号端子
ＩＮに於ける寄生容量は大幅に低減し、従って高周波信
号の振幅低下や、高速パルス波形のなまりが防止でき
る。
【００１５】一方、実装前では、静電気等の瞬間的な電
流パルスではヒューズ素子は熔断しないから、ダイオー
ドＤ1 による効果的な静電保護機能は確保される。
流パルスではヒューズ素子は熔断しないから、ダイオー
ドＤ1 による効果的な静電保護機能は確保される。
【００１６】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１７】ゲート・ソース間電圧が０Ｖでもチャネル
形成がある所謂エンハンスメント型のＰ型ＭＯＳトラン
ジスタＭのソースを信号端子ＩＮ及び被保護内部回路間
配線に接続し、ゲートは抵抗Ｒを介して設置すると共に
高位電源線（Ｖcc）へ接続する。またドレインは接地す
る。
形成がある所謂エンハンスメント型のＰ型ＭＯＳトラン
ジスタＭのソースを信号端子ＩＮ及び被保護内部回路間
配線に接続し、ゲートは抵抗Ｒを介して設置すると共に
高位電源線（Ｖcc）へ接続する。またドレインは接地す
る。
【００１８】このような保護回路を有する半導体集積回
路が回路基板等に実装されず単体で取り扱われている環
境では、電源Ｖccは抵抗Ｒにより接地されているからゲ
ート電圧は０Ｖとなる。この時、ＭＯＳトランジスタＭ
は、エンハンスメント型であるため、信号端子ＩＮ及び
被保護回路はＭＯＳトランジスタＭのオン抵抗ｒm によ
り接地される。
路が回路基板等に実装されず単体で取り扱われている環
境では、電源Ｖccは抵抗Ｒにより接地されているからゲ
ート電圧は０Ｖとなる。この時、ＭＯＳトランジスタＭ
は、エンハンスメント型であるため、信号端子ＩＮ及び
被保護回路はＭＯＳトランジスタＭのオン抵抗ｒm によ
り接地される。
【００１９】図３はＰ型ＭＯＳトランジスタの平面図で
ある。Ｐ型シリコン基板に形成したＮウェルにＰ型のソ
ース領域Ｓを設ける。ソース領域Ｓの周囲のウェル表面
にゲート酸化膜を介してゲート電極Ｇを設ける。ゲート
電極Ｇ直下のチャネル領域を囲んでＰ型のドレイン領域
を設ける。内部回路はＮ型ＭＯＳトランジスタで形成さ
れるかあるいはＣＭＯＳ構成とする。
ある。Ｐ型シリコン基板に形成したＮウェルにＰ型のソ
ース領域Ｓを設ける。ソース領域Ｓの周囲のウェル表面
にゲート酸化膜を介してゲート電極Ｇを設ける。ゲート
電極Ｇ直下のチャネル領域を囲んでＰ型のドレイン領域
を設ける。内部回路はＮ型ＭＯＳトランジスタで形成さ
れるかあるいはＣＭＯＳ構成とする。
【００２０】本実施例の等価回路を図４（ａ）に示す。
ＤswはＭのソース・ウェル間ダイオード、Ｄw はウェル
・Ｐ型シリコン基板間ダイオードである。図４（ｂ）は
電源電圧Ｖcc印加前の状態を示す等価回路図である。
ＤswはＭのソース・ウェル間ダイオード、Ｄw はウェル
・Ｐ型シリコン基板間ダイオードである。図４（ｂ）は
電源電圧Ｖcc印加前の状態を示す等価回路図である。
【００２１】最も静電気印加を受け易い、単体状態の半
導体集積回路（電源電圧Ｖccが加わっていない状態）で
あっても、その信号端子ＩＮはオン抵抗ｒm により接地
へ放電されるため、内部回路は破壊を免れることができ
る。一方、半導体集積回路が回路基板等に実装され、電
源端子に正値の電源電圧が加えられると、ＭＯＳトラン
ジスタＭのゲートは電源電圧値迄上昇し、従ってＭＯＳ
トランジスタＭはカッド・オフの状態となり、ソース・
ドレイン間は高抵抗となる。この状態では、図４（ｃ）
の等価回路で示されるように、信号端子ＩＮは、ＭＯＳ
トランシジスタＭのソース・ウェル間ダイオードＤswの
みにより電源Ｖccへ接続される。ここで、ＭＯＳトラン
ジスタＭの形成を例えば図３に示すように、小面積のソ
ース領域Ｓを持つものに設計することで、ダイオードＤ
swの面積は少なく押えられ、従って寄生容量も小さくす
ることができる。一方電源印加のない状態ではゲート電
極Ｇ下のチャネル領域は広く、オン抵抗ｒm を小さくで
きるため、当該状態での静電気保護機能は充分確保され
る。
導体集積回路（電源電圧Ｖccが加わっていない状態）で
あっても、その信号端子ＩＮはオン抵抗ｒm により接地
へ放電されるため、内部回路は破壊を免れることができ
る。一方、半導体集積回路が回路基板等に実装され、電
源端子に正値の電源電圧が加えられると、ＭＯＳトラン
ジスタＭのゲートは電源電圧値迄上昇し、従ってＭＯＳ
トランジスタＭはカッド・オフの状態となり、ソース・
ドレイン間は高抵抗となる。この状態では、図４（ｃ）
の等価回路で示されるように、信号端子ＩＮは、ＭＯＳ
トランシジスタＭのソース・ウェル間ダイオードＤswの
みにより電源Ｖccへ接続される。ここで、ＭＯＳトラン
ジスタＭの形成を例えば図３に示すように、小面積のソ
ース領域Ｓを持つものに設計することで、ダイオードＤ
swの面積は少なく押えられ、従って寄生容量も小さくす
ることができる。一方電源印加のない状態ではゲート電
極Ｇ下のチャネル領域は広く、オン抵抗ｒm を小さくで
きるため、当該状態での静電気保護機能は充分確保され
る。
【００２２】
【発明の効果】以上説明したように本発明は、保護回路
を信号端子から電気的に分離する手段を有しているの
で、半導体集積回路が最も静電気障害を受け易い組立実
装迄の間は、保護回路により内部回路を効果的に保護で
きる一方、実装後に保護回路を分離することにより、保
護回路の寄生容量による高周波信号の減衰や、高速パル
ス波形のなまりを防止し、半導体集積回路の本来の高性
能特性を発揮させることかできるという効果がある。
を信号端子から電気的に分離する手段を有しているの
で、半導体集積回路が最も静電気障害を受け易い組立実
装迄の間は、保護回路により内部回路を効果的に保護で
きる一方、実装後に保護回路を分離することにより、保
護回路の寄生容量による高周波信号の減衰や、高速パル
ス波形のなまりを防止し、半導体集積回路の本来の高性
能特性を発揮させることかできるという効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】図２のＭＯＳトランジスタＭの形状例を示す平
面図である。
面図である。
【図４】本発明の第２の実施例に於ける寄生素子を含む
回路図（図４（ａ））、電源印加前の等価回路図（図４
（ｂ））および電源印加後の等価回路図（図４（ｃ））
である。
回路図（図４（ａ））、電源印加前の等価回路図（図４
（ｂ））および電源印加後の等価回路図（図４（ｃ））
である。
【図５】従来の保護回路の一例を示す回路図である。
Ｄ ドレイン領域 Ｄ1 ，Ｄ2 ダイオード Ｄsw，Ｄw 寄生ダイオード Ｆ ヒューズ素子 Ｇ ゲート電極 ＩＮ 信号端子 Ｍ Ｐ型ＭＯＳトランジスタ Ｒ 抵抗 ｒm Ｐ型ＭＯＳトランジスタのオン抵抗 Ｓ ソース領域 Ｖcc 電源端子又は電源電圧
Claims (3)
- 【請求項１】 信号端子と内部回路との間に、前記信号
端子に印加される高電圧入力を接地端子または電源端子
へ放電する保護回路を設けた半導体集積回路において、
前記保護回路を前記信号端子から電気的に分離する手段
を備えていることを特徴とする半導体集積回路。 - 【請求項２】 電気的に分離する手段は、信号端子と保
護回路との間に挿入されたヒューズ素子である請求項１
記載の半導体集積回路。 - 【請求項３】 電気的に分離する手段は、信号端子と接
地端子との間に挿入されたエンハンスメント型ＭＯＳト
ランジスタである請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27937291A JPH05121662A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27937291A JPH05121662A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121662A true JPH05121662A (ja) | 1993-05-18 |
Family
ID=17610236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27937291A Pending JPH05121662A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263671A (ja) * | 1994-03-02 | 1995-10-13 | Samsung Electron Co Ltd | 半導体集積回路用の静電気保護装置 |
| KR100249162B1 (ko) * | 1996-12-31 | 2000-03-15 | 김영환 | 정전기(eds)보호회로 |
| US6980408B2 (en) | 2003-08-04 | 2005-12-27 | Kabushiki Kaisha Toshiba | ESD protection circuit having a control circuit |
-
1991
- 1991-10-25 JP JP27937291A patent/JPH05121662A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263671A (ja) * | 1994-03-02 | 1995-10-13 | Samsung Electron Co Ltd | 半導体集積回路用の静電気保護装置 |
| KR100249162B1 (ko) * | 1996-12-31 | 2000-03-15 | 김영환 | 정전기(eds)보호회로 |
| US6980408B2 (en) | 2003-08-04 | 2005-12-27 | Kabushiki Kaisha Toshiba | ESD protection circuit having a control circuit |
| CN100359685C (zh) * | 2003-08-04 | 2008-01-02 | 株式会社东芝 | 具有控制电路的esd保护电路 |
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