KR100672220B1 - 저전압 디바이스를 보호할 수 있는 집적 회로 - Google Patents

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Abstract

플래시 메모리 디바이스들이 디프 서브미크론 체제(deep-submicron regime)로 크기가 축소되면서, 터브 소거(tub erase)는 종래의 소스측 소거 스킴(scheme) 보다 낮은 소거 전류 및 양호한 성능의 신뢰도를 특징으로 하고 있기 때문에 현저히 증가되고 있다. 그러나, 터브 소거는 플래시 메모리 디바이스에 인가될 고전압을 필요로 한다. 통상의 설계에 있어서, 터브 소거 동안에 10 내지 12 볼트가 터브, 소스, 드레인에 인가되고, -6 V가 플래시 메모리 디바이스의 제어 게이트에 인가된다. 그러나, 종래의 CMOS 공정(통상적으로, 전원 공급 전압 3.3 V 이하에서 사용되는)에서, 공정의 복잡도가 현저히 증가하지 않는 한, 6 볼트 이상의 소스/드레인 전압을 지원하기 위한 고전압(HV) 디바이스들을 구축하기는 어렵다. 이처럼, HV 디바이스들을 필요로 함에 따라, 터브 소거는 특히 삽입 응용에 대해서 널리 사용되지 않는다. 본 발명에 있어서, 분리된 보호 터브가 메모리 어레이에 근접한 온 피치 디바이스(on-pitch device)들에 추가되고, 이러한 모든 온 피치 디바이스들은 동일한 보호 터브를 공유한다. 메인 셀 어레이 터브가 터브 소거 동안에 10 내지 12 볼트로 바이어스되고, 예를 들어 6 볼트의 중간 전압이 주변 디바이스들의 접합 파괴(junction breakdown)를 방지하는 보호 터브를 바이어스하도록 사용될 수 있다. 터브 소거 이외의 시각에서, 보호 터브는 0 볼트로 바이어스된다. 그러므로, 10 내지 12 볼트의 고전압이 6 볼트의 삼중 터브 CMOS 디바이스들로 분리되며, CMOS 논리 공정에서 향상된 터브 소거 플래시 메모리를 삽입하는 것이 보다 용이하게 된다.
터브 소거 플래시 메모리, 보호 터브, 고전압 디바이스

Description

저전압 디바이스를 보호할 수 있는 집적 회로{Integrated circuit having protection of low voltage devices}
도 1은 본 발명을 구현하는 집적 회로의 단면도.
도 2는 본 발명을 구현하는데 사용 가능한 회로도.
※도면의 주요 부분에 대한 부호의 설명※
100 메모리 디바이스
101 n 채널 디바이스
103 기저 n 기판
104 n 터브
106,107 소스/드레인 영역
108 플로팅 게이트
본 발명은 고전압 터브내에 형성된 하나 이상의 디바이스들을 갖는 집적 회로에 관한 것으로, 특히 디바이스들에 결합된 하나 이상의 주변 디바이스들에 관한 것이다.
플래시 메모리 EEPROM 디바이스들은 반도체 산업에서 널리 사용되고 있다. 플래시 메모리 EEPROM 디바이스들은 "플래시 소거(flash erase)"라 불리는, 다수의 셀들에 저장된 정보를 동시에 소거하기 위한 회로를 포함하는 어레이에서 전기적으로 소거 가능한 프로그래머블 리드 온리 메모리(EEPROM) 셀들을 제공한다. 이러한 플래시 소거는 비교적 높은 소거 전압을 주어진 도핑된 반도체 터브 영역에 위치한 모든 셀들에 동시에 인가함으로써 달성된다. 특히 플래시 메모리 디바이스들이 디프 서브미크론 체제로 크기가 축소됨에 따라, 터브 소거는 종래의 소스측 소거 스킴 보다 작은 소거 전류, 및 양호한 성능의 신뢰도를 특징으로 하기 때문에 현저히 증가되고 있다. 그러나, 터브 소거는 플래시 메모리 디바이스에 인가될, 정상적인 동작에서 필요로 하는 것 보다 높은 전압을 필요로 한다. 예를 들면, 한 상업 설계에서, 터브 소거 동안에 10 내지 12 볼트의 고전압이 터브, 소스, 및 드레인에 인가되고, -6 볼트가 플래시 메모리 디바이스의 제어 게이트에 인가된다. 그러므로, 터브에 접속된 트랜지스터들은 소거 동작에 필요한 고전압(예, 10 내지 12 볼트)을 견뎌야만 한다.
그러나, 종래의 CMOS 집적 회로 제조 공정, 특히 3.3 볼트 이하에서 사용하도록 설계된 CMOS 집적 회로 제조 공정에서, 공정의 복잡도가 현저히 증가되지 않는 한, 6 볼트 이상의 소스/드레인 전압을 지원하는 고전압(HV) 디바이스들을 구축하는 것은 어려운 일이다. 즉, 플래시 메모리 제조 공정은 통상적으로, 플래시 소거 동안에 필요한 고전압을 지원하기에 충분히 강한 HV 디바이스들을 구축하기 위해 몇 개의 부가적인 공정 단계들을 필요로 한다. 예를 들면, 소스/드레인과 기판간의 역 바이어스 파괴 전압은 통상적으로, MOS 트랜지스터의 동작에 있어 하나의 제한 요소이다. 메모리 어레이내의 디바이스들에 대해 얻어진 공칭 레벨 이상으로 이 전압을 증가시키기 위해서는 높은 경사의 도펀트 프로파일(highly graded dopant profile)을 갖는 소스/드레인 접합들을 형성하도록 추가 임플란트 단계들을 통상적으로 필요로 한다. 이것은 HV 디바이스들을 형성하기 위한 여러 추가 공정 단계들을 필요로 하며, 이것이 특히 삽입 응용들, 즉 메모리 셀들 및 논리 트랜지스터들이 동일한 집적 회로상에 형성되는 응용들에 대해서 터브 소거가 널리 사용되지 못하는 원인이다.
본 발명은 적어도 하나의 고전압 디바이스를 가지며, 고전압 디바이스에 결합된 적어도 하나의 주변 디바이스를 갖는 집적 회로에 관한 것이다. 주변 디바이스는 중간 전압으로 바이어스되는 보호 터브에 의해서 고전압 디바이스상에 제공되는 고전압으로부터 보호된다. 본 발명의 전형적인 실시예에 있어서, 적어도 하나의 고전압 디바이스는 메모리 디바이스들이 형성된 고전압 터브에 인가되는 고전압에 의해서 플래시 소거 동작이 가능한 메모리 디바이스들을 포함한다. 보호 터브는 전형적으로, 고전압 터브에 근접하여 형성되며, 복수의 온 피치 주변 디바이스(on-pitch peripheral device)들은 동일한 보호 터브를 공유할 수 있다.
다음의 상세한 설명은, 본원에서 "고전압" 터브로 지칭되는 주어진 터브내에 형성된 하나 이상의 디바이스들, 및 "보호 터브"내에 형성된 하나 이상의 주변 디바이스들을 가진 집적 회로에 관한 것이다. 고전압 터브내에 형성된 하나 이상의 디바이스들은 예로서 메모리 어레이를 포함하고 있다. 하나 이상의 주변 디바이스들은 고전압 터브내에 형성된 디바이스들에 결합되고, 터브 바이어스 인가 기술에 의해서 어레이상에 제공되는 고전압으로부터 보호된다. 그러나, 이러한 용어들이 터브들을 구축하는데 필요한 상이점을 의미하는 것은 아니며, 원한다면 이들은 도펀트 임플란트, 확산 등과 관련한 동작들의 동일 수순 동안에 형성 가능하다. 고전압은 예로서 EEPROM 디바이스들의 플래시 소거 동작을 위해서 사용된다. 본원에서 사용된 바와 같이, "주변 디바이스들"이란 용어는 일반적으로 고전압 터브내의 디바이스들에 결합된 디바이스의 어떤 유형을 지칭한다. 메모리 어레이의 예시적인 경우, 주변 디바이스들은 통상적으로 판독, 기록, 또는 프리챠지 동작을 위해 주어진 열의 셀들로의 엑세스를 제공하기 위해 사용되는, 열 엑세스 트랜지스터들이다. 엑세스 디바이스의 유형은 통상적으로 공간 보존을 위해, 열들과 동일한 피치(즉, 스페이싱)로 형성된다. 그러나, 주변 디바이스들의 다른 유형들은 열들의 피치와 무관하게 형성 가능하며, 이러한 유형의 주변 디바이스들을 "오프 피치(off-pitch)" 디바이스라고 지칭한다. 오프 피치 디바이스들은 통상적으로 온 피치 디바이스를 통해 메모리 어레이에 결합되며, 메모리 어레이를 프로그래밍하고 판독하기 위해 전압을 공급하는 기능들을 담당할 수 있다.
또한 종래 기술에서 알 수 있는 바와 같이, "터브"란 용어는 기저(underlying) 반도체 영역에 형성된 도핑된 반도체 영역을 지칭한다. 기저 반도체 영역은 반대 도핑형의 반도체 기판일 수 있다. 대안으로, 주어진 도펀트 도전형의 제 1 터브 영역은 통상적으로, 제 1 터브로부터, 주어진 도전형의 기저 기판으로 전도하지 못하도록 반대 도펀트 도전형인 제 2 터브 영역내에 놓여질 수 있다. "삼중 터브(triple tub)"란 용어는 종종 이러한 구축 유형을 기술하는데 사용된다. 높게 도핑된 소스/드레인 영역들을 가진 능동 MOS 디바이스들은 최상위 터브(upper most tub)(즉, 반도체 웨이퍼의 표면에 인접한)에 통상적으로 형성된다. 또한 "우물(well)" 이란 용어는 "터브"와 동의어로 당해 기술 분야에서 사용된다.
도 1은 플래시 EEPROM 메모리의 단면도이다. 메모리 어레이는 종래 기술에서 알려진 원리에 따라, 소스/드레인 영역들(106 및 107), 플로팅 게이트(108), 및 제어 게이트(109)를 각각 포함하는 복수의 메모리 디바이스(100)들을 포함하고 있다. 복수의 메모리 디바이스들의 소스/드레인 영역들은 본원에서 "고전압 터브"라 예로서 지칭되는 공통 p 터브(105)내에 형성되고, 공통 p 터브(105)는 기저 p 기판(103)내에 형성된 n 터브(104)내에 형성된다. 온 피치 주변 n 채널 디바이스(101)들은 n 터브(111)내에 형성된 공통 보호 p 터브(112)내에 형성되고, n 터브(111)는 기저 p 기판내에 형성된다. 기저 p 기판에 대한 n 터브(104 및 111)들의 역바이어스는 터브들에 인가된 양의 전압(positive voltage)에 대해 주변 디바이스들과 메모리 어레이 간에 전기적 절연을 제공한다. 이를 위해, 보호 터브(112) 및 기저 터브(111)는 메모리 어레이가 놓여있는 기저 터브(104) 및 고전압 터브(105)로부터 이격되어 있다. 전기적 절연의 다른 형태들은 공지되어 있다.
터브 소거 동안에, 예로서, 10 내지 12 볼트인 높은 양의 전압이 고전압 터브(105), 및 또한 메모리 디바이스들의 소스들(107) 및 드레인들(106)에 인가되고, 예로서 -6볼트인 음의 전압(nagative voltage)이 메모리 디바이스들의 게이트(109)에 인가된다. 고전압 HV는 EEPROM 어레이가 형성된 집적 회로 외부의 전원 공급 장치로부터 공급될 수 있거나 또는 대안적으로 칩의 전원 공급 전압(Vdd)을 고전압으로 변환하는 온 칩 소스(예, 챠지 펌프)에 의해서 공급될 수 있다. 이들 영역들과의 전기적 접촉부들은 통상의 유형일 수 있으며, 간결성을 위해 도시되고 있지 않다. 또한, 산화 게이트 및 레벨간 유전체 영역들(통상적으로, 이산화 실리콘을 포함하는)은 간결성을 위해 도시되어 있지 않다.
상기한 목적들을 위해, 도 1의 구조는 보호 전압원, 즉 도 2에 개략적으로 도시한 전압 레귤레이터(223)에 접속된다. 예로서 6볼트인 레귤레이터(223)의 중간 전압 출력은 라인들(211, 210, 및 209)을 거쳐 보호 p 터브(112) 및 기저 n 터브(111)에 각각 인가된다. 도체(210 및 209)는 종래 기술에서 공지된 바와 같이 높게 도핑된 터브 접촉부 영역들을 거쳐서 터브들 각각과 접촉할 수 있다. 소거 동작 동안에, 소거 신호는 로우(low) 신호이며, 그에 따라 레귤레이터(223)를 인에이블시켜 도체(210 및 209)를 통해 보호 p 터브(112) 및 기저 n 터브(111)를 6 볼트로 각각 바이어스한다. 다른 시각(예를 들어, 판독 동작 동안에)에서, 소거는 하이(high)이고 레귤레이터는 디스에이블된다. 또한, 트랜지스터(222)가 턴온됨으로써, 라인들(211 및 224)이 로우로 되고, 보호 터브(112)는 기판(103)에 대해서 0 볼트로 놓여진다.
그에 따라, 주변 디바이스들의 접합 파괴가 보호되게 되는데, 이는 보호 터브내의 디바이스들이 6 볼트의 터브 접합 파괴의 소스/드레인을 갖기 때문이다. p 터브(112) 전압에서 하나의 다이오드 전압 강하된 전압, 예로서 5.3 볼트 전압보다 높지 않은 전압이 보호 터브 바이어스의 결과로서 온 피치 디바이스들의 소스들에 제공된다. 또한 이 5.3 볼트 전압이 6 볼트의 파괴 전압을 갖는 오프 피치 CMOS 디바이스들(102)에 안전하게 인가될 수 있다. 터브 소거를 제외한 경우들에서, 플래시 메모리 칩의 상기 부분에 제공되는 전압은 6 볼트 이상이 아니며, 보호 터브(112)는 디바이스(120)에 의해서 0 볼트로 다시 전환된다.
전압원(122)을 이용하고 있는 것으로 도시되면서, 일부 경우들에서, 보호 터브는 단순히 플로팅(float)될 수 있으며, 드레인(113)으로부터 보호 터브로의 역방향 파괴로 인해 보호 터브로의 전류의 순간적인 흐름에 의해 바이어스될 수 있다. 터브가 정상 상태 전압에 도달한 후, 일시적인 전류 흐름이 중단되고, 터브는 통상적으로 보호 터브상에서 약 6 내지 7 볼트의 플로팅 전압으로 플로팅하고, 이는 주변 디바이스들의 파괴를 또한 방지한다. 그러나, 별도의 전압원을 사용하면 보다 잘 제어된 보호 전압이 인가되고 이는 대부분의 경우들에 바람직하다. 도체(123)는 또한 이경우 기저 n 터브(111)를 보호 p 터브(112)와 동일한 전압으로 놓음을 주지해야 한다. 그러나 원한다면, 대안적으로 n 터브는 중간 전압원에 접속되지 않을 수 있으며, 이 경우 p 터브(112)상의 전압에서 하나의 다이오드 전압 강하된 전압까지 올라갈것이고, 즉, 이 경우 약 5.3 볼트까지 올라갈 것이다.
도 2에 도시한 바와 같이 상기 스킴의 일례는 온 피치 프리챠지 디바이스들(200)의 보호이다. 개별적인 NMOS 열 프리챠지 디바이스들(201 내지 208)은, 평면도로 개략적으로 도시한 바와 같이 p 터브(112)("보호 터브")에 놓여지며, p 터브(112)는 n 터브(111)에 놓여진다. 보호 터브(112)는 6볼트로 바이어스되거나, 또는 오프 상태 NMOS 디바이스(도 1의 120)에 의해 대안적으로 플로팅될 수 있고, 이는 보호 터브(112)의 바이어스를 약 HV/2 만큼 줄일 것이다. 프리챠지 디바이스들의 산화 게이트들이 또한 보호를 필요로 하면, 라인(213)상의 6 볼트 바이어스가 모든 프리챠지 디바이스들의 게이트들을 바이어스하기 위해 사용될 수 있다. 프리챠지 동작 동안에, 라인(212)상의 전압은 통상적으로 0.8 볼트로 놓여지며, 다른 시각(예를 들어 소거 동안에)에서 플로팅된다. 라인(211)상의 전압은 전술한 바와 같이 p 터브(112)를 바이어스하기 위해 통상적으로 6 볼트이다. 그러므로, 메인 셀 어레이 터브는 터브 소거 동안에 10 내지 12 볼트로 바이어스될 수 있으며, 예로서 6 볼트인 중간 전압이 사용되어 주변 디바이스들의 접합 파괴를 방지하는 보호 터브를 바이어스한다. 터브 소거 동작 이외의 시각에서, 보호 터브는 디바이스(120)에 의해서 0 볼트로 바이어스된다. 그러므로, 10 내지 12 볼트의 고전압이 6 볼트의 삼중 터브 CMOS 디바이스들에 의해서 분리되고, 저전압의 CMOS 공정에서 향상된 터브 소거 플래시 메모리를 삽입하기 용이하게 된다.
고전압의 절반(1/2 HV)의 보호 전압이 본원에서 예로서 사용되고 있지만, 다른 보호 터브 전압이 사용될 수 있다. 보호 터브는 고전압의 0.4 내지 0.6 배의 범위에 이르는 전압으로 바이어스할 것을 권하며, 그 전압은 반도체 기판을 기준으로서 통상적으로 측정된다. 전술한 내용으로부터 알 수 있는 바와 같이, 본 발명은 기저 기판(103)과 n 터브(111)(보호 터브(112) 아래에 있는) 사이의 역바이어스 전압을 접합 파괴를 초래하는 것 보다 작은 레벨로 감소시킴으로써 보호 터브내에 형성된 디바이스들을 보호한다. 또한, 보호 터브내의 트랜지스터들의 게이트와 소스간 전압은 게이트에 저전압(예, 0 볼트)이 인가될 때 마찬가지로 감소된다. 더욱이, 소스/드레인 영역들 양단의 전압을 감소시킴으로써, 보호 터브내의 그것들에 결합된 다른 주변 디바이스(예, 오프 피치 디바이스)들이 보호된다. 이로서 드레인과 소스간 전압(예, 드레인(117)에서 소스(118)간 전압) 뿐만 아니라 게이트와 드레인간 전압을 감소시킬 수 있고, 그로 인해 산화 게이트를 보호한다. 다른 주변 디바이스들이 터브들내에 형성되는 지에 따라서, 그리고 터브들에 어떤 전압이 제공되는 지에 따라서 다른 전압들이 감소될 수 있다. 당업자에게는 집적 회로 디바이스 구축 및 동작의 각종 형태에 대해서 본 발명의 보호 기술의 다른 이점이 자명할 것이다.
분할 보호 터브가 메모리 어레이에 근접한 온 피치 디바이스(on-pitch device)에 부가되고, 이러한 모든 온 피치 디바이스는 동일 보호 터브를 공유하며, 메인의 셀 어레이 터브는 터브 소거 동안에 10 내지 12 볼트로 바이어스되면서, 예를 들어 6 볼트의 중간 전압이 주변 디바이스들의 접속 파괴를 방지하는 보호 터브를 바이어스하도록 사용 가능하고, 터브 소거 이외의 시각에는, 보호 터브는 0 볼트로 바이어스된다. 10 내지 12 볼트의 고전압이 6 볼트의 삼중 터브 CMOS 디바이스로 분리되며, CMOS 논리 공정에서 향상된 터브 소거 플래시 메모리를 삽입하는 것이 보다 용이하게 된다

Claims (10)

  1. 고전압원에 접속 가능한 제 1 소스/드레인 영역 및 주변 디바이스에 결합된 제 2 소스/드레인 영역을 포함하는 적어도 하나의 디바이스를 갖는 집적 회로로서, 상기 소스/드레인 영역들은 반대 도전형의 고전압 터브(tub)내에 형성되어 주어진 도전형을 갖는, 상기 집적 회로에 있어서,
    상기 주변 디바이스는 상기 반대 도전형의 보호 터브내에 형성된 상기 주어진 도전형의 소스/드레인 영역들을 포함하고, 상기 보호 터브는 상기 고전압 터브로부터 전기적으로 절연되며, 상기 보호 터브는 상기 고전압 레벨보다 작은 중간 전압 레벨로 바이어스되도록 구성된 것을 특징으로 하는 집적 회로.
  2. 제 1 항에 있어서, 상기 적어도 하나의 디바이스는 상기 고전압 터브내에 형성된 메모리 디바이스들의 어레이를 포함하는, 집적 회로.
  3. 제 2 항에 있어서, 상기 메모리 디바이스들은 상기 고전압 터브에 인가되는 고전압에 의해서 플래시 소거될 수 있는 EEPROM 디바이스들인, 집적 회로.
  4. 제 2 항에 있어서, 상기 어레이내의 상기 메모리 디바이스들의 대응하는 열들(columns)과 동일한 피치로 형성된 열 엑세스 디바이스들의 형태로 복수의 주변 디바이스들을 포함하는, 집적 회로.
  5. 제 1 항에 있어서, 상기 중간 전압 레벨은 소스/드레인 영역으로부터 상기 보호 터브로의 순간적인 순방향 전도에 의해서 발생되는, 집적 회로.
  6. 열들로 배열되며 고전압 터브내에 형성된 메모리 디바이스들을 가진 집적 회로로서, 상기 메모리 디바이스들은 상기 메모리 디바이스들의 대응하는 열들과 동일한 피치로 형성된 열 엑세스 디바이스들에 결합되며, 상기 메모리 디바이스들은 상기 고전압 터브에 인가된 고전압에 의해서 소거 가능한, 상기 집적 회로에 있어서,
    상기 열 엑세스 디바이스들은 반대 도전형의 보호 터브내에 형성된 주어진 도전형의 소스/드레인 영역들을 포함하고, 상기 보호 터브는 상기 반대 도전형의 기판에 형성된 상기 주어진 도전형의 또 다른 터브내에 형성되며, 도체가 상기 보호 터브에 접속되어 상기 고전압 레벨보다 작은 중간 전압 레벨로 상기 보호 터브를 바이어스하는 것을 특징으로 하는, 집적 회로.
  7. 제 6 항에 있어서, 상기 열 엑세스 디바이스들을 통해 상기 메모리 디바이스들에 결합된 오프 피치 주변 디바이스들을 더 포함하고, 상기 오프 피치 주변 디바이스들은 상기 메모리 디바이스들의 상기 대응하는 열들과는 상이한 피치로 형성되는, 집적 회로.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 고전압 레벨로부터 상기 중간 전압 레벨을 발생하는 전압 레귤레이터를 더 포함하는 집적 회로.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 주어진 도전형은 n형이고, 상기 반대 도전형은 p형이며, 상기 고전압 레벨은 상기 기판상의 전압에 대해서 양의 전압(positive voltage)인, 집적 회로.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 중간 전압 레벨은 상기 고전압 레벨의 0.4 내지 0.6 배의 범위내인, 집적 회로.
KR1020000002337A 1999-01-20 2000-01-19 저전압 디바이스를 보호할 수 있는 집적 회로 KR100672220B1 (ko)

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