TW475265B - Integrated circuit having protection of low voltage devices - Google Patents

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Chun Chen
Richard Joseph Mcpartland
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

475265 五、發明說明（1) 發明背景 · , 發明範缚 本發明係關於'積體電路具有在高電壓凹孔中形成的至少 一裝置，及連接的至少一周邊裝置^ ^ 先前技藝說明 快閃記憶體EE PROM廣泛應用於半導體業，這些在陣列中 提供電氣抹除可程式唯讀記憶體（EEPR〇M)格，包括的電路 可以同時抹除儲存在大量記憶格中的資訊，稱為快閃抹 除。同時施加較高抹除電壓到位於一已知摻雜半導體凹孔 區域中的所有記憶格，即可達成此快閃抹除，尤其是，者 快閃記憶體裝置減縮成深次微米群時，即增加凹孔抹除: 執1，因為它比習用源極侧抹除設計具有較低的抹除..電流 及車乂可a丨生此。惟，與正常操作中所需的相比，凹孔抹 需要施加更高電壓在快閃記憶體裝置。在一商業設計中，' 在凹孔抹除期間施加10至12伏高電壓至凹孔，源極及汲 = 伏至快閃記憶體裝置之控制閘。因此接到凹 Ί電日曰體必須能承受抹除操作時所需的高電壓（如10至 丄ζ伏j 〇 "V及在Γ下0s:體電路之精密製程中，尤其是設計成在 伏以上之涔搞時使用I ’很難建構高電壓⑽裝置以支援6 t ίί Γ汲極電壓，除非製程複雜性顯著增加。亦 夠強的HV裝i以Φ接&般而要數個額外製程步驟，以建構 ^ 5"«：支援快閃抹除期間所需的高電壓。例如源 極/汲極至基材逆偏饜崩、、主 〜即你 整朋/貝電壓一般是M0S電晶體操作中的
第7頁 475265 五、發明說明（2) 限制因素，為了將此電壓增加到記憶體陣列中裝置得到的 / * 額定位準以上，Jt常需要額外植入步驟以形成源極/汲極 接面以具有高等級的摻雜度。這需要數個額外製程步驟以 形成HV裝置，以防止廣泛的使用凹孔抹除，尤其是在内建 應用時；亦即記憶格及邏輯電晶體形成在相同的積體電路 中 〇 發明總結 茲發明一種積體電路具有至少一高電壓裝置，而且也具 有連接的至少一周邊裝置。藉由以中等電壓偏壓的保護凹 孔來保護周邊裝置不受高電壓裝置中出現的高電壓破壞， 在本發明的典型實施例中，至少一高電壓裝置包括記it體 裝置，藉由施加一高電壓在一高電壓凹孔而能作快閃抹除 操作，而記憶體裝置形成在該高電壓凹孔中。保護凹孔通 常形成在高電壓凹孔附近，而多重對準間隔周邊裝置可共 用相同的保護凹孔。 圖示簡單說明 . 圖1是實施本發明的積體電路的剖面圖。 圖2是實施本發明時使用的電路。 詳細說明 以下詳細說明係關於一種積體電路具有在一已知凹孔 (本文稱為高電壓凹孔）中形成的至少一裝置，及形成在保 護凹孔中的至少一周邊裝置。圖中形成在高電壓凹孔中的 至少一裝置包括一記憶體陣列，至少一周邊裝置接到形成 在高電壓凹孔中的裝置，且藉由偏壓技術而保護它以免受
11
475265 五、發明說明（3) 到陣列的高電壓影響，惟要 孔時需要這種差異，若必要可=不表示在建構凹 相同操作序列中冰成它 二摻雜劑植入，擴散等的 置的快閃抹除操作中，本文所中電壓疋用在EEPR⑽裝 任-種裝置其接到高電壓： 裝置大致是指 -已知行中記憶格：二=存2晶體’用以提供 作。該種存取裝置通常形成在 ，、，、 或預充電# 中’以預留空間。惟在與行5隔：：同的間隔(即間距） 邊裝置，％其在此可稱為偏離：隔=下：可形成它種周 般經由對準間隔梦晉而拉幻 裝置。偏離間隔裝置一 如提供程式用的電壓及讀取記憶體二了具有以下功-也該瞭解的是名詞凹巩县私 摻雜半導體㈣，而下方；c方半導體區域中的 半導體芙;區域具有相反摻雜類型的 千导體基材，Α者，—已知摻雜劑傳導 於相反摻雜劑傳導類型的第_ 品— 第1孔傳導到已二匕通常可防止從 的動侧s裝置通常形最上/度推Γ原極/没極區域 表面相iiO 1^成在最上層凹孔中（即與半導體晶圓 表面相鄰），業界也將名詞井與凹孔通用。 2門EEPR0M。己憶體的剖面如圖i所示，記 :4搞;ί :：1 〇 9 ( L康習用㉟理）。複數個記憶體裝置 、彳’、 木區域形成在共同P凹孔1〇5(本文稱為高電壓凹
475265 五、發明說明（4) 孔），其又形成在η凹孔1〇4中，該η,凹孔104形成在下方p基 材103之中。對準間隔周邊η型裝置丨〇1形成在共同保護ρ凹 孔1 1 2令，其形成在^凹孔丨丨1中，其又形成在下方ρ基材 中。η凹孔（1 〇 4及1 11)至下方ρ基材的逆偏壓提供記憶體陣 列與周邊裝置（其施加正電壓至凹孔）之間的電絕緣，因此 保護凹孔112及下方凹孔ui與高電壓凹孔1〇5及下方凹孔 1 〇 4 (記憶體陣列所在位置）分開。 在凹孔抹除期間施加正高電壓HV(圖中是10至12伏）至高 電壓凹孔1 0 5，以及所有記憶體裝置1 〇 〇的源極丨〇 7及汲極 106，而且施加負電壓（圖中是6伏）至其閘極1〇9。從積體 電路（其上形成EEPROM陣列）外部的電源供應器提供高，壓 HV ’或者由晶片上源極（如充電泵）提供以便將晶片的電源 供應電壓（Vdd)轉成高電壓。這些區域的電氣接觸是習用 的，因此為了明晰目的而未示。此外也為了明晰目的而未 示閘氧化層及中層介電區域（通常包括二氧化矽）。 為了上述目的，圖1的結構接到保護電壓源（即圖2的電 壓調節器223 )調節器223的中等電壓輸出（6伏）經由線 211 ’ 2 10，2 0 9而分別送入保護ρ-凹孔112及下方η凹孔 U1，注意導體2 10，209可經由重度摻雜凹孔接觸區域而 接觸各凹孔（這是習用），在抹除操作期間，抹除信號是低 的因而令調節器223啟動及在6伏分別通過導體21〇，2〇 9而 偏壓保護P凹孔112及下方η凹孔111。在其他時間（如讀取 操作期間）’抹除是高的而調節器無作用，此外電晶體2 2 2 是導通的，所以將線211及2 24拉低，而保護凹孔丨丨2相對
第10頁
475265 五、發明說明（5) 於基材1 0 3而變成0伏。 ·. r · 因而可防止周邊裝置的接面崩潰，因為保護凹孔中的農 置具有6伏的源極/沒極至凹孔接面崩潰，不高於二極體電 壓降到p凹孔（11 2)伏以下的電壓（即5· 3伏）出現在對準間 隔裝置的源極，這是保護凹孔偏壓的結果。此外，此5, 3 伏可安全的施加到偏離間隔CMOS裝置102(6伏的崩潰電 壓）。在凹孔抹除以外的例子中，出現在快閃記憶體晶片 的此部分的電壓不高於6伏，而裝置120將保護凹孔112切 回0伏。 雖然使用電壓源1 2 2，但是在一些情況下允許保護凹孔 作浮動，且由至保護凹孔的暫時電流來偏壓，這是因為從 汲極1 1 3至保護凹孔的逆向崩潰。凹孔已到達穩態電處. 後，暫時電流即中止，而凹孔開始浮動，通常在保護凹孔 *的浮動電壓是6到7伏，其也防止周邊裝置的崩潰。惟使用 另一電壓源允許更佳的控制保護電壓，而在一些情況下是 較佳的。注意導體1 2 3也將下方η凹孔111置於與圖中所示 保護Ρ凹孔11 2相同的電壓。惟若必要，η凹孔也可不接到 中等電壓源，在此情況下它會升高到ρ凹孔丨丨2電壓減去二 極體電壓降，亦即圖中的約5. 3伏。 上述設計的例子是圖2的對準間隔預充電裝置保護2〇〇， 各襲03行預充電裝置2〇1至2〇8位於？凹孔112(保護凹孔）， 其又位於η凹孔1 11之中（如上視圖所示），保護凹孔丨丨2可 以在6伏偏壓’或者用離狀態NM0S裝置（圖1的120)來浮 動’其又在保護凹孔丨12感應約HV/2·的偏壓。若預充電裝
I 475265 五 '發明說明（6) f 3閘ί化層也需要保護，則可在:線21 3上使用6伏偏壓以 堅所有預充電”裝置的閘極，在預充電操作期間，線Η? f”的Λ壓通2在0·8伏，而且允許在其他時間（如在抹除期 二)：動。線2U的電壓通常是6伏，以如上所述的偏麼ρ凹 因此在凹孔抹除期間將主記憶袼陣列凹孔偏壓在 f 1 2伏，且使用中等電壓如6伏以偏壓保護凹孔，以防 亡廷些周邊裝置的接面崩潰。在凹孔抹除操作以外的時間 ，裝置120將保護凹孔偏壓在〇伏。因此由6伏三級凹孔 C^OS裝置隔離10到12伏的高電壓，因此即能在低電壓 裝程中嵌入一精密凹孔抹除快閃記憶體。 雖然已說明一半高電壓（1/2 HV)的保護電壓，也可使用 其他保護凹孔電壓，在此建議在〇.4至〇 6高電壓的電^範 圍中偏壓保護凹孔，以便保護，其通常是將半導體基材作 ^參考來測量。由上述說明可看出本發明可保護保護凹孔 中形成的裝置，方法是減少11井111(保護凹孔112下方）盥 下方基材1,03之間的逆偏壓電壓，，至小於導致接面崩潰的、 位準。此外，當低電壓（如〇伏）施加到閘極時，同理保護 凹孔中電晶體的閘極至源極電壓也可減少。此外，提供保 護給其他周邊裝置，其接到保護凹孔中那些裝置偏 間隔裝置），方法是減少其在源極/汲極區域中的電壓，這 可減少 >及極至源極電壓（如從汲極1 1 7至源極丨丨8 )，以及減 少閘極至汲極電壓，因而保護閘氧化層。依這些其他周邊 是否形成在凹孔，凹孔上出現什麼電壓，而決定是否可減 少其他電壓。熟於此技術者可瞭解本發明的保護技術仍有
第12頁 475265 五、發明說明（7) 一些其他優點，如有各種不同形式的積體電路裝置結構及 i · 操作。 iiiii 第13頁 475265 的年（Q月；日條if j费’下./賴免
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Claims (1)

  1. 475265 修正 月 和年(¾月多日修正本^ _案號 89100876__ 六、申請專利範圍 1. 一種積體電路，具有至少一裝置，包括一第一源極/ 汲極區域，可連接至一高電壓源，及一第二源極/汲極區 域，連接至一周邊裝置，源極/汲極區域係形成在相對傳 導型之高電壓凹孔中之已知傳導型，其特徵為： 該周邊裝置包括該已知傳導型之源極/汲極區域，形 成在該相對傳導型之保護凹孔中，而該保護凹孔與該高電 壓凹孔電隔離，而其中該保護凹孔以小於該高電壓位準之 中等電壓位準偏壓。 2 .如申請專利範圍第1項之積體電路，其中該至少一裝 置包括形成在該高電壓凹孔中之記憶體裝置陣列。 3. 如申請專利範圍第2項之積體電路，其中該記憶體裝 置係E EPROM裝置，可藉由施加一高電壓至該高電壓凹孔而 快閃抹除。 4. 如申請專利範圍第1項之積體電路，包括呈行存取裝 置形式之多重周邊裝置，形成在與該陣列中記憶體裝置之 對應行相同之間隔上，在該高電壓位準之0 . 4至0 . 6範圍 中 0 5. 如申請專利範圍第1項之積體電路，其中藉由從一源 極/汲極區域至該保護凹孔之暫時順向傳導而產生該中等 電壓位準。 6 . —種積體電路，具有記憶體裝置，排列成行及形成在 一高電壓凹孔中，而該等記憶體裝置連接至行存取裝置， 其形成在與.該記憶體裝置之號行相同之間隔上，而其中可 藉由施加一高電壓至該高電壓凹孔而抹除該等記憶體裝
    O:\62\62301.ptc 第15頁 475265 案號 89100876 年/0月2曰 修正 六、申請專利範圍 置，其特徵為： 該等行存取裝置包括一已知傳導型之源極/汲極區 域，形成在相對傳導型之保護凹孔中，而該保護凹孔形成 在已知傳導型之另一凹孔中，其形成在該相對傳導型之基 材中，而其中一導體連接至該保護凹孔，以小於該高電壓 位準之中等電壓位準偏壓該保護凹孔。 7. 如申請專利範圍第1項之積體電路，更包括偏離間隔 周邊裝置，通過該等行存取裝置而連接至該等記憶體裝 置，其中該等偏離間隔周邊裝置形成在與該記憶體裝置之 對應行不同之間隔上。 8. 如申請專利範圍第1至6項任一項之積體電路，更包括 一電壓調節器，用以從該高電壓位準產生k中等電壓位 準〇 9. 如申請專利範圍第1至6項任一項之積體電路，其中該 已知傳導型係Γ1型，該相對傳導型係P型，而該高電壓位準 係相對於該基材上電壓之正電壓。 1 0.如申請專利範圍第1至6項任一項之積體電路，其中 該中等電壓位準在該高電壓位準之0.4至0.6範圍中。
    O:\62\62301.ptc 第16頁
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