JPH0845291A - 単一低電圧電源を用いてフローティングゲートメモリセルをプログラムする方法および回路 - Google Patents

Abstract

(57)【要約】 【目的】 単一低電圧電源を用いるフローティングゲー
トメモリアレイのための、効率的なホットキャリヤ注入
プログラミングの方法および回路を開示する。 【構成】 選択された不揮発性メモリセル１０をプログ
ラムするためのドレイン−ソース電圧および電流は、選
択されたセル１０のソース１１をメモリセルアレイの基
準電圧端子の電圧ＶＳＳより低い電圧までポンピング
し、一方同時に、選択されたセル１０のドレイン１２
を、メモリセルアレイの電源電圧端子の、３Ｖでありう
る電圧ＶＣＣより高い電圧までポンピングすることによ
り、効率的に実現される。セルの基板Ｗ２は、ソース１
１の電圧に近い、かつ随意選択的にソース１１の電圧よ
り低い、電圧までポンピングされる。１つまたはそれ以
上の簡単な電荷ポンプ回路が、電圧源ＶＣＣの出力を、
ホットキャリヤ注入により選択された不揮発性セル１０
をプログラムしうる、ソース−ドレイン電圧および電流
に変換する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去可能なプ
ログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）アレイ
または電気的にプログラム可能な読取り専用メモリ（Ｅ
ＰＲＯＭ）のような、不揮発性集積回路メモリアレイに
関する。特に、本発明は、フローティングゲートメモリ
セルのアレイの該セルをプログラムする方法および回路
に関し、該アレイは、単一の低電圧エネルギー源からの
供給を受ける。

【０００２】

【従来の技術】ファウラ−ノルトハイム（Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍ）のトンネル効果プログラミング
（ｔｕｎｎｅｌｉｎｇ ｐｒｏｇｒａｍｍｉｎｇ）に対
立するものとしての、ホットキャリヤ注入プログラミン
グを用いるＥＥＰＲＯＭは、（ａ）１９８５年ＩＥＤＭ
（第６１６頁ないし第６１９頁）に所載のＳ．Ｍｕｋｈ
ｅｒｊｅｅ外著「単一トランジスタＥＥＰＲＯＭセルお
よびその５１２Ｋ ＣＭＯＳ ＥＥＰＲＯＭ内における
実現（Ａ Ｓｉｎｇｌｅ ＴｒａｎｓｉｓｔｏｒＥＥＰ
ＲＯＭ ｃｅｌｌ ａｎｄ ｉｔｓ ｉｍｐｌｅｍｅｎ
ｔａｔｉｏｎ ｉｎ ａ ５１２Ｋ ＣＭＯＳ ＥＥＰ
ＲＯＭ）」に、また（ｂ）１９８９年ＩＳＳＣＣ（第１
４０頁ないし第１４１頁）に所載のＶ．Ｋｙｎｅｔｔ外
著「９０ｎｓ１００Ｋ消去／プログラムサイクルメガビ
ットフラッシュメモリ（Ａ ９０ｎｓ １００Ｋ Ｅｒ
ａｓｅ Ｐｒｏｇｒａｍ Ｃｙｃｌｅ Ｍｅｇａｂｉｔ
Ｆｌａｓｈ Ｍｅｍｏｒｙ）」に説明されている。参
考文献（ａ）の主題は、米国特許第４，６９８，７８７
号にも論じられている。

【０００３】選択されたセルの、典型的な従来技術のホ
ットキャリヤ注入プログラミングに際し、そのセルの、
ソースと、ドレインと、制御ゲートと、に印加される電
圧は、（１）ソースに印加される、基板電圧（０Ｖであ
りうるＶＳＳ）に等しい基準電圧と、（２）ドレインに
印加される、基準電圧に対し恐らくは＋５Ｖないし＋７
Ｖである、第１正電圧ＶＢＬと、（３）制御ゲートに印
加される、基準電圧に対し多分＋１２Ｖである、第２正
電圧ＶＰＰと、である。

【０００４】これらの条件下では、ドレインとソースと
の間のチャネルは、高度に導電的になる。基板−ドレイ
ンＰＮ接合に達した電子は２つの電界を受け、その一方
は逆方向にバイアスされた基板−ドレインＰＮ接合に関
連し、他方は制御ゲートからフローティングゲートに結
合された正電圧に関連する。これら２つの電界は、電子
（ホットキャリヤ）をフローティングゲート内へ注入す
る。

【０００５】基板−ドレインＰＮ接合およびフローティ
ングゲートの境界面付近のシリコン基板内に発生した電
界は、ＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭアレイ
のようなフローティングゲートメモリにおける、ホット
キャリヤ注入によるプログラム可能性の決定上の主要因
子である。その電界は、主としてドレイン−ソース電圧
の関数であるが、チャネル領域およびドレイン領域のド
ーピングプロファイルのような他のパラメータをも含
む。

【０００６】あるタイプのフローティングゲートメモリ
アレイは、５Ｖ電源および１２Ｖ電源の両者を必要とす
る。そのような二重電源メモリにおいては、１２Ｖ電源
は、プログラミングに際して必要とされる＋５Ｖないし
＋７Ｖのドレイン電圧ＶＢＬを供給するために用いられ
る。別のタイプのフローティングゲートメモリアレイ
は、単一の５Ｖ電源を必要とする。このような単一電源
メモリにおいては、５Ｖ電源は、プログラミングに際し
て＋６Ｖより高いドレイン電圧ＶＢＬを供給するため
に、電荷ポンプ回路によりポンピングされる。＋６Ｖの
電荷ポンプ回路の出力は、＋５Ｖの入力を単に２０％増
大させたものにすぎないので、電荷ポンプ技術で十分対
処可能である。

【０００７】安価な化学電池で利用できる供給電圧は限
られる為、ゲームおよびコンピュータのような携帯可能
な電子装置は、好ましくは単一の３Ｖ電池電源により動
作するよう設計される。その３Ｖの電池電源から＋６Ｖ
のドレイン−ソース電圧を供給するためには、上述の従
来技術の例におけるようなわずか２０％ではなく、入力
電圧の１００％の電荷ポンプ回路出力が要求される。

【０００８】電荷ポンプ回路の回路素子の大きさおよび
回路の複雑さは、出力電圧に占める入力電圧の割合が増
えると共に劇的に増大する。要求されるプログラミング
電流はほぼ同じままであるが、この電流を供給する電荷
ポンプ回路の能力は、部品数および一部部品のサイズの
増加が行われなければ、出力電圧の入力電圧に対する比
の増加と共に急速に低下する。

【０００９】詳述すると、電荷ポンプ回路が供給しうる
電流のレベルは、出力電圧と、キャパシタの大きさと、
その電荷ポンプ回路内に用いられている発振器の周波数
と、の関数である。より高い出力電圧が要求されるほ
ど、与えられた電荷ポンプ回路が供給しうる電流はます
ます少なくなる。例えば、単一段電荷ポンプ回路は一般
に、電源電圧の２倍に近い出力電圧を供給できる。しか
し、電圧が電源電圧の２倍に近づくのに伴い、電荷ポン
プ回路が電流を供給する能力は、たとえキャパシタンス
を極めて大きく増加させても、極めて小さくなる。多段
電荷ポンプ回路は電源電圧の２倍より高い電圧を供給し
うるが、同じ回路の複雑さの増大および低電流出力問題
を伴う。

【００１０】さらに、デコード回路およびバス伝送にお
いて生じる電圧降下のために、電荷ポンプ回路からの追
加の電圧出力が要求される。ホットキャリヤ注入プログ
ラミングは、電荷ポンプ回路が、ファウラ−ノルトハイ
ム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）プログラミング
を用いる時に要求される電流よりも大きい電流を供給す
ることを要求する。しかし、ホットキャリヤ注入プログ
ラミングは、ファウラ−ノルトハイムプログラミングに
おいて用いられる電界よりも弱い電界により行われる。
さらに、ホットキャリヤ注入プログラミングは、バイト
単位のプログラミングを可能にする。

【００１１】

【発明が解決しようとする課題】単一低電圧電源からの
供給を受けるフローティングゲートメモリアレイに用い
られる、効率的なホットキャリヤ注入プログラミングの
方法および回路が必要とされている。

【００１２】

【課題を解決するための手段】選択された不揮発性メモ
リセルをプログラムするために必要なドレイン−ソース
電圧および電流は、選択されたセルのソースを、集積回
路メモリの基準端子の電圧より低い電圧までポンピング
し、それと同時に、選択されたセルのドレインを、メモ
リの電源電圧端子の電圧より高い電圧までポンピングす
る、電荷ポンプ回路を用いることにより、効率的に実現
される。例えば、約６Ｖのドレイン−ソース電圧は３Ｖ
電源から、電荷ポンプ回路を用いることにより、ソース
電圧を、その３Ｖ電源の基準端子の約１．５Ｖ下までポ
ンピングし、それと同時に、ドレイン電圧を、その３Ｖ
電源の正端子の１．５Ｖ上までポンピングすることによ
って、供給される。電荷ポンプ回路はまた、セル基板の
電圧を、ソース電圧に近い、またはソース電圧より低
い、値までポンピングするためにも用いられる。プログ
ラミング効率を改善するためには、セル基板電圧をソー
ス電圧よりも低い値までポンピングする。

【００１３】上述の例においては、電荷ポンプ回路のソ
ース出力およびドレイン出力のそれぞれは、３Ｖの電池
電源から５０％増加した出力を必要とし、もし従来技術
の電荷ポンプ回路が用いられたとすれば要求される１０
０％の増加は必要としない。入力電圧から出力電圧への
百分率増加が小さくされているために、電荷ポンプ回路
の回路素子の大きさおよび回路の複雑さが劇的に減少す
るので、電荷ポンプ回路が必要とするダイ領域は、より
大きい電荷ポンプ回路が必要とするダイ領域より著しく
小さくなる。そして、増大した効率は、減少した電力に
より、また減少したダイ領域要求により測定される。効
率は、要求される電圧が高いほど改善される。

【００１４】従来技術において公知のように、与えられ
たドレイン−ソース電圧におけるフローティングゲート
セルのプログラミング効率は、基板電圧をソース電圧よ
り低い値まで下げることにより増大される。ソース−基
板接合の逆方向バイアスは、与えられたドレイン電圧、
制御ゲート電圧、およびソース電圧におけるフローティ
ングゲート内の充電電流を増大させ、一方またプログラ
ミングに際して発生される基板電流の量を減少させる。
逆方向にバイアスされたソース−基板接合の使用は、例
えば、従来技術の＋５Ｖないし＋７Ｖではなく、わずか
＋４．５Ｖのみのドレイン−ソース電圧を可能にする。
＋４．５Ｖのドレイン−ソース電圧は、本発明の電荷ポ
ンプ回路が、３Ｖ電池による入力からそれぞれの端子に
おける出力電圧への２５％の増加を与えることを必要と
する。さらに、減少せしめられたソース−ドレイン電流
は、デコード回路およびバス伝送における電圧降下を減
少させ、それはまた電荷ポンプ回路に対する要求を減少
させる。

【００１５】ソース電圧を低下させ、同時にドレイン電
圧を上昇させるのに電荷ポンプ回路を用いての、必要な
ソース−ドレイン電圧の供給は、ホットキャリヤ注入に
よりフローティングゲートセルのプログラミングを行い
うるソース−ドレイン電圧および電流を発生させるため
の独特な効率的方法である。ソースおよび基板の電圧を
下げ、同時にドレイン電圧を上げることにより、単一低
電圧電源から電力供給を受けるフラッシュＥＥＰＲＯＭ
またはＥＰＲＯＭのホットキャリヤ注入プログラミング
のために、簡単で効率的な電荷ポンプ回路を使用しうる
ことになる。効率は、基板電圧をソース電圧より低く低
下させることによりさらに改善される。

【００１６】

【実施例】本発明の方法および回路の使用を説明するた
めに、メモリチップの一体的部分であるメモリセルのア
レイの例を図１に示す。それぞれのセルは、ソース１１
と、ドレイン１２と、フローティングゲート１３と、制
御ゲート１４とを有するフローティングゲートトランジ
スタ１０である。セル１０の行内のそれぞれの制御ゲー
ト１４はワード線１５に接続され、それぞれのワード線
１５はワード線デコーダ１６に接続されている。セル１
０の行内のそれぞれのソース１１はソース線１７に接続
されている。セル１０の列内のそれぞれのドレイン１２
は、ドレイン列線１８に接続されている。それぞれのソ
ース線１７は共通列線１７ａにより列デコーダ１９に接
続され、それぞれのドレイン列線１８は列デコーダ１９
に接続されている。

【００１７】読取りモードにおいては、ワード線デコー
ダ１６は、線２０Ｒ上のワード線アドレス信号および読
取り／書込み／消去制御回路２１（またはマイクロプロ
セッサ２１）からの信号に応答して、あらかじめ選択さ
れた正電圧ＶＣＣ（約＋５Ｖ）を選択されたワード線１
５に印加し、また低電圧（接地またはＶＳＳ）を選択さ
れなかったワード線１５に印加するよう機能する。列デ
コーダ１９は、あらかじめ選択された正電圧ＶＳＥＮ
（約＋１Ｖ）を少なくとも選択されたドレイン列線１８
に印加し、また低電圧（０Ｖ）をソース線１７に印加す
るよう機能する。列デコーダ１９はまた、アドレス線２
０Ｄ上の信号に応答して、選択されたセル１０のドレイ
ン列線１８をデータ入出力端子２２に接続するよう機能
する。選択されたドレイン列線１８および選択されたワ
ード線１５に接続されたセル１０の導電または非導電状
態は、データ入出力端子２２に接続されたセンス増幅器
（図示されていない）により検出される。

【００１８】フラッシュ消去モードにおいては、列デコ
ーダ１９は、全てのドレイン列線１８を（「オフ」状態
にバイアスされた電界効果トランジスタのような高イン
ピーダンスに接続された）フローティング状態にしてお
くよう機能する。１オプションを用いると、ワード線デ
コーダ１６は、全てのワード線１５を負電圧ＶＥＥ（約
−１０Ｖまたは−１３Ｖ）に接続するよう機能する。列
デコーダ１９はまた、正電圧ＶＣＣ（約＋５Ｖまたは＋
３Ｖ）を、全てのソース線１７に印加する機能を行う。
この第１オプションにおいては、図２の基板アイソレー
ションウエルＷ２は、基板制御回路２３により、ＶＳＳ
または０Ｖに接続される。第２オプションを用いると、
ワード線デコーダ１６は、全てのワード線１５を負電圧
ＶＥＥ（約−９Ｖ）に接続する機能を行う。列デコーダ
１９はまた、全てのソース線１７および全てのドレイン
列線１８を＋６Ｖに接続するよう機能する。基板アイソ
レーションウエルＷ２もまた、この動作において＋６Ｖ
に接続される。いずれのオプションを用いても、これら
の消去電圧は、フローティングゲート１３から電荷を転
送し、メモリセル１０を消去するファウラ−ノルトハイ
ムトンネル電流を発生させるのに十分な電界強度を、ゲ
ート酸化物領域内に作る。ワード線１５上の電圧は負電
圧であるので、セル１０は、消去中は非導電状態に留ま
る。

【００１９】従来技術の書込みまたはプログラムモード
においては、ワード線デコーダ１６は、線２０Ｒ上のワ
ード線アドレス信号および読取り／書込み／消去制御回
路２１（またはマイクロプロセッサ２１）からの信号に
応答して、選択された制御ゲート１４を含む選択された
ワード線１５上に、あらかじめ選択された第１プログラ
ミング電圧ＶＰＰ（約＋１２Ｖ）を供給する機能を行
う。列デコーダ１９もまた、選択されたドレイン列線１
８、従って選択されたセル１０のドレイン１２上に、第
２プログラミング電圧ＶＢＬ（約＋５ないし＋１０Ｖ）
を供給するよう機能する。従来技術の方法および回路に
おいては、ソース線１７は、接地電圧でありうる基準電
圧ＶＳＳに接続される。全ての選択されなかったドレイ
ン列線１８は、基準電圧ＶＳＳに接続されるか、または
フローティング状態にある。これらのプログラミング電
圧は、選択されたメモリセル１０のチャネル内に（ドレ
イン１２からソース１１への）高電流状態を作り、その
結果、ドレイン−チャネル接合付近において、チャネル
ホットエレクトロンおよびアバランシブレークダウンエ
レクトロンが発生し、これらはチャネル酸化物を通って
選択されたセル１０のフローティングゲート１３に注入
される。プログラミング時間は、（０Ｖの制御ゲート１
４を有する）チャネル領域に対し約−２Ｖないし−６Ｖ
にある負のプログラム電荷を用いて、フローティングゲ
ート１３をプログラムするのに十分に長く選択される。
実施例に従って製造されたメモリセル１０においては、
制御ゲート１４／ワード線１５とフローティングゲート
１３との間の結合係数は約０．６である。従って、選択
された制御ゲート１４を含む選択されたワード線１５上
の、例えば１２Ｖの従来技術のプログラミング電圧ＶＰ
Ｐは、選択されたフローティングゲート１３上に約＋
７．２Ｖの電圧を生ずる。（約＋７．２Ｖの）フローテ
ィングゲート１３と、接地された（約０Ｖの）ソース線
１７との間の電圧差は、ソース１１とフローティングゲ
ート１３との間のゲート酸化物を通るファウラ−ノルト
ハイムトンネル電流を生じ、選択された、または選択さ
れなかった、セル１０のフローティングゲート１３を充
電するのには不十分である。選択されたセル１０のフロ
ーティングゲート１３は、プログラミングに際して注入
されたホットエレクトロンにより充電され、該電子はそ
れによって、選択されたセル１０のフローティングゲー
ト１３の下部のソース−ドレイン経路を、その制御ゲー
ト上の＋５Ｖにより非導電状態にし、その状態は「０」
ビットとして読取られる。プログラムされなかったセル
１０は、制御ゲート上の＋５Ｖによって導電状態にあ
る、フローティングゲート１３の下部のソース−ドレイ
ン経路を有し、それらのセル１０は「１」ビットとして
読取られる。

【００２０】本発明による書込みまたはプログラムオペ
レーションにおいては、プログラミングに必要なドレイ
ン−ソース電圧は、選択されたセル１０のソース１１
を、（たぶん３Ｖの）単一低電圧電源の負端子電圧ＶＳ
Ｓの下約−１Ｖないし−２Ｖの電圧ＶＳＬまでポンピン
グし、それと同時に、選択されたセル１０のドレイン１
２を、ソース電圧の上約＋６Ｖの電圧ＶＢＬまでポンピ
ングする、電荷ポンプ回路を用いることにより実現され
る。（前述の例を用いると、ドレイン電圧ＶＢＬは、基
準電圧ＶＳＳの＋４Ｖないし＋５Ｖ上までポンピングさ
れる。）同時に、基板内の基板アイソレーションウエル
Ｗ２の電圧ＶＳＵＢは、基板制御回路２３により、ソー
スと同じ電圧ＶＳＬでありうる電圧ＶＳＵＢ、または前
記低電圧電源の負端子電圧ＶＳＳの下約−２Ｖないし−
３Ｖのもっと負の値、に接続される。基板アイソレーシ
ョンウエルＷ２は、少なくとも選択されたセル１０、か
つ多分全メモリセルアレイを隔離して、ソース１１およ
びドレイン１２の拡散から基板に向かう順方向バイアス
を阻止する。選択されたセル１０のホットキャリヤプロ
グラミングは、その選択されたセル１０のゲートに約＋
１０Ｖのパルスを印加することにより実現される。１オ
プションを用いると、選択されなかったワード線はＶＳ
Ｓまたは０Ｖに接続される。第２オプションを用いる
と、選択されなかったワード線は、ＶＳＳに対して約−
１Ｖないし−２Ｖである電圧に接続され、選択されなか
ったセルのリークを防止する。便宜上、読取り、書込
み、および消去の諸電圧を以下の表１に記載する。

【００２１】

【表１】 注：表１内のソース電圧ＶＳＬは約１Ｖないし２Ｖの大
きさをもつ正数である。

【００２２】図２は、図１のメモリセルアレイ内に用い
られるタイプの、典型的なフローティングゲートセル１
０の断面図である。セル１０および恐らくは全メモリセ
ルアレイは、半導体基板２４上に形成される。この半導
体基板はＰ形材料でも良い。基板２４の一部は、拡散さ
れたＮ形半導体材料の深いウエルＷ１を含み、これに対
して電気接点が備えられている。深いウエルＷ１は、拡
散されたＰ形半導体材料の第２半導体アイソレーション
ウエルＷ２を包囲し、ウエルＷ２に対して電気接点が備
えられている。埋込み拡散ウエル（タンク）を用いたア
レイ構造を構成する方法は、１９９２年２月２８日出願
の「深いＮタンクにより基板から絶縁されたＰタンクを
有するフラッシュＥＥＰＲＯＭアレイ（ＦＬＡＳＨ Ｅ
ＥＰＲＯＭ ＡＲＲＡＹ ＷＩＴＨ Ｐ−ＴＡＮＫ Ｉ
ＮＳＵＬＡＴＥＤ ＦＲＯＭ ＳＵＢＳＴＲＡＴＥ Ｂ
Ｙ ＤＥＥＰ Ｎ−ＴＡＮＫ）」と題する米国特許出願
第０７／８９０，５７７号に説明されている。この出願
もまた、テキサス・インスツルメンツ社（Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒａｔｅｄ）
による。ソース１１およびドレイン１２は、ソース１１
およびドレイン１２の拡散とは反対の形の不純物を有す
る第２半導体アイソレーションウエルＷ２内への不純物
拡散によって形成される。ソース１１は通常、２つの形
の不純物の拡散によって形成される。ソース１１とドレ
イン１２との間の基板アイソレーションウエルＷ２の領
域は、セルのチャネル２５である。フローティングゲー
ト１３は、チャネル２５からゲート絶縁体２６により絶
縁された、ポリシリコン層から形成されている。図１の
ワード線１５の一部であるポリシリコン制御ゲート１４
は、フローティングゲート１３から、レベル間絶縁体２
７により絶縁されている。

【００２３】以上の諸例においては、約＋５Ｖないし＋
７Ｖの範囲内のドレイン−ソース電圧が用いられている
が、フローティングゲートメモリセルに対する１０マイ
クロ秒より短いプログラミングパルス中のドレイン−ソ
ース電圧として現在のところ最小＋４．５Ｖという要求
のみが存在する。

【００２４】ここで図３を参照すると、典型的な発振器
回路ＯＳＣがブロック図形式で示されており、発振器回
路ＯＳＣは、直列ループをなして接続され、７つの整相
された出力端子ＣＫ１−ＣＫ７を有するインバータＩＮ
Ｖ１−ＩＮＶ７を含む。端子ＣＫ１−ＣＫ７における整
相された出力電圧は、図４に示されている。これら７つ
の出力から、図５のＮＡＮＤ、ＮＯＲ、およびインバー
タ回路を用いて、１４の修正された発振器出力ＣＫＡ１
−ＣＫＡ７およびＣＫＢ１−ＣＫＢ７が得られる。図６
には、これらの修正発振器出力の代表的な対、ＣＫＡ１
およびＣＫＢ１が示されており、他の出力も同様であ
る。発振器の周波数は、例えば約１０ＭＨｚである。端
子ＣＫ１−ＣＫ７、ＣＫＡ１−ＣＫＡ７、およびＣＫＢ
１−ＣＫＢ７における整相された電圧は、例えば０Ｖと
＋３Ｖとの間で変化する。

【００２５】図７は、発振器出力ＣＫ１−ＣＫ７の１つ
と、１対の修正発振器出力ＣＫＡ１−ＣＫＡ７およびＣ
ＫＢ１−ＣＫＢ７と、が印加される、電荷ポンプの１段
であるＣＰを示す。修正発振器出力ＣＫＡ１−ＣＫＡ７
の１つは端子ＣＫＡに結合せしめられ、対応する番号の
第２の修正発振器出力ＣＫＢ１−ＣＫＢ７は端子ＣＫＢ
に結合せしめられる。端子ＣＫＡは、キャパシタＣ１を
経てＮチャネルトランジスタＴ１のゲートに接続されて
いる。キャパシタＣ１は約１ｐＦの大きさのものであり
え、トランジスタＴ１は約１００対１の、チャネルの長
さ対幅を有しうる。トランジスタＴ１のゲートは、約＋
３Ｖでありうる電源電圧ＶＣＣに、ダイオードＤ１を経
て接続されている。トランジスタＴ１の第１ソース−ド
レイン端子もまた電源電圧ＶＣＣに接続されている。ト
ランジスタＴ１の第２ソース−ドレイン端子は、約１０
０ｐＦのキャパシタンスを有しうるキャパシタＣ２を経
て、端子ＣＫに接続されている。トランジスタＴ１の第
２ソース−ドレイン端子は、ダイオードＤ２によって１
出力端子ＶＢＬに接続されている。

【００２６】さらに図７を参照すると、端子ＣＫＢは、
キャパシタＣ３を経てＰチャネルトランジスタＴ２のゲ
ートに接続されている。キャパシタＣ３は約１ｐＦの大
きさのものであってもよく、トランジスタＴ２は約１０
０対１の、チャネルの長さ対幅を有しても良い。トラン
ジスタＴ２のゲートは、ＶＣＣを供給する３Ｖの電池の
基準端子でありうる基準電圧ＶＳＳに、ダイオードＤ３
を経て接続されている。トランジスタＴ２の第１ソース
−ドレイン端子もまた基準電圧ＶＳＳに接続されてい
る。トランジスタＴ２の第２ソース−ドレイン端子は、
約１００ｐＦのキャパシタンスを有しうるキャパシタＣ
４を経て、端子ＣＫに接続されている。トランジスタＴ
２の第２ソース−ドレイン端子は、ダイオードＤ４によ
って第２出力端子ＶＳＬに接続されている。

【００２７】次に図８を参照すると、電荷ポンプの諸段
ＣＰに対する、発振器信号ＣＫ１−ＣＫ７と、修正発振
器信号ＣＫＡ１−ＣＫＡ７およびＣＫＢ１−ＣＫＢ７
と、の接続が示されている。電荷ポンプの諸段ＣＰのそ
れぞれの第１出力端子ＶＢＬは並列に接続され、前述の
プログラミングオペレーションに際し、ドレイン列線１
８をバイアスするための電圧ＶＢＬを供給する。電荷ポ
ンプの諸段ＣＰのそれぞれの第２出力端子ＶＳＬは並列
に接続され、前述のプログラミングオペレーションに際
し、ソース線１７をバイアスするための電圧ＶＳＬを供
給する。

【００２８】次に図９を参照すると、端子ＶＳＵＢに基
板電圧を供給する回路が示されている。修正発振器出力
ＣＫＢ１は、キャパシタＣ５を経てＰチャネル電界効果
トランジスタＴ３のゲート端子に結合される。Ｐチャネ
ル電界効果トランジスタＴ３のゲートは、ダイオードＤ
５により基準電圧ＶＳＳに接続される。発振器出力ＣＫ
１は、キャパシタＣ６を経てトランジスタＴ３の第１ソ
ース−ドレイン端子に結合される。トランジスタＴ３の
第２ソース−ドレイン端子は、基準電圧ＶＳＳに接続さ
れる。トランジスタＴ３の第１ソース−ドレイン端子
は、ダイオードＤ６を経て中間端子ＩＴに接続される。
発振器出力ＣＫ７は、キャパシタＣ７を経て中間端子Ｉ
Ｔに結合される。中間端子ＩＴは、ダイオードＤ７を経
て基準端子ＶＳＳに接続される。中間端子ＩＴは、ダイ
オードＤ８を経て端子ＶＳＵＢにおいて基板に接続され
る。基板電圧ＶＳＵＢは公知のようにして、基板クラン
プ回路ＳＣＣにより第２基準電圧ＶＲＥＦにクランプさ
れる。

【００２９】選択されたセルをプログラムするために必
要なドレイン−ソース電圧は、上述の電荷ポンプ回路を
用いることにより、ソース１１を、単一低電圧電源の負
端子の電圧ＶＳＳより低い電圧までポンピングし、それ
と同時に、ドレイン１２を、その低電圧電源の正端子の
電圧ＶＣＣより高い電圧までポンピングすることによっ
て、効率的に実現される。例えば、＋６．５Ｖのドレイ
ン−ソース電圧は３Ｖの電源から、電荷ポンプ回路を用
いることにより、ソース１１の電圧を、その３Ｖ電源の
負端子電圧ＶＳＳの下１．７５Ｖ（負電圧）までポンピ
ングし、同時に、ドレイン１２を、その３Ｖ電源の正端
子電圧ＶＣＣより１．７５Ｖ高い電圧までポンピングす
ることによって、効率的に供給される。この電荷ポンプ
回路はまた、セル基板Ｗ２の電圧を、ソース１１の電圧
付近の、またはソース１１の電圧より低い、値までポン
ピングするためにも用いられる。プログラミングの効率
を改善するためには、セル基板Ｗ２の電圧を、ソース１
１の電圧より低い値までポンピングする。

【００３０】以上の諸例においては、１形式のフローテ
ィングゲートセル１０のみを論じたが、本発明は、いか
なる形式のノンスプリットゲート不揮発性メモリセル１
０を用いた不揮発性メモリにおいても有用である。

【００３１】本発明を例示的実施例に関して説明してき
たが、この説明は、限定的な意味に解釈されるべきでは
ない。特に、本発明は、ここで用いられた３Ｖの例より
も低い電圧出力を有する電源を使用する場合にも適用さ
れうる。この説明を参照すれば、本技術分野に習熟した
者にとって、例示的実施例のさまざまな改変、および本
発明の他の実施例が明らかになるはずである。添付の特
許請求の範囲は、本発明の範囲内に属するいかなるその
ような改変または実施例をも含むように考慮されてい
る。

【００３２】以上の説明に関して更に以下の項を開示す
る。 （１）基準電圧端子と電源電圧端子とを有する不揮発性
集積回路メモリ内においてフローティングゲートメモリ
セルをプログラムする方法であって、該セルが、ドレイ
ンと、ソースと、制御ゲートと、を有し、該方法が、前
記メモリセルの前記ソースに第１電圧を印加するステッ
プであって、該第１電圧が前記基準電圧端子の電圧より
低い、該第１電圧を印加するステップと、前記メモリセ
ルの前記ドレインに第２電圧を印加するステップであっ
て、該第２電圧が前記電源電圧端子の電圧より高い、該
第２電圧を印加するステップと、前記制御ゲートに第３
電圧を印加するステップであって、該第３電圧が前記基
準電圧端子の電圧より高い、該第３電圧を印加するステ
ップと、を含む、ことを特徴とする前記方法。

【００３３】（２）さらに半導体基板の中および上に形
成された前記メモリセルを含み、前記方法が前記第１電
圧を該半導体基板に印加するステップを含む、第１項記
載の方法。 （３）さらに半導体アイソレーションウエルの中および
上に形成された前記メモリセルを含み、前記方法が該半
導体アイソレーションウエルに第４電圧を印加するステ
ップを含み、該第４電圧が前記第１電圧より低い、第１
項記載の方法。

【００３４】（４）前記基準電圧端子の電圧が０Ｖであ
り、前記電源電圧端子の電圧が３Ｖであり、前記第１電
圧が負電圧である、第１項記載の方法。 （５）さらに半導体基板の中および上に形成された前記
メモリセルを含み、該半導体基板がＰ形材料であり、前
記ソースおよび前記ドレインがＮ形材料である、第１項
記載の方法。

【００３５】（６）さらに電荷ポンプ回路を含み、該電
荷ポンプ回路が、該電荷ポンプ回路の第１端子に結合さ
れた発振器出力と、該電荷ポンプ回路の第２および第３
端子にそれぞれ結合された第１および第２修正発振器出
力と、第１キャパシタにより第１トランジスタのゲート
に結合された前記電荷ポンプ回路の前記第２端子であっ
て、該第１トランジスタのゲートが第１ダイオードによ
り前記電源電圧端子に結合されている、前記電荷ポンプ
回路の前記第２端子と、前記電源電圧端子に結合された
前記第１トランジスタの第１ソース−ドレイン端子と、
第２キャパシタにより前記電荷ポンプ回路の前記第１端
子に結合された前記第１トランジスタの第２ソース−ド
レイン端子と、第２ダイオードにより前記メモリセルの
前記ドレインに結合された前記第１トランジスタの前記
第２ソース−ドレイン端子と、第３キャパシタにより第
２トランジスタのゲートに結合された前記電荷ポンプ回
路の前記第３端子と、第３ダイオードにより前記基準電
圧端子に結合された前記第２トランジスタの前記ゲート
と、前記基準電圧端子に結合された前記第２トランジス
タの第１ソース−ドレイン端子と、第４キャパシタによ
り前記第１端子に結合された前記第２トランジスタの第
２ソース−ドレイン端子と、第４ダイオードにより前記
メモリセルの前記ソースに結合された第２トランジスタ
の第２ソース−ドレイン端子と、を含む、第１項記載の
方法。

【００３６】（７）前記第１および第３キャパシタの少
なくとも一方の大きさが１ｐＦである、第６項記載の電
荷ポンプ回路。 （８）前記第２および第４キャパシタの少なくとも一方
の大きさが１００ｐＦである、第６項記載の電荷ポンプ
回路。 （９）前記第１および第２トランジスタの少なくとも一
方がチャネルを有し、該チャネルが１００対１の長さ対
幅比を有する、第６項記載の電荷ポンプ回路。

【００３７】（１０）プログラミングのために選択され
たフローティングゲートセルを有する不揮発性集積回路
メモリであって、該メモリが基準電圧端子と電源電圧端
子とを有し、前記セルが、ドレインと、ソースと、制御
ゲートと、を有し、前記メモリが、プログラミング中に
前記メモリセルの前記ソースを前記基準電圧端子の電圧
より低い第１電圧までポンピングする電荷ポンプ回路
と、プログラミング中に前記メモリセルの前記ドレイン
を前記電源電圧端子の電圧より高い第２電圧までポンピ
ングする電荷ポンプ回路と、プログラミング中に前記制
御ゲートに前記基準電圧端子の電圧より高い第３電圧を
印加する回路と、を含む、不揮発性集積回路メモリ。

【００３８】（１１）さらに半導体基板の中および上に
形成された前記メモリセルを含み、前記電荷ポンプ回路
が該半導体基板を前記第１電圧までポンピングするのに
用いられる、第１０項記載のメモリ。 （１２）さらに半導体アイソレーション井戸の中および
上に形成された前記メモリセルを含み、前記電荷ポンプ
回路が該半導体アイソレーション井戸を前記第１電圧よ
り低い第４電圧までポンピングするのに用いられる、第
１０項記載のメモリ。

【００３９】（１３）さらにプログラミングのために選
択されなかった第２フローティングゲートセルを含み、
該第２フローティングゲートセルが制御ゲートを有し、
前記メモリが、前記基準電圧端子の電圧を該第２フロー
ティングゲートセルの該制御ゲートに印加する回路を含
む、第１０項記載のメモリ。

【００４０】（１４）さらにプログラミングのために選
択されなかった第２フローティングゲートセルを含み、
該第２フローティングゲートセルが制御ゲートを有し、
前記メモリが、前記第１電圧を該第２フローティングゲ
ートセルの該制御ゲートに印加する回路を含む、第１０
項記載のメモリ。

【００４１】（１５）前記基準電圧端子の電圧が０Ｖで
あり、前記電源電圧端子の電圧が３Ｖであり、前記第１
電圧が負電圧である、第１０項記載のメモリ。 （１６）さらに半導体基板の中および上に形成された前
記メモリセルを含み、該半導体基板がＰ形材料であり、
前記ソースおよび前記ドレインがＮ形材料である、第１
０項記載のメモリ。

【００４２】（１７）前記電荷ポンプ回路が、該電荷ポ
ンプ回路の第１端子に結合された発振器出力と、該電荷
ポンプ回路の第２および第３端子にそれぞれ結合された
第１および第２修正発振器出力と、第１キャパシタによ
り第１トランジスタのゲートに結合せしめられた前記電
荷ポンプ回路の前記第２端子であって、該第１トランジ
スタのゲートが第１ダイオードにより前記電源電圧端子
に結合されている、前記電荷ポンプ回路の前記第２端子
と、前記電源電圧端子に結合せしめられた前記第１トラ
ンジスタの第１ソース−ドレイン端子と、第２キャパシ
タにより前記電荷ポンプ回路の前記第１端子に結合され
た前記第１トランジスタの第２ソース−ドレイン端子
と、第２ダイオードにより前記メモリセルの前記ドレイ
ンに結合された前記第１トランジスタの前記第２ソース
−ドレイン端子と、第３キャパシタにより第２トランジ
スタのゲートに結合された前記電荷ポンプ回路の前記第
３端子と、第３ダイオードにより前記基準電圧端子に結
合された前記第２トランジスタの前記ゲートと、前記基
準電圧端子に結合された前記第２トランジスタの第１ソ
ース−ドレイン端子と、第４キャパシタにより前記第１
端子に結合された前記第２トランジスタの第２ソース−
ドレイン端子と、第４ダイオードにより前記メモリセル
の前記ソースに結合された第２トランジスタの第２ソー
ス−ドレイン端子と、を含む、第１０項記載のメモリ。

【００４３】（１８）前記第１および第３キャパシタの
少なくとも一方の大きさが１ｐＦである、第１７項記載
の電荷ポンプ回路。 （１９）前記第２および第４キャパシタの少なくとも一
方の大きさが１００ｐＦである、第１７項記載の電荷ポ
ンプ回路。 （２０）前記第１および第２トランジスタの少なくとも
一方が１００対１のチャネルの長さ対幅比を有する、第
１７項記載の電荷ポンプ回路。

【００４４】（２１）基準電圧端子と電源電圧端子とを
有する不揮発性集積回路メモリ内のフローティングゲー
トメモリセルをプログラムする回路であって、該セル
が、ドレインと、ソースと、制御ゲートと、を有し、該
回路が、前記メモリセルの前記ソースに第１電圧を印加
する手段であって、該第１電圧が前記基準電圧端子の電
圧より低い、該第１電圧を印加する手段と、前記メモリ
セルの前記ドレインに第２電圧を印加する手段であっ
て、該第２電圧が前記電源電圧端子の電圧より高い、該
第２電圧を印加する手段と、前記制御ゲートに、前記基
準電圧端子の電圧より高い第３電圧を印加する手段と、
を含む、基準電圧端子と電源電圧端子とを有する不揮発
性集積回路メモリ内のフローティングゲートメモリセル
をプログラムする回路。

【００４５】（２２）さらに半導体アイソレーションウ
エルの中および上に形成された前記メモリセルを含み、
さらに、該半導体アイソレーションウエルに第４電圧を
印加する手段であって、該第４電圧が前記第１電圧より
低い、該第４電圧を印加する手段、を含む、第２１項記
載の回路。

【００４６】（２３）選択された不揮発性メモリセル１
０をプログラムするためのドレイン−ソース電圧および
電流は、選択されたセル１０のソース１１をメモリセル
アレイの基準電圧端子の電圧ＶＳＳより低い電圧までポ
ンピングし、一方同時に、選択されたセル１０のドレイ
ン１２を、メモリセルアレイの電源電圧端子の、３Ｖで
ありうる電圧ＶＣＣより高い電圧までポンピングするこ
とにより、効率的に実現される。セルの基板Ｗ２は、ソ
ース１１の電圧に近い、かつ随意選択的にソース１１の
電圧より低い、電圧までポンピングされる。１つまたは
それ以上の簡単な電荷ポンプ回路が、電圧源ＶＣＣの出
力を、ホットキャリヤ注入により選択された不揮発性セ
ル１０をプログラムしうる、ソース−ドレイン電圧およ
び電流に変換する。

【図面の簡単な説明】

【図１】メモリセルアレイの部分ブロック形式での電気
的概略図。

【図２】図１のメモリセルアレイに用いられている形式
の、典型的なフローティングゲートセルおよび基板井戸
の断面図。

【図３】本発明の電荷ポンプ回路に用いられる発振器回
路を示す。

【図４】図３の電荷ポンプ回路の整相された出力電圧を
示す。

【図５】図４の整相出力電圧を用いて修正出力電圧を発
生する回路を示す。

【図６】図４の出力電圧と共に、図５の回路の典型的な
修正出力電圧を示す。

【図７】プログラミング用のソース電圧およびドレイン
電圧を発生するための、図３の整相出力電圧と図６の１
対の修正出力電圧とを用いる電荷ポンプ回路の１段を示
す。

【図８】図７の電荷ポンプ回路の７段の接続を示し、か
つ該７段のそれぞれへの入力用の、図４および図６の、
電圧および修正電圧を示す。

【図９】プログラミングに際し、基板をソース電圧より
更に負である電圧にバイアスする回路を示す。

【符号の説明】

１０ フローティングゲートメモリセル １１ ソース １２ ドレイン １３ フローティングゲート １４ 制御ゲート １６ ワード線デコーダ １９ 列デコーダ ２３ 基板制御回路 ２４ 半導体基板 ２５ チャネル ＶＣＣ 電源電圧 ＶＰＰ プログラミング電圧 ＶＳＳ 基準電圧 ＶＢＬ ドレイン電圧 ＶＳＬ ソース電圧 ＶＳＵＢ 基板電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド ジェイ．マセルロイ アメリカ合衆国テキサス州アレン，ブルッ クヘブン 20

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基準電圧端子と電源電圧端子とを有する
   不揮発性集積回路メモリにおいて、フローティングゲー
   トメモリセルをプログラムする方法であって、該セル
   が、ドレインと、ソースと、制御ゲートと、を有し、該
   方法が、 前記メモリセルの前記ソースに第１電圧を印加するステ
   ップであって、該第１電圧が前記基準電圧端子の電圧よ
   り低い、該第１電圧を印加するステップと、 前記メモリセルの前記ドレインに第２電圧を印加するス
   テップであって、該第２電圧が前記電源電圧端子の電圧
   より高い、該第２電圧を印加するステップと、 前記制御ゲートに第３電圧を印加するステップであっ
   て、該第３電圧が前記基準電圧端子の電圧より高い、該
   第３電圧を印加するステップと、を含むことを特徴とす
   る前記方法。
2. 【請求項２】 プログラミングのために選択されたフロ
   ーティングゲートセルを有する不揮発性集積回路メモリ
   であって、該メモリが基準電圧端子と電源電圧端子とを
   有し、前記セルが、ドレインと、ソースと、制御ゲート
   と、を有し、前記メモリが、 プログラミング中に前記メモリセルの前記ソースを前記
   基準電圧端子の電圧より低い第１電圧までポンピングす
   る電荷ポンプ回路と、 プログラミング中に前記メモリセルの前記ドレインを前
   記電源電圧端子の電圧より高い第２電圧までポンピング
   する電荷ポンプ回路と、 プログラミング中に前記制御ゲートに前記基準電圧端子
   の電圧より高い第３電圧を印加する回路と、を含む、不
   揮発性集積回路メモリ。