JP2001358239A - 改善されたデータ保持を有する低電圧フラッシュｅｅｐｒｏｍメモリセル - Google Patents

改善されたデータ保持を有する低電圧フラッシュｅｅｐｒｏｍメモリセル

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JP2001358239A JP2001138333A JP2001138333A JP2001358239A JP 2001358239 A JP2001358239 A JP 2001358239A JP 2001138333 A JP2001138333 A JP 2001138333A JP 2001138333 A JP2001138333 A JP 2001138333A JP 2001358239 A JP2001358239 A JP 2001358239A
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ジェー．マックパートランド リチャード
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Abstract

(57)【要約】 【課題】 従来のデバイスに関連したデータ保持問題を
起こさず、低電力供給電圧、高デバイス閾値、およびソ
ース／ドレインからタブへの低い破壊電圧で動作する低
コストメモリセルを提供すること。 【解決手段】 本発明は、制御入力部と、スイッチと、
制御入力部をスイッチに電気的に結合する線形コンデン
サを有する電圧転送構造とを備えたメモリ回路を提供す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、メモリセ
ルにおいて用いられる電圧転送デバイスに関し、さらに
詳細には、改善されたデータ保持を有する低電圧浮遊ゲ
ート不揮発性メモリセルに関する。
【０００２】
【従来の技術】チップ上のシステム（ＳｏＣ）の実情か
ら、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
およびスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）などの大量のメモリが必要とされ、現在、特定用途
向け集積回路（ＡＳＩＣ）、論理、およびプロセッサチ
ップ内に埋め込まれている。妥当な収率を保持するため
に、メモリ冗長は非常に望ましい。メモリ冗長を成し遂
げるために用いられる従来のアプローチの一例として
は、レーザリンク冗長プロセスが挙げられる。しかし、
レーザリンク冗長の欠点は、多大な資本投資が必要であ
ること、ならびにコード当たりの技術的な努力およびセ
ットアップコストのために、低容量から中容量のＡＳＩ
Ｃにはあまり適していないことである。より経済的な冗
長制御方法では、不揮発性スイッチが用いられ、単一−
多重（single-poly）のプログラム可能な読出し専用メ
モリ（ＰＲＯＭ）セルを用いて、コア相補金属酸化物半
導体（ＣＭＯＳ）技術における工程に加えて、１つのマ
スキング工程のみを用いることによって低製造コストを
成し遂げる。単一−多重フラッシュ不揮発性メモリセル
の他の応用は、暗号化または他の識別コードおよび機能
スイッチの格納、ならびに少量のデータまたはコードの
格納である。
【０００３】浮遊ゲートからの電荷漏れを最小限に抑え
るために、ＰＲＯＭメモリセルによっては、ゲート酸化
物は、通常、メモリが頻繁に関連するコアＣＭＯＳ技術
における厚さよりも大きく設定されている場合がある。
例えば、メモリセルのゲート酸化物の厚さは、１０ｎｍ
ほどであり得るのに対して、コアＣＭＯＳ技術における
ゲート酸化物の厚さは、約５ｎｍであり得る。ゲート酸
化物の厚さの差により、コアＣＭＯＳデバイスは、通
常、約０．６ボルトの閾値電圧（ＶＴ）を有するのに対
して、メモリセルデバイスは、約１．２ボルトのＶＴを
有する。これらの閾値電流の差は、メモリセルの適切な
動作に対して問題を提起する。
【０００４】従来の不揮発性浮遊ゲート消去セルを読み
出す場合、ワード線電圧は、通常、ゲート酸化物ＭＯＳ
コンデンサ（ＭＣ１）にわたる電圧が約１．２ボルトの
典型的な閾値電圧に到達するまで、ＭＣ１にわたってま
ず低下する。残りのワード線電圧の振動（swing）によ
って、メモリセル浮遊ゲートの電位は引き上げられる。
ワード線振動が１．５ボルトであるとき、浮遊ゲート
は、わずか０．３ボルト移動するだけであり、これは、
メモリセルの適切な動作には不十分である。ロウ（ro
w）を引き上げるときに通常の消去セルを導通させるた
めには、浮遊ゲートは、少なくとも１．３５ボルトに達
していなければならず、これは、閾値電圧に約０．１５
ボルトの駆動電圧を加えたものである。このためには、
従来の消去では、浮遊ゲートに１．０５ボルトの電荷が
与えられなければならなかった。この大量の浮遊ゲート
電荷に対応する酸化物にわたる比較的大きな電界のため
に、電荷は、浮遊ゲートから漏れてデータ保持を破壊す
る傾向がある。さらに、小さな浮遊ゲート電圧振動
（０．３ボルト）に関連する信号マージンは、信頼のお
ける動作には小さすぎる。セルが１５０ｍＶほどの浮遊
ゲート電荷を損失するか、または１５０ｍＶの電力供給
もしくはワード線ノイズが存在すると、セルは誤った読
出しをし得る。
【０００５】１つのメモリセルで、低コストの単一−多
重ＥＥＰＲＯＭセルが提供される。しかし、このセル
は、ソース／ドレインからタブへの比較的低い破壊電圧
とも、今日の低電圧ＣＭＯＳ技術に共通の低電力供給電
圧とも適合しない。さらに詳細には、この特定のデバイ
スは、約５ボルトのさらに高い電圧を有するさらに古い
技術において動作するように構成されていた。さらに高
い電圧のために、ＭＣ１にわたる閾値電圧低下後も、メ
モリセルスイッチを動作させるのに十分な電圧があっ
た。さらに、これらのさらに古い技術におけるコアＣＭ
ＯＳデバイスゲート酸化物は、より厚かったため、コア
ＣＭＯＳ技術とＥＥＰＲＯＭメモリデバイスとの間の閾
値増加はより小さいかまたは存在しなかった。さらに、
より新しい技術におけるこれらの従来のデバイスに関連
したより低い接合破壊電圧は、ファウラー−ノルトハイ
ム（ＦＮ）トンネリングによる消去を防止し、バンドか
らバンドへのトンネリングからのホット正孔の注入によ
る消去の際にセル閾値の低下を制限する。
【０００６】
【発明が解決しようとする課題】従って、当該技術分野
で必要なのは、従来のデバイスに関連したデータ保持問
題を起こさず、低電力供給電圧、高デバイス閾値、およ
びソース／ドレインからタブへの低い破壊電圧で動作す
る低コストメモリセルである。
【０００７】
【課題を解決するための手段】従来技術の上記の欠点に
対処するため、本発明は、制御入力部と、スイッチと、
制御入力部をスイッチに電気的に結合する線形コンデン
サを有する電圧転送構造とを備えたメモリセルを提供す
る。
【０００８】本発明は、以下の詳細な説明を添付の図面
を参照しながら読むことによって最良に理解される。強
調しておくが、半導体産業における標準的な慣行に従っ
て、様々な特徴部は、一律の縮尺で描かれてはいない。
事実、様々な特徴部の寸法は、記載を明確にするため、
任意に拡大または縮小され得る。これより、添付の図面
に関連して以下の説明を行なう。
【０００９】
【発明の実施の形態】本発明の例示的な実施形態を図１
に示す。図１は、本発明によるメモリセル１００の概略
図である。メモリセル１００は、電圧転送構造１１０を
有する。例示する実施形態では、メモリセル１００は、
ワード線などの制御入力部１１５と、浮遊ゲート１１８
と、本概略図ではＭ２とも示されるスイッチ１２０とを
有する。電圧転送構造１１０は、線形コンデンサ１２５
を有し、この線形コンデンサ１２５は、Ｃ１とも示さ
れ、その一部は浮遊ゲートとして機能する。本明細書中
で用いるように、線形コンデンサとは、その出力がその
入力に対して実質的に正比例して変化するコンデンサの
ことを指す。換言すると、制御入力部１１５からの電圧
の実質的な部分は、実質的な線形関係が制御入力電圧と
浮遊ゲート電圧との間に存在するように、制御入力部１
１５から線形コンデンサ１２５を介してスイッチ１２０
に直接転送される。この関係は図２に示され、以下、さ
らに詳細に議論する。
【００１０】例示的には、メモリセル１００は、従来の
消去入力部１３５または消去ピン、および関連する消去
ＭＯＳコンデンサデバイスＭ３ １３６を有し得る。こ
れらは、セル閾値を低下させることによってメモリセル
を消去するために用いられる。消去入力部１３５はデバ
イスＭ３のソース／ドレインとタブとの接続部であるた
め、ソース／ドレインからタブへの破壊順電圧よりも高
く引き上げられ、タブから基板へのはるかに高い破壊順
電圧の直ぐ下になり得る。制御ゲートに接地電位へのバ
イアスをかけると、得られる消去入力部１３５のゲート
酸化物フィールドは浮遊ゲート１１８から消去入力部１
３５ゲートへの電子のファウラー−ノルトハイム（Ｆ
Ｎ）トンネリングには十分である。消去入力部１３５お
よびデバイスＭ３はオプションであるため、すべての実
施形態に存在するわけではないことに留意されたい。消
去入力部およびデバイスが含まれない場合、セルは、限
定はされないが、ＭＣ１のソース／ドレインから浮遊ゲ
ートへのホット正孔注入および紫外線消去などの、当業
者に公知の他の方法によって消去され得る。さらに、Ｍ
Ｃ１とも示される非線形コンデンサ１４０（即ち、ＭＯ
Ｓコンデンサ）が例示される。これは、電圧転送構造１
１０の一部を構成し得る。例示的な実施形態では、非線
形コンデンサ１４０は、図１に示すように、線形コンデ
ンサ１２５と並列に、制御入力部１１５およびスイッチ
１２０と直列に配線されている。しかし、非線形コンデ
ンサ１４０はまた、オプションの構成要素であり、消去
入力部１３５が存在しない本発明の実施形態において特
に有用である。
【００１１】図１を続けて参照しながら図２を参照する
と、破線２１０は、上記の従来技術のメモリセルデバイ
スにおいて見出されるような制御入力電圧対浮遊ゲート
電圧のグラフを示し、線２１５は、本発明による例示的
なメモリセル１００において見出されるような制御入力
電圧対浮遊ゲート電圧のグラフを示す。破線２１０によ
って示されるように、従来のメモリセルにおける制御入
力電圧と浮遊ゲート電圧との関係は、実質的に非線形で
ある。即ち、入力電圧が増加しても、前述のように、Ｍ
ＯＳコンデンサに関連する閾値である１．２ボルトの閾
値電圧に到達するまで、浮遊ゲート１１８での対応する
電圧増加はない。一旦、ＭＯＳコンデンサの閾値電圧に
到達すると、浮遊ゲート１１８での電圧は増加し始める
が、約０．３ボルトまでしか増加せず、これは、適切な
メモリセル動作には不十分である。
【００１２】これとは明らかに対照的に、線２１５は、
本発明によって提供されるメモリセル１００内の制御入
力電圧と浮遊ゲート電圧との実質的に線形な関係を示
す。制御入力電圧が増加するに従って、デバイスの閾値
電圧を克服する際の電圧の有意な損失なしに浮遊ゲート
の電圧も対応して増加する。線２１５の端部は、２つの
異なるセグメント２１５ａ、２１５ｂに分割され、非線
形コンデンサ１４０（存在するのであれば）が浮遊ゲー
ト電圧に与える影響を示している。非線形コンデンサ１
４０が１．２ボルトの閾値電圧に到達すると、非線形コ
ンデンサ１４０は、線形コンデンサ１２５の浮遊ゲート
の上方にある浮遊ゲートに電圧を転送し始め、図示する
ように、線形コンデンサ１２５の電圧転送に付加され
る。しかし、非線形コンデンサ１４０が存在しない場合
には、線形コンデンサ１４０からの電圧は、線２１５ｂ
によって示される。しかし、いずれにせよ、十分な電圧
は、制御入力部１１５からスイッチ１２０に転送され、
メモリセル１００は効果的に作動する。
【００１３】従って、本発明は、メモリセルの有効な閾
値を低減させ、浮遊ゲート１１８に利用可能な制御入力
電圧（例えば、ワード線）の振動をより多くし、メモリ
セル１００を消去するために必要な浮遊ゲート１１８の
電荷量は低減される。これによって、消去セルのデータ
保持は向上し、浮遊ゲート電圧振動の増加によって、信
頼のおける動作のための信号マージンは増加する。さら
に、ワード線と浮遊ゲートとの結合の増加により、セル
をプログラムするのに必要な高ワード線電圧は低下す
る。
【００１４】ここで、図１を続けて参照しながら図３を
参照する。図３は、本発明によるメモリセル３００の例
示的な実施形態の上面図を示す。この特定の図では、電
圧転送デバイス３１０、スイッチデバイス３１５、およ
び消去デバイス３２０が示される。ポリシリコンゲート
構造３４０は、メモリセル３００の浮遊ゲートとして作
用し、電圧転送デバイス３１０からスイッチデバイス３
１５および消去デバイス３２０へと延在し、３つのすべ
てのデバイスに対して浮遊ゲートを形成している。例示
的な実施形態では、電圧転送デバイス３１０は、線形コ
ンデンサ３１０ａおよび非線形コンデンサ３１０ｂを有
する。電圧転送デバイス３１０は、ウェルまたはタブ領
域３２５を有し、この領域では、ゲート酸化物領域３３
５が形成されている。ポリシリコンゲート構造３４０
は、電圧転送デバイス３１０のゲート酸化物領域３３５
の一部にわたって形成されている。これはまた、スイッ
チデバイス３１５および消去デバイス３２０のゲート酸
化物領域３８０および３９０にわたってそれぞれ形成さ
れている。ポリシリコンゲート構造３４０はまた、ゲー
ト酸化物領域３３５、３８０、および３９０の外側の領
域であるフィールド酸化物領域３７０の一部にわたって
形成されている。ソース／ドレイン領域３３０は、ゲー
ト酸化物領域３３５内に打ち込まれているが、ポリシリ
コンゲート構造３４０によってマスクされ、ポリシリコ
ンゲート構造３４０によって覆われていないゲート酸化
物領域３３５内の領域となっている。熱処理によって、
ソース／ドレイン打ち込みドーピングは外側に拡散し、
ゲート酸化物領域３３５内のポリシリコンゲート構造３
４０の周囲に沿ってポリシリコンエッジの下で短い距離
だけ延在している。これは、線形コンデンサ３１０ａ
（図１における１２５またはＣ１でもある）の第１の構
成要素をなす外側に拡散したソース／ドレイン領域３３
０上へのポリシリコンゲート構造３４０の重畳によって
形成される線形並列プレートおよびフリンジングコンデ
ンサである。
【００１５】有利な実施形態では、電圧転送デバイス３
１０のゲート酸化物領域３３５内のポリシリコンゲート
構造３４０は、長く／狭いヘビ状の曲がりくねった、ま
たは櫛状の構造を有し、この構造によって、ポリシリコ
ンエッジの量は実質的に増加し、このポリシリコンエッ
ジ下では、ソース／ドレイン外側拡散によって、線形コ
ンデンサ３１０ａの第１の構成要素が形成され得る。さ
らに、このポリシリコン構造の大きなポリシリコンの周
囲では、線形コンデンサ３１０ａの第１の構成要素の比
較的大きな値が生成される。電圧転送構造３１０の制御
入力部１１５から浮遊ゲート１１８への線形コンデンサ
３１０ａによる線形容量の合計を、浮遊ゲート構造１１
８に対する他のすべての（但し、非線形コンデンサ３１
０ｂによる非線形容量を除く）容量の合計よりも実質的
に大きく（少なくとも５倍に）することが望ましい。こ
の浮遊ゲートへの付加容量の大半は、スイッチデバイス
３１５のポリシリコンからソース／ドレインへの容量、
消去デバイス３２０のポリシリコンからソース／ドレイ
ンへの容量、およびフィールド酸化物領域３７０上のポ
リシリコンから基板への寄生容量から構成される。
【００１６】実際には、適切なセル動作を確保するため
には、電圧転送デバイス３１０のポリシリコンゲートの
周囲は、スイッチデバイス３１５のゲート酸化物領域３
８０上のポリシリコンゲートの周囲と、消去デバイス３
２０のゲート酸化物領域３９０上のポリシリコンゲート
の周囲との合計よりも少なくとも５倍大きくなければな
らない。さらに、電圧転送デバイス３１０のゲート酸化
物領域３３５上のポリシリコンゲート構造３４０の面積
は、スイッチデバイス３１５のゲート酸化物領域３８０
上のポリシリコンゲート構造３４０の面積と、消去デバ
イス３２０のゲート酸化物領域３９０上のポリシリコン
ゲート構造３４０の面積との合計の面積の少なくとも５
倍でなければならない。
【００１７】線形コンデンサ３１０ａの第２の構成要素
は、フィールド酸化物上のポリシリコンを１つのプレー
トまたは端子として有し、ポリシリコンおよびフィール
ド酸化物下の電圧転送デバイスのタブ領域３２５を他の
プレートまたは端子として有する並列プレートコンデン
サである。タブ端子は、制御入力部１１５に接続され、
ポリシリコンは、浮遊ゲート１１８に接続されている。
【００１８】線形コンデンサ３１０ａの第３の構成要素
は、金属プレート３４５を１つの端子として有し、金属
プレート３４５下のポリシリコンを他の端子として有す
る並列プレートコンデンサである。金属プレート３４５
は、制御入力部１１５に接続され、ウェルタイ（well t
ie）３５０によってウェル領域３２５に接続され、バイ
ア３５５および３６０によってソース／ドレイン領域３
３０に接続されている。ポリシリコン端子は、浮遊ゲー
ト１１８に接続されるか、または浮遊ゲート１１８の一
部となっている。
【００１９】非線形コンデンサ３１０ｂは、ウェル領域
３２５内のゲート酸化物上のポリシリコンが１つの端子
であり、ポリシリコン下のウェル領域が他の端子であ
る、電圧転送デバイス３１０内に形成される金属酸化物
半導体（ＭＯＳ）容量と関連した非線形容量である。ウ
ェル領域３２５およびそれに関連したソース／ドレイン
領域３３０は、制御入力部１１５に接続され、浮遊ゲー
ト１１８の一部を形成する。
【００２０】ここで、図４を参照する。図４は、電圧転
送構造４００を有する、図３の線４−４に沿って取った
断面図である。この図から分かるように、電圧転送構造
４００は、半導体ウェハ４２０のＰ型基板などの基板４
１５上に配置されたＮウェル４１０を有する。電圧転送
構造４００はさらに、Ｎウェル４１０内に形成された複
数のソース／ドレイン４２５、ゲート酸化物４３０、フ
ィールド酸化物領域４３５、ゲート酸化物４３０上に配
置されたヘビ状のゲート構造４４０ａ〜４４０ｅ、フィ
ールド酸化物領域４３５上に配置されたゲート構造４４
０ｆ、４４０ｇを備えたゲート構造４４０、誘電体層４
４５、および導電層４５０を有する。ソース／ドレイン
領域４２５は、Ｎウェル４１０をヘビ状のゲート構造４
４０ａ〜４４０ｅの存在下で従来の様式でドーピングす
ることによって得られる。
【００２１】上記の構造は、上記の非線形および線形コ
ンデンサの双方を固有に形成する。線形コンデンサは、
ソース／ドレイン領域４２５の上に重なるゲート構造４
４０ａ〜４４０ｅに関連した容量、フィールド酸化物領
域４３５の上に重なるゲート構造４４０ｆ〜４４０ｇに
関連した容量、上に重なる誘電体層４４５および導電層
４５０によって提供される。非線形容量としては、Ｎウ
ェル４１０上のポリシリコンゲート構造４４０ａ〜４４
０ｅのＭＯＳ容量が提供される。
【００２２】図５は、図３の線５−５に沿って取った、
スイッチの断面図である。この図から分かるように、従
来のＭＯＳスイッチ５００は、ソース５２５ａおよびド
レイン５２５ｂ、ゲート酸化物５３０、フィールド酸化
物領域５３５、ならびにゲート酸化物５３０上に配置さ
れたゲート構造５４０を有し、これらはすべて従来のプ
ロセスによって形成される。
【００２３】図６は、図３の線６―６に沿って取った、
消去デバイスの断面図である。この図から分かるよう
に、消去デバイス６００は、半導体ウェハ６２０のＰ型
基板などの基板６１５上に配置されたＮウェル６１０を
有する。消去デバイス６００はさらに、Ｎウェル６１０
内に形成されたソース６２５ａおよびドレイン６２５
ｂ、ゲート酸化物６３０、フィールド酸化物領域６３
５、およびゲート酸化物６３０上に配置されたゲート構
造６４０を有し、これらはすべて従来のプロセスによっ
て形成される。上記のように、消去デバイス６００は、
メモリセルの閾値を低下させる助けをする。
【００２４】図４から図６を参照しながら特定のドーパ
ント方式について議論してきたが、本発明は、これらの
ドーパント方式に限定されないことに留意されたい。さ
らに、上記のドーパント方式とは異なるドーパント方式
も用いられ、本発明の範囲内にあることを理解された
い。
【００２５】ここで、図７を参照する。図７は、本発明
に関連して用いられ得る、従来の方法で形成された集積
回路（ＩＣ）７００の断面図である。図７は、図１から
図６で説明したメモリ回路がどのようにしてＩＣ７００
に電気的に接続されているかについては特に例示してい
ないが、当業者であれば、本明細書に提供されるよう
に、どのようにしてこのような接続を形成し、メモリ回
路をＩＣ７００に集積するかを理解できる。ＩＣ７００
は、コンタクトまたはバイア７２５によって相互接続部
７２０に接続されている従来のトランジスタ７１０を有
する。誘電体層７３０は、ＩＣ７００の様々な層を絶縁
する。例示するように、トランジスタ７１０は、半導体
ウェハ基板（一般に、７０５で示される）上に配置さ
れ、誘電体層７３０内に配置された相互接続部７２０
は、トランジスタ７１０をＩＣ回路７００内の異なる層
に接続する。従来の設計であるため、トランジスタ７１
０は、タブ７３５、ソース／ドレイン７４０、ゲート酸
化物７４５、およびゲート７５０を有する。当業者であ
れば、どのようにトランジスタ７１０、相互接続部７２
０、コンタクトまたはバイア７２５、および誘電体層７
３０を製造するかが分かる。さらに、複数のトランジス
タ７１０、相互接続部７２０、および誘電体層７３０
は、通常、相互接続され、ＩＣ７００を形成することも
理解されたい。
【００２６】本発明を詳細に記載したが、当業者には、
本発明の最も広い形態で、本発明の趣旨および範囲から
逸脱せずに様々な変更、置換、および改変を行うことが
可能であることを理解されたい。
【００２７】
【発明の効果】上記のように、本発明によると、従来の
デバイスに関連したデータ保持問題を起こさず、低電力
供給電圧、高デバイス閾値、およびソース／ドレインか
らタブへの低い破壊電圧で動作する低コストメモリセル
が提供される。
【図面の簡単な説明】
【図１】本発明によるメモリセルの概略図である。
【図２】従来のメモリセルおよび本発明によるメモリセ
ルの制御入力電圧と浮遊ゲート電圧との間の関係を示す
グラフである。
【図３】本発明によるメモリセルの例示的な実施形態の
上面図である。
【図４】本発明による電圧転送構造を有する、図３の線
４−４に沿って取った断面図である。
【図５】図３の線５−５に沿って取ったスイッチの断面
図である。
【図６】図３の線６−６に沿って取った消去ピンの断面
図である。
【図７】本発明に関連して用いられ得る、従来技術によ
り形成された集積回路（ＩＣ）の断面図である。
【符号の説明】
１００ メモリセル １１０ 電圧転送構造 １１５ 制御入力部 １１８ 浮遊ゲート １２０ スイッチ １２５ 線形コンデンサ １３５ 消去入力部 １３６ 消去ＭＯＳコンデンサデバイスＭ３ １４０ 非線形コンデンサ
フロントページの続き (72)発明者 ランビア シング アメリカ合衆国 32819 フロリダ，オー ランド，シュガー ヴュー コート 7867 Ｆターム(参考） 5B025 AA01 AB03 AC03 AE07 5F083 EP02 EP03 EP13 EP21 LA10 5F101 BA02 BA12 BB01

Claims (48)

    【特許請求の範囲】
  1. 【請求項１】 制御入力部と、 スイッチと、 前記制御入力部と前記スイッチとを電気的に結合する線
    形コンデンサを有する電圧転送構造とを備えたメモリセ
    ル。
  2. 【請求項２】 前記スイッチに電気的に接続された消去
    入力部をさらに備えた請求項１に記載のメモリセル。
  3. 【請求項３】 前記電圧転送構造は、前記制御入力部お
    よび前記スイッチに直列に接続され、前記線形コンデン
    サに並列に接続された非線形コンデンサをさらに備えた
    請求項１に記載のメモリセル。
  4. 【請求項４】 前記非線形コンデンサは、前記線形コン
    デンサの一部を形成する請求項３に記載のメモリセル。
  5. 【請求項５】 前記線形コンデンサは、前記スイッチの
    容量よりも実質的に大きい重複容量を有する請求項１に
    記載のメモリセル。
  6. 【請求項６】 前記線形コンデンサは、第１の電極を有
    し、前記線形コンデンサは、ソースおよびドレイン領域
    と、前記ソースおよびドレイン領域上に配置されたゲー
    ト誘電体と、前記ソースおよびドレイン領域ならびに前
    記第１の電極の上に重なる前記ゲート誘電体上に配置さ
    れたヘビ状の第２の電極とを有する請求項５に記載のメ
    モリセル。
  7. 【請求項７】 前記第２の電極は、前記メモリセルのた
    めの浮遊ゲートを形成する請求項６に記載のメモリセ
    ル。
  8. 【請求項８】 約１０ｎｍの厚さを有するゲート酸化物
    をさらに備えた請求項１に記載のメモリセル。
  9. 【請求項９】 メモリセルを製造する方法であって、 制御入力部を形成する工程と、 スイッチを形成する工程と、 電圧転送構造を形成する工程であって、前記制御入力部
    を前記スイッチに電気的に結合する線形コンデンサを形
    成することを含む工程とを含む方法。
  10. 【請求項１０】 前記スイッチに電気的に接続された消
    去入力部を形成する工程をさらに含む請求項９に記載の
    方法。
  11. 【請求項１１】 前記制御入力部および前記スイッチと
    直列に接続され、前記線形コンデンサと並列に接続され
    た非線形コンデンサを形成する工程をさらに含む請求項
    ９に記載の方法。
  12. 【請求項１２】 前記非線形コンデンサを形成する工程
    は、前記線形コンデンサの一部を形成することを含む請
    求項１１に記載の方法。
  13. 【請求項１３】 線形コンデンサを形成する工程は、前
    記スイッチの容量よりも実質的に大きい重複容量を有す
    る線形コンデンサを形成することを含む請求項９に記載
    の方法。
  14. 【請求項１４】 前記線形コンデンサを形成する工程
    は、第１の電極と、ソースおよびドレイン領域と、前記
    ソースおよびドレイン領域上に配置されたゲート誘電体
    と、前記ソースおよびドレイン領域ならびに前記第１の
    電極の上に重なる前記ゲート誘電体上に配置されたヘビ
    状の第２の電極とを形成することを含む請求項１３に記
    載の方法。
  15. 【請求項１５】 第２の電極を形成する工程は、前記メ
    モリセルのための浮遊ゲートを形成することを含む請求
    項１４に記載の方法。
  16. 【請求項１６】 約１０ＮＭの厚さを有するゲート酸化
    物を形成することをさらに含む請求項９に記載の方法。
  17. 【請求項１７】 プログラム可能な読出し専用メモリ
    （ＰＲＯＭ）を有する集積回路であって、 トランジスタと、 少なくとも１つが、制御入力部をスイッチに電気的に結
    合する線形コンデンサを有する電圧転送構造を有するメ
    モリセルと、 前記トランジスタおよび前記メモリセルを接続し、動作
    集積回路を形成する相互接続部とを備えた集積回路。
  18. 【請求項１８】 前記スイッチに接続された消去入力部
    をさらに備えた請求項１７に記載の集積回路。
  19. 【請求項１９】 前記電圧転送構造は、前記制御入力部
    および前記スイッチと直列に接続され、前記線形コンデ
    ンサと並列に接続された非線形コンデンサをさらに備え
    た請求項１７に記載の集積回路。
  20. 【請求項２０】 前記非線形コンデンサは、前記線形コ
    ンデンサの一部を形成する請求項２９に記載の集積回
    路。
  21. 【請求項２１】 前記線形コンデンサは、前記スイッチ
    の容量よりも実質的に大きい重複容量を有する請求項１
    ７に記載の集積回路。
  22. 【請求項２２】 前記線形コンデンサは、第１の電極を
    有し、前記線形コンデンサは、ソースおよびドレイン領
    域と、前記ソースおよびドレイン領域上に配置されたゲ
    ート誘電体と、前記ソースおよびドレイン領域ならびに
    前記第１の電極の上に重なる前記ゲート誘電体上に配置
    されたヘビ状の第２の電極とを有する請求項２１に記載
    の集積回路。
  23. 【請求項２３】 前記第２の電極は、前記メモリセルの
    ための浮遊ゲートを形成する請求項２２に記載の集積回
    路。
  24. 【請求項２４】 約１０ＮＭの厚さを有するゲート酸化
    物をさらに備えた請求項１７に記載の集積回路。
  25. 【請求項２５】 プログラム可能な読出し専用メモリ
    （ＰＲＯＭ）を有する集積回路を製造する方法であっ
    て、 トランジスタを形成する工程と、 少なくとも１つが電圧転送構造を形成することを含むメ
    モリセルを形成する工程であって、制御入力部をスイッ
    チに電気的に結合する線形コンデンサを形成することを
    含む工程と、 前記トランジスタおよび前記メモリセルを電気的に接続
    し、動作集積回路を形成する相互接続部を形成する工程
    とを含む方法。
  26. 【請求項２６】 前記スイッチに電気的に接続された消
    去入力部を形成する工程をさらに含む請求項２５に記載
    の方法。
  27. 【請求項２７】 前記制御入力部および前記スイッチに
    直列に接続され、前記線形コンデンサに並列に接続され
    た非線形コンデンサを形成することをさらに含む請求項
    ２５に記載の方法。
  28. 【請求項２８】 前記非線形コンデンサを形成する工程
    は、前記線形コンデンサの一部を形成することを含む請
    求項２７に記載の方法。
  29. 【請求項２９】 線形コンデンサを形成する工程は、前
    記スイッチの容量よりも実質的に大きい重複容量を有す
    る線形コンデンサを形成することを含む請求項２５に記
    載の方法。
  30. 【請求項３０】 前記線形コンデンサを形成する工程
    は、第１の電極と、ソースおよびドレイン領域と、前記
    ソースおよびドレイン領域上に配置されたゲート誘電体
    と、前記ソースおよびドレイン領域ならびに前記第１の
    電極の上に重なる前記ゲート誘電体上に配置されたヘビ
    状の第２の電極とを形成することを含む請求項２９に記
    載の方法。
  31. 【請求項３１】 第２の電極を形成する工程は、前記メ
    モリセルのための浮遊ゲートを形成することを含む請求
    項３０に記載の方法。
  32. 【請求項３２】 約１０ＮＭの厚さを有するゲート酸化
    物を形成することをさらに含む請求項２５に記載の方
    法。
  33. 【請求項３３】 プログラム可能な読出し専用メモリ
    （ＥＰＲＯＭ）セルであって、 制御入力部と、 金属酸化物半導体（ＭＯＳ）トランジスタスイッチデバ
    イスと、 前記ＭＯＳスイッチデバイスのゲートとして作用する浮
    遊ゲートと、 前記制御入力部に接続された電圧転送構造とを備え、 前記電圧転送構造は、浮遊ゲートの容量よりも実質的に
    大きいソース／ドレインからゲートへの重複容量を有す
    る金属酸化物半導体コンデンサを前記スイッチトランジ
    スタ内に有し、前記浮遊ゲートは、前記電圧転送構造Ｍ
    ＯＳコンデンサのゲートとして機能するメモリセル。
  34. 【請求項３４】 消去入力部および該消去入力部に接続
    された消去デバイスをさらに備え、該消去デバイスは、
    前記浮遊ゲートに電荷を注入するためのＭＯＳデバイス
    であり、前記浮遊ゲートは、前記ＭＯＳ消去デバイスの
    ゲートである請求項３３に記載のメモリセル。
  35. 【請求項３５】 前記ソース／ドレインからゲートへの
    重複容量は、前記スイッチトランジスタ内の浮遊ゲート
    からソース／ドレインエリアへの容量と、浮遊ゲートか
    ら基板への容量との合計の少なくとも５倍程度である請
    求項３３に記載のメモリセル。
  36. 【請求項３６】 一部が、ヘビ状の物理的レイアウトパ
    ターンである請求項３３に記載のメモリセル。
  37. 【請求項３７】 前記一部は、櫛状の物理的レイアウト
    パターンである請求項３６に記載のメモリセル。
  38. 【請求項３８】 前記メモリセルは消去可能なＰＲＯＭ
    （ＥＰＲＯＭ）である請求項３３に記載のメモリセル。
  39. 【請求項３９】 前記メモリセルは、電気的に消去可能
    なＰＲＯＭ（ＥＥＰＲＯＭ）である請求項３３に記載の
    メモリセル。
  40. 【請求項４０】 前記メモリセルは、電気的に消去可能
    なフラッシュＰＲＯＭ（フラッシュＥＰＲＯＭ）である
    請求項３３に記載のメモリセル。
  41. 【請求項４１】 プログラム可能な読出し専用メモリ
    （ＥＰＲＯＭ）セルであって、 制御入力部と、 金属酸化物半導体（ＭＯＳ）トランジスタスイッチデバ
    イスと、 前記ＭＯＳスイッチデバイスのゲートとして作用する浮
    遊ゲートと、 前記制御入力部に接続された電圧転送構造とを備え、 前記電圧転送構造は、１つの端子が前記制御入力部に接
    続され、他の端子が前記浮遊ゲートに接続され、前記浮
    遊ゲートの容量よりも実質的に大きい容量を有する線形
    コンデンサを有するメモリセル。
  42. 【請求項４２】 前記線形コンデンサは、前記浮遊ゲー
    トの一部を形成する第１の電極と、前記浮遊ゲートから
    誘電絶縁体によって分離された金属プレートを有する第
    ２の電極を有し、該第２の電極は前記制御入力部に接続
    される請求項４１に記載のメモリセル。
  43. 【請求項４３】 前記線形コンデンサは、前記浮遊ゲー
    トの一部を形成する第１の電極と、前記浮遊ゲートから
    誘電絶縁体によって分離されたウェル構造である第２の
    電極を有し、該第２の電極は前記制御入力部に接続され
    る請求項４１に記載のメモリセル。
  44. 【請求項４４】 消去入力部および該消去入力部に接続
    された消去デバイスをさらに備え、該消去デバイスは、
    前記浮遊ゲートに電荷を注入するためのＭＯＳデバイス
    であり、前記浮遊ゲートは、前記ＭＯＳ消去デバイスの
    ゲートである請求項４１に記載のメモリセル。
  45. 【請求項４５】 前記線形コンデンサは、前記スイッチ
    トランジスタ内の浮遊ゲートからソース／ドレインエリ
    アへの容量と、浮遊ゲートから基板への容量との合計の
    少なくとも５倍程度の容量を有する請求項４１に記載の
    メモリセル。
  46. 【請求項４６】 前記メモリセルは、消去可能なＰＲＯ
    Ｍ（ＥＰＲＯＭ）である請求項４１に記載のメモリセ
    ル。
  47. 【請求項４７】 前記メモリセルは、電気的に消去可能
    なＰＲＯＭ（ＥＥＰＲＯＭ）である請求項４１に記載の
    メモリセル。
  48. 【請求項４８】 前記メモリセルは、電気的に消去可能
    なフラッシュＰＲＯＭ（フラッシュＥＰＲＯＭ）である
    請求項４１に記載のメモリセル。
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