JPH11224939A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH11224939A JPH11224939A JP10025861A JP2586198A JPH11224939A JP H11224939 A JPH11224939 A JP H11224939A JP 10025861 A JP10025861 A JP 10025861A JP 2586198 A JP2586198 A JP 2586198A JP H11224939 A JPH11224939 A JP H11224939A
- Authority
- JP
- Japan
- Prior art keywords
- type layer
- poly
- layer
- diode element
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 167
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 19
- 230000004888 barrier function Effects 0.000 claims abstract description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 16
- 239000010937 tungsten Substances 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 194
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 66
- 229920005591 polysilicon Polymers 0.000 claims description 66
- 239000000758 substrate Substances 0.000 claims description 66
- 239000000463 material Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 41
- 230000015654 memory Effects 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 30
- 150000002500 ions Chemical class 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 24
- 230000002093 peripheral effect Effects 0.000 claims description 21
- 230000001681 protective effect Effects 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 9
- 238000011109 contamination Methods 0.000 abstract description 7
- 238000002513 implantation Methods 0.000 description 21
- 230000000694 effects Effects 0.000 description 16
- 230000008569 process Effects 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052810 boron oxide Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- MOWNZPNSYMGTMD-UHFFFAOYSA-N oxidoboron Chemical class O=[B] MOWNZPNSYMGTMD-UHFFFAOYSA-N 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 サージまたは汚染に強いポリダイオード素子
を含む半導体装置を提供することを主要な目的とする。 【解決手段】 ポリダイオード素子２のＰ型層３５に抵
抗素子（バリアメタル膜３２＋タングステンプラグ３
３）を介在させて、アルミ配線３４が接続されている。
ポリダイオード素子２のＮ型層３７に、抵抗素子（バリ
アメタル膜３２＋タングステンプラグ３３）を介在させ
て、アルミ配線３４が接続されている。
を含む半導体装置を提供することを主要な目的とする。 【解決手段】 ポリダイオード素子２のＰ型層３５に抵
抗素子（バリアメタル膜３２＋タングステンプラグ３
３）を介在させて、アルミ配線３４が接続されている。
ポリダイオード素子２のＮ型層３７に、抵抗素子（バリ
アメタル膜３２＋タングステンプラグ３３）を介在させ
て、アルミ配線３４が接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、サージまたは
汚染に強くなるように改良されたポリダイオード素子を
有する半導体装置に関する。
置に関するものであり、より特定的には、サージまたは
汚染に強くなるように改良されたポリダイオード素子を
有する半導体装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置においては、メ
モリセルの書込／消去動作に高電圧（一般に１０Ｖから
２０Ｖ）を必要とするため、従来は、外部電源を２電源
（Ｖpp／Ｖｃｃ、Ｖppとして高圧１２Ｖ程度）必要とし
ていた。最近、他のデバイスとの共通化のため、Ｖｃｃ
単一電源化が行なわれつつある。その場合は、チップ内
にＶｃｃ電源電圧からＶｐｐ電圧に昇圧する回路が内蔵
される。
モリセルの書込／消去動作に高電圧（一般に１０Ｖから
２０Ｖ）を必要とするため、従来は、外部電源を２電源
（Ｖpp／Ｖｃｃ、Ｖppとして高圧１２Ｖ程度）必要とし
ていた。最近、他のデバイスとの共通化のため、Ｖｃｃ
単一電源化が行なわれつつある。その場合は、チップ内
にＶｃｃ電源電圧からＶｐｐ電圧に昇圧する回路が内蔵
される。
【０００３】チャージポンプ型昇圧回路は、ＬＳＩにお
いて昇圧回路として用いられる一般的な回路であるが、
以下に述べる問題点がある。すなわち、テキストブック
「ＣＭＯＳ超ＬＳＩの設計」（培風館，第１９２頁〜１
９３頁）に、チャージポンプ回路の一例とその原理、お
よびその問題点が記述されている。それによれば、チャ
ージポンプ型昇圧回路は、ＭＯＳダイオードと容量を一
単位としたユニットを直列に繋ぎ、２つのタイミングの
異なるクロックにより、昇圧動作を行なう。しかし、整
流素子がＭＯＳダイオードである。ＭＯＳダイオードの
Ｖｔｈは、基板バイアス効果により、段数が多くなると
段々大きくなるので、段数とともに、昇圧効率が悪化す
るという問題点があった。
いて昇圧回路として用いられる一般的な回路であるが、
以下に述べる問題点がある。すなわち、テキストブック
「ＣＭＯＳ超ＬＳＩの設計」（培風館，第１９２頁〜１
９３頁）に、チャージポンプ回路の一例とその原理、お
よびその問題点が記述されている。それによれば、チャ
ージポンプ型昇圧回路は、ＭＯＳダイオードと容量を一
単位としたユニットを直列に繋ぎ、２つのタイミングの
異なるクロックにより、昇圧動作を行なう。しかし、整
流素子がＭＯＳダイオードである。ＭＯＳダイオードの
Ｖｔｈは、基板バイアス効果により、段数が多くなると
段々大きくなるので、段数とともに、昇圧効率が悪化す
るという問題点があった。
【０００４】論文IEEE International Solid-State Cir
cuito Conference（1995）TA7.2 に開示されているチャ
ージポンプ型昇圧回路は、ＭＯＳダイオードではなく、
基板のトリプルウェル構造を用いて、基板にＰＮ接合型
ダイオードを形成している。これは、基板バイアス効果
による効率悪化を受けない。しかし、トリプルウェル構
造を形成しなければならず、プロセスが複雑でコストが
かかるという問題点がある。また、基板上に形成するた
め、Ｎウェル−基板間の容量が寄生容量として働き、効
率を劣化させるという欠点があった。
cuito Conference（1995）TA7.2 に開示されているチャ
ージポンプ型昇圧回路は、ＭＯＳダイオードではなく、
基板のトリプルウェル構造を用いて、基板にＰＮ接合型
ダイオードを形成している。これは、基板バイアス効果
による効率悪化を受けない。しかし、トリプルウェル構
造を形成しなければならず、プロセスが複雑でコストが
かかるという問題点がある。また、基板上に形成するた
め、Ｎウェル−基板間の容量が寄生容量として働き、効
率を劣化させるという欠点があった。
【０００５】一方、論文“Lateral polysilicon p-n di
odes”（J. Electronchem Soc., 第１２５巻、第１６４
８頁、１９７８年、１０月発行）は、図３８に示すよう
な、ポリシリコンを用いたＰＮ接合型ダイオード（以
下、ポリダイオード素子と略する）を使用したチャージ
ポンプ型昇圧回路を備えたＥＥＰＲＯＭを開示する。こ
のＥＥＰＲＯＭは、また、論文（IEEE J. Solid-State
Circuits, vol. SC-16,第１９５頁，１９８１年、６
月）や論文（IEEE Trans. Electron Devices, vol.ED-2
7, 第１２１１頁、１９８０年、７月）に発表されてい
る。
odes”（J. Electronchem Soc., 第１２５巻、第１６４
８頁、１９７８年、１０月発行）は、図３８に示すよう
な、ポリシリコンを用いたＰＮ接合型ダイオード（以
下、ポリダイオード素子と略する）を使用したチャージ
ポンプ型昇圧回路を備えたＥＥＰＲＯＭを開示する。こ
のＥＥＰＲＯＭは、また、論文（IEEE J. Solid-State
Circuits, vol. SC-16,第１９５頁，１９８１年、６
月）や論文（IEEE Trans. Electron Devices, vol.ED-2
7, 第１２１１頁、１９８０年、７月）に発表されてい
る。
【０００６】図３８を参照して、ＳｉＯ2 膜１の上にポ
リダイオード素子２が形成されている。ポリダイオード
素子２を覆うようにＳｉＯ2 膜１の上に層間絶縁膜３が
形成されている。層間絶縁膜３中に設けられたコンタク
トホールを通って、ポリダイオード素子のＰ型層にアル
ミ配線４が接続され、Ｎ型層にアルミ配線４が接合され
ている。
リダイオード素子２が形成されている。ポリダイオード
素子２を覆うようにＳｉＯ2 膜１の上に層間絶縁膜３が
形成されている。層間絶縁膜３中に設けられたコンタク
トホールを通って、ポリダイオード素子のＰ型層にアル
ミ配線４が接続され、Ｎ型層にアルミ配線４が接合され
ている。
【０００７】
【発明が解決しようとする課題】図３８に示すようなポ
リダイオード素子を用いた場合、ＭＯＳダイオードを用
いた場合や基板に形成されるＰＮダイオードを用いた場
合に発生する問題、すなわち、基板バイアス効果や、寄
生容量の問題はない。しかし、アルミ配線４が、ポリダ
イオード素子２と直接電気的接触しているため、よく知
られているように、アルミ配線４とポリダイオード素子
２の界面で反応が起こり、それによって、接触抵抗がば
らつき、ひいては、ポリダイオード素子２の特性がばら
つく、という欠点があった。また、従来のポリダイオー
ド素子の他の欠点としては、サージ等の電気的ノイズに
弱いという問題点があった。さらには、図３８に示す従
来のポリダイオード素子は、汚染に弱いという欠点があ
った。
リダイオード素子を用いた場合、ＭＯＳダイオードを用
いた場合や基板に形成されるＰＮダイオードを用いた場
合に発生する問題、すなわち、基板バイアス効果や、寄
生容量の問題はない。しかし、アルミ配線４が、ポリダ
イオード素子２と直接電気的接触しているため、よく知
られているように、アルミ配線４とポリダイオード素子
２の界面で反応が起こり、それによって、接触抵抗がば
らつき、ひいては、ポリダイオード素子２の特性がばら
つく、という欠点があった。また、従来のポリダイオー
ド素子の他の欠点としては、サージ等の電気的ノイズに
弱いという問題点があった。さらには、図３８に示す従
来のポリダイオード素子は、汚染に弱いという欠点があ
った。
【０００８】この発明は、上記のような問題点を解決す
るようになされたもので、高性能なポリダイオード素子
（ＰＮ接合素子）を有する半導体装置を提供することに
ある。
るようになされたもので、高性能なポリダイオード素子
（ＰＮ接合素子）を有する半導体装置を提供することに
ある。
【０００９】この発明の他の目的は、そのようなポリダ
イオード素子を用いることにより、高性能なチャージポ
ンプ型昇圧回路を提供することにある。
イオード素子を用いることにより、高性能なチャージポ
ンプ型昇圧回路を提供することにある。
【００１０】この発明のさらに他の目的は、そのような
昇圧回路を用いた、高性能な不揮発性半導体記憶装置を
提供することにある。
昇圧回路を用いた、高性能な不揮発性半導体記憶装置を
提供することにある。
【００１１】この発明のさらに他の目的は、そのような
ポリダイオード素子を有する半導体装置を、新しい工程
を追加することなく、かつ余分なコストをかけることな
く、製造する方法を提供することにある。
ポリダイオード素子を有する半導体装置を、新しい工程
を追加することなく、かつ余分なコストをかけることな
く、製造する方法を提供することにある。
【００１２】
【課題を解決するための手段】請求項１に係る半導体装
置は、主表面を有する半導体基板を備える。上記半導体
基板の主表面に、素子分離酸化膜が設けられている。上
記素子分離酸化膜の上に、Ｐ型層とＮ型層とを有するポ
リダイオード素子が設けられている。上記ポリダイオー
ド素子を覆うように上記半導体基板の表面に層間絶縁膜
が設けられている。上記層間絶縁膜中に、上記Ｐ型層を
露出させる第１のコンタクトホールと、上記Ｎ型層を露
出させる第２のコンタクトホールが設けられている。上
記第１のコンタクトホール内に、上記Ｐ型層に接続され
た第１の抵抗素子が設けられている。上記第２のコンタ
クトホール内に、上記Ｎ型層に接続された第２の抵抗素
子が設けられている。上記第１の抵抗素子を介在させ
て、上記Ｐ型層に第１の配線層が接続されている。上記
第２の抵抗素子を介在させて、上記Ｎ型層に、第２の配
線層が接続されている。
置は、主表面を有する半導体基板を備える。上記半導体
基板の主表面に、素子分離酸化膜が設けられている。上
記素子分離酸化膜の上に、Ｐ型層とＮ型層とを有するポ
リダイオード素子が設けられている。上記ポリダイオー
ド素子を覆うように上記半導体基板の表面に層間絶縁膜
が設けられている。上記層間絶縁膜中に、上記Ｐ型層を
露出させる第１のコンタクトホールと、上記Ｎ型層を露
出させる第２のコンタクトホールが設けられている。上
記第１のコンタクトホール内に、上記Ｐ型層に接続され
た第１の抵抗素子が設けられている。上記第２のコンタ
クトホール内に、上記Ｎ型層に接続された第２の抵抗素
子が設けられている。上記第１の抵抗素子を介在させ
て、上記Ｐ型層に第１の配線層が接続されている。上記
第２の抵抗素子を介在させて、上記Ｎ型層に、第２の配
線層が接続されている。
【００１３】この発明によれば、Ｎ型層に第１の抵抗素
子を介在させて第１の配線層が接続され、第２の抵抗素
子を介在させてＮ型層に第２の配線層が接続されている
ので、サージ等の電気的ノイズに強い半導体装置が得ら
れる。
子を介在させて第１の配線層が接続され、第２の抵抗素
子を介在させてＮ型層に第２の配線層が接続されている
ので、サージ等の電気的ノイズに強い半導体装置が得ら
れる。
【００１４】請求項２に係る半導体装置によれば、上記
半導体基板の上に形成された、ポリシリコンのフローテ
ィングゲートを有する不揮発性半導体記憶素子をさらに
含み、上記ポリダイオード素子は、上記フローティング
ゲートと同じ材料で形成されている。
半導体基板の上に形成された、ポリシリコンのフローテ
ィングゲートを有する不揮発性半導体記憶素子をさらに
含み、上記ポリダイオード素子は、上記フローティング
ゲートと同じ材料で形成されている。
【００１５】この発明によれば、ポリダイオード素子
が、フローティングゲートと同じ材料で形成されている
ので、フローティングゲートと同時に作ることができ、
ひいては、何ら新しい工程を追加することなく、製造で
きる。
が、フローティングゲートと同じ材料で形成されている
ので、フローティングゲートと同時に作ることができ、
ひいては、何ら新しい工程を追加することなく、製造で
きる。
【００１６】請求項３に係る半導体装置によれば、上記
第１および第２の抵抗素子は、バリアメタルおよび／ま
たはタングステンプラグで形成される。したがって、第
１および第２の抵抗素子を、汎用の材料で形成できる。
第１および第２の抵抗素子は、バリアメタルおよび／ま
たはタングステンプラグで形成される。したがって、第
１および第２の抵抗素子を、汎用の材料で形成できる。
【００１７】請求項４に係る半導体装置によれば、上記
Ｎ型層は、上記Ｐ型層に接続されたＮ+ 型層と、該Ｎ+
型層に接続されたＮ++型層とからなる。
Ｎ型層は、上記Ｐ型層に接続されたＮ+ 型層と、該Ｎ+
型層に接続されたＮ++型層とからなる。
【００１８】この発明によれば、ＰＮダイオードの順方
向の特性が向上する。請求項５に係る半導体装置によれ
ば、上記ポリダイオード素子が、チャージポンプ型昇圧
回路の一部として組込まれている。
向の特性が向上する。請求項５に係る半導体装置によれ
ば、上記ポリダイオード素子が、チャージポンプ型昇圧
回路の一部として組込まれている。
【００１９】この発明によれば、上記特徴を有するポリ
ダイオード素子が、チャージポンプ型昇圧回路の一部と
して組込まれているので、サージ等の電気的ノイズに強
い、チャージポンプ型昇圧回路が得られる。
ダイオード素子が、チャージポンプ型昇圧回路の一部と
して組込まれているので、サージ等の電気的ノイズに強
い、チャージポンプ型昇圧回路が得られる。
【００２０】請求項６に係る半導体装置は、不揮発性半
導体記憶装置に関する。当該半導体装置は、半導体基板
を備える。上記半導体基板の上に、フローティングゲー
トとコントロールゲート該フローティングゲートと該コ
ントロールゲートとの間設けられたインターポリ絶縁膜
（interpoly dielectric film ）を有する不揮発性半導
体記憶素子が形成されている。上記半導体基板の表面
に、素子分離酸化膜が形成されている。上記素子分離酸
化膜の上に、上記フローティングゲートと同じ材質の、
Ｐ型層とＮ型層とを有するポリダイオード素子が設けら
れている。上記ポリダイオード素子を覆うように上記半
導体基板の上に層間絶縁膜が設けられている。上記層間
絶縁膜中に、上記Ｐ型層を露出させる第１のコンタクト
ホールと上記Ｎ型層を露出させる第２のコンタクトホー
ルが設けられている。上記第１のコンタクトホール内
に、上記Ｐ型層に接続された第１の抵抗素子が設けられ
ている。上記第２のコンタクトホール内に、上記Ｎ型層
に接続された第２の抵抗素子が設けられている。上記第
１の抵抗素子を介在させて、上記Ｐ型層に第１の配線層
が接続されている。上記第２の抵抗素子を介在させて、
上記Ｎ型層に第２の配線層が接続されている。
導体記憶装置に関する。当該半導体装置は、半導体基板
を備える。上記半導体基板の上に、フローティングゲー
トとコントロールゲート該フローティングゲートと該コ
ントロールゲートとの間設けられたインターポリ絶縁膜
（interpoly dielectric film ）を有する不揮発性半導
体記憶素子が形成されている。上記半導体基板の表面
に、素子分離酸化膜が形成されている。上記素子分離酸
化膜の上に、上記フローティングゲートと同じ材質の、
Ｐ型層とＮ型層とを有するポリダイオード素子が設けら
れている。上記ポリダイオード素子を覆うように上記半
導体基板の上に層間絶縁膜が設けられている。上記層間
絶縁膜中に、上記Ｐ型層を露出させる第１のコンタクト
ホールと上記Ｎ型層を露出させる第２のコンタクトホー
ルが設けられている。上記第１のコンタクトホール内
に、上記Ｐ型層に接続された第１の抵抗素子が設けられ
ている。上記第２のコンタクトホール内に、上記Ｎ型層
に接続された第２の抵抗素子が設けられている。上記第
１の抵抗素子を介在させて、上記Ｐ型層に第１の配線層
が接続されている。上記第２の抵抗素子を介在させて、
上記Ｎ型層に第２の配線層が接続されている。
【００２１】この発明によれば、第１の配線層が第１の
抵抗素子を介在させてＰ型層に接続され、第２の配線層
が第２の抵抗素子を介在させてＮ型層に接続されている
ので、サージ等の電気的ノイズに強い不揮発性半導体記
憶装置が得られる。
抵抗素子を介在させてＰ型層に接続され、第２の配線層
が第２の抵抗素子を介在させてＮ型層に接続されている
ので、サージ等の電気的ノイズに強い不揮発性半導体記
憶装置が得られる。
【００２２】請求項７に係る半導体装置は、チャージポ
ンプ型昇圧回路を備えた不揮発性半導体記憶装置に係
る。当該半導体装置は、半導体基板を備える。上記半導
体基板の上に、フローティングゲートを有する不揮発性
半導体記憶素子と、チャージポンプ型昇圧回路が形成さ
れている。上記チャージポンプ型昇圧回路は、上記半導
体基板の表面に形成された素子分離酸化膜と、該素子分
離酸化膜の上に設けられた、上記フローティングゲート
と同じ材質の、Ｐ型層とＮ型層とを有するポリダイオー
ド素子と、を備える。上記ポリダイオード素子を覆うよ
うに上記半導体基板の上に層間絶縁膜が設けられてい
る。上記層間絶縁膜中に、上記Ｐ型層を露出させる第１
のコンタクトホールと上記Ｎ型層を露出させる第２のコ
ンタクトホールが設けられている。上記第１のコンタク
トホール内に、上記Ｐ型層に接続された第１の抵抗素子
が設けられている。上記第２のコンタクトホール内に、
上記Ｎ型層に接続された第２の抵抗素子が設けられてい
る。上記第１の抵抗素子を介在させて、上記Ｐ型層に第
１の配線層が接続されている。上記第２の抵抗素子を介
在させて、上記Ｎ型層に第２の配線層が接続されてい
る。
ンプ型昇圧回路を備えた不揮発性半導体記憶装置に係
る。当該半導体装置は、半導体基板を備える。上記半導
体基板の上に、フローティングゲートを有する不揮発性
半導体記憶素子と、チャージポンプ型昇圧回路が形成さ
れている。上記チャージポンプ型昇圧回路は、上記半導
体基板の表面に形成された素子分離酸化膜と、該素子分
離酸化膜の上に設けられた、上記フローティングゲート
と同じ材質の、Ｐ型層とＮ型層とを有するポリダイオー
ド素子と、を備える。上記ポリダイオード素子を覆うよ
うに上記半導体基板の上に層間絶縁膜が設けられてい
る。上記層間絶縁膜中に、上記Ｐ型層を露出させる第１
のコンタクトホールと上記Ｎ型層を露出させる第２のコ
ンタクトホールが設けられている。上記第１のコンタク
トホール内に、上記Ｐ型層に接続された第１の抵抗素子
が設けられている。上記第２のコンタクトホール内に、
上記Ｎ型層に接続された第２の抵抗素子が設けられてい
る。上記第１の抵抗素子を介在させて、上記Ｐ型層に第
１の配線層が接続されている。上記第２の抵抗素子を介
在させて、上記Ｎ型層に第２の配線層が接続されてい
る。
【００２３】この発明によれば、第１の配線層が第１の
抵抗素子を介在させてＰ型層に接続され、第２の配線層
が第２の抵抗素子を介在させてＮ型層に接続されている
ので、サージ等の電気的ノイズに強いチャージポンプ型
昇圧回路を備える不揮発性半導体記憶装置が得られる。
抵抗素子を介在させてＰ型層に接続され、第２の配線層
が第２の抵抗素子を介在させてＮ型層に接続されている
ので、サージ等の電気的ノイズに強いチャージポンプ型
昇圧回路を備える不揮発性半導体記憶装置が得られる。
【００２４】請求項８に係る半導体装置は、上記ポリダ
イオード素子の少なくとも上部を覆う保護膜をさらに備
える。
イオード素子の少なくとも上部を覆う保護膜をさらに備
える。
【００２５】この発明によれば、ポリダイオード素子の
少なくとも上部を保護膜が覆っているので、汚染に強く
なる。
少なくとも上部を保護膜が覆っているので、汚染に強く
なる。
【００２６】請求項９に係る半導体装置は、上記ポリダ
イオード素子の少なくとも上部を覆う保護膜をさらに備
え、上記保護膜は、上記インターポリ絶縁膜と同じ材質
で形成されている。
イオード素子の少なくとも上部を覆う保護膜をさらに備
え、上記保護膜は、上記インターポリ絶縁膜と同じ材質
で形成されている。
【００２７】この発明によれば、保護膜がインターポリ
絶縁膜と同じ材質で形成されているので、新しい工程を
追加することなしに、汚染に強い半導体装置が得られ
る。
絶縁膜と同じ材質で形成されているので、新しい工程を
追加することなしに、汚染に強い半導体装置が得られ
る。
【００２８】請求項１０に係る半導体装置においては、
上記ポリダイオード素子は、ノンドープポリシリコンで
形成される。
上記ポリダイオード素子は、ノンドープポリシリコンで
形成される。
【００２９】この発明によれば、ノンドープポリシリコ
ンを用いるので、種々の導電型に加工することができ
る。
ンを用いるので、種々の導電型に加工することができ
る。
【００３０】請求項１１に係る半導体装置は、不揮発性
半導体記憶装置に関する。当該半導体装置は、半導体基
板と、上記半導体基板の上に形成された不揮発性半導体
記憶素子とポリダイオード素子とを備える。上記不揮発
性半導体記憶素子は、（Ａ）上記半導体基板の上に形成
されたＮ型ポリシリコンのフローティングゲートと、
（Ｂ）上記フローティングゲートの上に設けられた、酸
化膜と窒化膜の多層膜からなるインターポリ絶縁膜と、
（Ｃ）上記インターポリ絶縁膜の上に設けられた、その
下層がＮ型ポリシリコンであり、その上層がメタルシリ
サイドであるコントロールゲートと、を含む。上記ポリ
ダイオード素子は、上記半導体基板の主表面に設けられ
た素子分離酸化膜を備える。上記素子分離酸化膜の上
に、Ｐ型層とＮ型層を有するＰＮ接合用ポリシリコン層
が設けられる。上記ＰＮ接合用ポリシリコン層を覆うよ
うに上記半導体基板の上に層間絶縁膜が設けられる。上
記層間絶縁膜中に、上記Ｐ型層を露出させる第１のコン
タクトホールと、上記Ｎ型層を露出させる第２のコンタ
クトホールが設けられる。上記第１のコンタクトホール
内に、上記Ｐ型層に接続された、バリアメタルおよび／
またはタングステンプラグからなる第１の抵抗素子が設
けられる。上記第２のコンタクトホール内に、上記Ｎ型
層に接続された、バリアメタルおよび／またはタングス
テンプラグからなる第２の抵抗素子が設けられる。上記
第１の抵抗素子を介在させて、上記Ｐ型層に第１の配線
層が接続されている。上記第２の抵抗素子を介在させ
て、上記Ｎ型層に第２の配線層が接続されている。
半導体記憶装置に関する。当該半導体装置は、半導体基
板と、上記半導体基板の上に形成された不揮発性半導体
記憶素子とポリダイオード素子とを備える。上記不揮発
性半導体記憶素子は、（Ａ）上記半導体基板の上に形成
されたＮ型ポリシリコンのフローティングゲートと、
（Ｂ）上記フローティングゲートの上に設けられた、酸
化膜と窒化膜の多層膜からなるインターポリ絶縁膜と、
（Ｃ）上記インターポリ絶縁膜の上に設けられた、その
下層がＮ型ポリシリコンであり、その上層がメタルシリ
サイドであるコントロールゲートと、を含む。上記ポリ
ダイオード素子は、上記半導体基板の主表面に設けられ
た素子分離酸化膜を備える。上記素子分離酸化膜の上
に、Ｐ型層とＮ型層を有するＰＮ接合用ポリシリコン層
が設けられる。上記ＰＮ接合用ポリシリコン層を覆うよ
うに上記半導体基板の上に層間絶縁膜が設けられる。上
記層間絶縁膜中に、上記Ｐ型層を露出させる第１のコン
タクトホールと、上記Ｎ型層を露出させる第２のコンタ
クトホールが設けられる。上記第１のコンタクトホール
内に、上記Ｐ型層に接続された、バリアメタルおよび／
またはタングステンプラグからなる第１の抵抗素子が設
けられる。上記第２のコンタクトホール内に、上記Ｎ型
層に接続された、バリアメタルおよび／またはタングス
テンプラグからなる第２の抵抗素子が設けられる。上記
第１の抵抗素子を介在させて、上記Ｐ型層に第１の配線
層が接続されている。上記第２の抵抗素子を介在させ
て、上記Ｎ型層に第２の配線層が接続されている。
【００３１】この発明によれば、第１の抵抗素子を介在
させて、第１の配線層がＰ型層に接続され、第２の抵抗
素子を介在させて、第２の配線層がＮ型層に接続されて
いるので、サージ等の電気的ノイズに強い不揮発性半導
体記憶装置が得られる。
させて、第１の配線層がＰ型層に接続され、第２の抵抗
素子を介在させて、第２の配線層がＮ型層に接続されて
いるので、サージ等の電気的ノイズに強い不揮発性半導
体記憶装置が得られる。
【００３２】請求項１２に係る半導体装置の製造方法
は、周辺回路用ＰＭＯＳトランジスタとポリダイオード
素子を有する半導体装置の製造方法に係る。まず、半導
体基板の表面に素子分離酸化膜を形成する。上記素子分
離酸化膜の上に、上記ポリダイオード素子の母体となる
ポリシリコン層を形成する。上記ＰＭＯＳトランジスタ
のソース・ドレイン領域を形成するためのＰ+ イオン注
入と同時に、該Ｐ+ イオンを上記ポリシリコン層中に注
入し、それによって上記ポリダイオード素子のＰ型層を
形成する。上記ポリダイオード素子のＮ型層を形成す
る。上記半導体基板の上にＰＭＯＳトランジスタを形成
する。
は、周辺回路用ＰＭＯＳトランジスタとポリダイオード
素子を有する半導体装置の製造方法に係る。まず、半導
体基板の表面に素子分離酸化膜を形成する。上記素子分
離酸化膜の上に、上記ポリダイオード素子の母体となる
ポリシリコン層を形成する。上記ＰＭＯＳトランジスタ
のソース・ドレイン領域を形成するためのＰ+ イオン注
入と同時に、該Ｐ+ イオンを上記ポリシリコン層中に注
入し、それによって上記ポリダイオード素子のＰ型層を
形成する。上記ポリダイオード素子のＮ型層を形成す
る。上記半導体基板の上にＰＭＯＳトランジスタを形成
する。
【００３３】この発明によれば、ＰＭＯＳトランジスタ
のソース・ドレイン領域を形成するためのＰ+ イオン注
入と同時に、該Ｐ+ イオンを上記ポリシリコン層中に注
入し、それによってポリダイオード素子のＰ型層を形成
するので、新しい工程を追加することなしに、ポリダイ
オード素子を形成することができる。
のソース・ドレイン領域を形成するためのＰ+ イオン注
入と同時に、該Ｐ+ イオンを上記ポリシリコン層中に注
入し、それによってポリダイオード素子のＰ型層を形成
するので、新しい工程を追加することなしに、ポリダイ
オード素子を形成することができる。
【００３４】請求項１３に係る半導体装置の製造方法
は、周辺回路用ＮＭＯＳトランジスタとポリダイオード
素子を有する半導体装置の製造方法に係る。まず、半導
体基板の表面に素子分離酸化膜を形成する。上記素子分
離酸化膜の上に、上記ポリダイオード素子の母体となる
ポリシリコン層を形成する。上記ＮＭＯＳトランジスタ
のソース・ドレイン領域を形成するためのＮ+ イオン注
入と同時に、該Ｎ+ イオンを上記ポリシリコン層中に注
入し、それによって上記ポリダイオード素子のＮ型層を
形成する。上記ポリダイオード素子のＰ型層を形成す
る。上記半導体基板の上に、上記ＮＭＯＳトランジスタ
を形成する。
は、周辺回路用ＮＭＯＳトランジスタとポリダイオード
素子を有する半導体装置の製造方法に係る。まず、半導
体基板の表面に素子分離酸化膜を形成する。上記素子分
離酸化膜の上に、上記ポリダイオード素子の母体となる
ポリシリコン層を形成する。上記ＮＭＯＳトランジスタ
のソース・ドレイン領域を形成するためのＮ+ イオン注
入と同時に、該Ｎ+ イオンを上記ポリシリコン層中に注
入し、それによって上記ポリダイオード素子のＮ型層を
形成する。上記ポリダイオード素子のＰ型層を形成す
る。上記半導体基板の上に、上記ＮＭＯＳトランジスタ
を形成する。
【００３５】この発明によれば、ＮＭＯＳトランジスタ
のソース・ドレイン領域を形成するためのＮ+ イオン注
入と同時に、該Ｎ+ イオンを上記ポリシリコン層中に注
入し、それによって上記ポリダイオード素子のＮ型層を
形成するので、新しい工程を追加することなしに、ポリ
ダイオード素子を形成することができる。
のソース・ドレイン領域を形成するためのＮ+ イオン注
入と同時に、該Ｎ+ イオンを上記ポリシリコン層中に注
入し、それによって上記ポリダイオード素子のＮ型層を
形成するので、新しい工程を追加することなしに、ポリ
ダイオード素子を形成することができる。
【００３６】請求項１４に係る半導体装置の製造方法
は、ＮＭＯＳ型メモリセルトランジスタとポリダイオー
ド素子を有する半導体装置の製造方法に係る。まず、半
導体基板の表面に素子分離酸化膜を形成する。上記素子
分離酸化膜の上に、上記ポリダイオード素子の母体とな
るポリシリコン層を形成する。上記ＮＭＯＳ型メモリセ
ルトランジスタのソース・ドレイン領域を形成するため
のＮ+ イオン注入と同時に、該Ｎ+ イオンを上記ポリシ
リコン層中に注入し、それによって上記ポリダイオード
素子のＮ型層を形成する。上記ポリダイオード素子のＰ
型層を形成する。上記半導体基板の上に上記ＮＭＯＳ型
メモリセルトランジスタを形成する。
は、ＮＭＯＳ型メモリセルトランジスタとポリダイオー
ド素子を有する半導体装置の製造方法に係る。まず、半
導体基板の表面に素子分離酸化膜を形成する。上記素子
分離酸化膜の上に、上記ポリダイオード素子の母体とな
るポリシリコン層を形成する。上記ＮＭＯＳ型メモリセ
ルトランジスタのソース・ドレイン領域を形成するため
のＮ+ イオン注入と同時に、該Ｎ+ イオンを上記ポリシ
リコン層中に注入し、それによって上記ポリダイオード
素子のＮ型層を形成する。上記ポリダイオード素子のＰ
型層を形成する。上記半導体基板の上に上記ＮＭＯＳ型
メモリセルトランジスタを形成する。
【００３７】この発明によれば、ＮＭＯＳ型メモリセル
トランジスタのソース・ドレイン領域を形成するための
Ｎ+ イオン注入と同時に、該Ｎ+ イオンを上記ポリシリ
コン層中に注入し、それによって上記ポリダイオード素
子のＮ型層を形成するので、新しい工程の追加なしに、
ポリダイオード素子を形成することができる。
トランジスタのソース・ドレイン領域を形成するための
Ｎ+ イオン注入と同時に、該Ｎ+ イオンを上記ポリシリ
コン層中に注入し、それによって上記ポリダイオード素
子のＮ型層を形成するので、新しい工程の追加なしに、
ポリダイオード素子を形成することができる。
【００３８】
【発明の実施の形態】まず、本発明が適用される不揮発
性半導体記憶装置の１つであるＤＩＮＯＲ型フラッシュ
メモリのメモリセルの書込・消去動作を説明する。
性半導体記憶装置の１つであるＤＩＮＯＲ型フラッシュ
メモリのメモリセルの書込・消去動作を説明する。
【００３９】図１を参照して、読出時はコントロールゲ
ート５に電源電圧３．３Ｖを印加し、メモリセルがオン
するかオフ状態かを検出することにより、“１”，
“０”の判別を行なう。書込（プログラム）はコントロ
ールゲート５に−１１Ｖ、ドレイン拡散層に５Ｖ〜９Ｖ
を印加し、フローティングゲート６に蓄積された電子を
引抜くことにより行なわれる。書込を行なうとメモリセ
ルのしきい値は低くなる。消去は、コントロールゲート
５に１２Ｖ、Ｐウェルに−１１Ｖを印加し、フローティ
ングゲート６に電子を注入することにより行なう。これ
によって、しきい値は高くなる。不揮発性半導体メモリ
セルの動作には、一般に、他の揮発性半導体メモリと大
きく異なり、高電圧が必要である。
ート５に電源電圧３．３Ｖを印加し、メモリセルがオン
するかオフ状態かを検出することにより、“１”，
“０”の判別を行なう。書込（プログラム）はコントロ
ールゲート５に−１１Ｖ、ドレイン拡散層に５Ｖ〜９Ｖ
を印加し、フローティングゲート６に蓄積された電子を
引抜くことにより行なわれる。書込を行なうとメモリセ
ルのしきい値は低くなる。消去は、コントロールゲート
５に１２Ｖ、Ｐウェルに−１１Ｖを印加し、フローティ
ングゲート６に電子を注入することにより行なう。これ
によって、しきい値は高くなる。不揮発性半導体メモリ
セルの動作には、一般に、他の揮発性半導体メモリと大
きく異なり、高電圧が必要である。
【００４０】図２は、実施の形態に係る不揮発性半導体
記憶装置の断面図である。半導体基板７の上に、不揮発
性半導体記憶素子８とメモリセル用トランジスタ９と周
辺ＰＭＯＳトランジスタ１０と周辺ＮＭＯＳトランジス
タ１１とポリダイオード素子２とが設けられている（な
お、図中、不揮発性半導体記憶素子８は、ワード線方向
の断面図を表わしており、メモリセル用トランジスタ９
は、ビット線方向の断面図を表わしている。以下の図に
おいても同じである。）。不揮発性半導体記憶素子８
は、Ｎ型ポリシリコンで形成されたフローティングゲー
ト６と、フローティングゲート６を被覆するように半導
体基板７の上に設けられた、酸化膜と窒化膜の多層膜か
らなるインターポリ絶縁膜１１と、インターポリ絶縁膜
１１を介在させて、フローティングゲート６を覆うよう
に設けられた、その下層がＮ型ポリシリコンであり、そ
の上層がメタルシリサイドであるコントロールゲート５
とを含む。ポリダイオード素子２は、半導体基板７の主
表面に設けられた素子分離酸化膜１２を含む。素子分離
酸化膜１２の上に、Ｐ型層とＮ型層を有するＰＮ接合用
ポリシリコン層１３が設けられている。ＰＮ接合用ポリ
シリコン層１３を覆うように、半導体基板７の上に層間
絶縁膜１４が設けられている。層間絶縁膜１４中に、Ｐ
型層を露出させる第１のコンタクトホール１５と、Ｎ型
層を露出させる第２のコンタクトホール１６とが設けら
れている。第１のコンタクトホール１５内に、Ｐ型層に
接続された、バリアメタルおよびタングステンプラグか
らなる第１の抵抗素子１７が設けられている。第２のコ
ンタクトホール１６内に、Ｎ型層に接続された、バリア
メタルおよびタングステンプラグからなる第２の抵抗素
子１８が設けられている。第１の抵抗素子１７を介在さ
せて、Ｐ型層に配線層１９が接続されている。第２の抵
抗素子１８を介在させて、Ｎ型層に配線層１９が接続さ
れている。第１の抵抗素子１７および第２の抵抗素子１
８の存在により、サージ等の電気的ノイズに強い、ポリ
ダイオード素子となる。
記憶装置の断面図である。半導体基板７の上に、不揮発
性半導体記憶素子８とメモリセル用トランジスタ９と周
辺ＰＭＯＳトランジスタ１０と周辺ＮＭＯＳトランジス
タ１１とポリダイオード素子２とが設けられている（な
お、図中、不揮発性半導体記憶素子８は、ワード線方向
の断面図を表わしており、メモリセル用トランジスタ９
は、ビット線方向の断面図を表わしている。以下の図に
おいても同じである。）。不揮発性半導体記憶素子８
は、Ｎ型ポリシリコンで形成されたフローティングゲー
ト６と、フローティングゲート６を被覆するように半導
体基板７の上に設けられた、酸化膜と窒化膜の多層膜か
らなるインターポリ絶縁膜１１と、インターポリ絶縁膜
１１を介在させて、フローティングゲート６を覆うよう
に設けられた、その下層がＮ型ポリシリコンであり、そ
の上層がメタルシリサイドであるコントロールゲート５
とを含む。ポリダイオード素子２は、半導体基板７の主
表面に設けられた素子分離酸化膜１２を含む。素子分離
酸化膜１２の上に、Ｐ型層とＮ型層を有するＰＮ接合用
ポリシリコン層１３が設けられている。ＰＮ接合用ポリ
シリコン層１３を覆うように、半導体基板７の上に層間
絶縁膜１４が設けられている。層間絶縁膜１４中に、Ｐ
型層を露出させる第１のコンタクトホール１５と、Ｎ型
層を露出させる第２のコンタクトホール１６とが設けら
れている。第１のコンタクトホール１５内に、Ｐ型層に
接続された、バリアメタルおよびタングステンプラグか
らなる第１の抵抗素子１７が設けられている。第２のコ
ンタクトホール１６内に、Ｎ型層に接続された、バリア
メタルおよびタングステンプラグからなる第２の抵抗素
子１８が設けられている。第１の抵抗素子１７を介在さ
せて、Ｐ型層に配線層１９が接続されている。第２の抵
抗素子１８を介在させて、Ｎ型層に配線層１９が接続さ
れている。第１の抵抗素子１７および第２の抵抗素子１
８の存在により、サージ等の電気的ノイズに強い、ポリ
ダイオード素子となる。
【００４１】次に、図２に示す不揮発性半導体記憶装置
の製造方法について説明する。図３を参照して、シリコ
ン基板７の主表面に素子分離酸化膜１２とＰウェルとＮ
ウェルを形成する。
の製造方法について説明する。図３を参照して、シリコ
ン基板７の主表面に素子分離酸化膜１２とＰウェルとＮ
ウェルを形成する。
【００４２】図４を参照して、熱酸化法により、メモリ
セルのトンネル酸化膜２０を形成する。減圧ＣＶＤ法に
より、リン濃度が、およそ１×１０20ａｔｏｍｓ／ｃｍ
3 程度（５×１０19ａｔｏｍｓ／ｃｍ3 〜２×１０20ａ
ｔｏｍｓ／ｃｍ3 の範囲で使用できる）のリンドープＮ
型多結晶ポリシリコンを、厚さ約１００ｎｍほど、堆積
する（以下、これをフローティングゲート材とい
う。）。写真製版を経て、フローティングゲート材のエ
ッチングを行ない、、メモリセルアレイ内においてはフ
ローティングゲート材をビット線方向にストライプ状に
加工し、フローティングゲート６を得る。周辺回路部に
おいては、フローティングゲート材を、ポリダイオード
素子の母体部２１の形状に加工する。その他の部分のフ
ローティングゲート材は、すべて除去する。
セルのトンネル酸化膜２０を形成する。減圧ＣＶＤ法に
より、リン濃度が、およそ１×１０20ａｔｏｍｓ／ｃｍ
3 程度（５×１０19ａｔｏｍｓ／ｃｍ3 〜２×１０20ａ
ｔｏｍｓ／ｃｍ3 の範囲で使用できる）のリンドープＮ
型多結晶ポリシリコンを、厚さ約１００ｎｍほど、堆積
する（以下、これをフローティングゲート材とい
う。）。写真製版を経て、フローティングゲート材のエ
ッチングを行ない、、メモリセルアレイ内においてはフ
ローティングゲート材をビット線方向にストライプ状に
加工し、フローティングゲート６を得る。周辺回路部に
おいては、フローティングゲート材を、ポリダイオード
素子の母体部２１の形状に加工する。その他の部分のフ
ローティングゲート材は、すべて除去する。
【００４３】図５を参照して、フローティングゲート６
を被覆するように、半導体基板７の上にインターポリ絶
縁膜（酸化膜／窒化膜／酸化膜の３層構造，酸化膜換算
膜厚で１５０〜２００ｎｍ程度）２２を形成する。その
後、写真製版を経て、レジスト２３を用い、母体部２１
を除く周辺回路部のインターポリ絶縁膜を除去する。
を被覆するように、半導体基板７の上にインターポリ絶
縁膜（酸化膜／窒化膜／酸化膜の３層構造，酸化膜換算
膜厚で１５０〜２００ｎｍ程度）２２を形成する。その
後、写真製版を経て、レジスト２３を用い、母体部２１
を除く周辺回路部のインターポリ絶縁膜を除去する。
【００４４】図５と図６を参照して、レジスト２３を除
去後に、熱酸化により、周辺回路用ＭＯＳトランジスタ
用のゲート酸化膜２４を形成する。その後、ポリダイオ
ードの母体部２１においても、インターポリ絶縁膜を除
去する。次に、コントロールゲート材（タングステンポ
リサイド：タングステンシリサイド／リンドープＮ型多
結晶ポリシリコン＝１００ｎｍ／１００ｎｍ膜厚）を堆
積し、写真製版を経て、エッチングを行ない、メモリセ
ルアレイ内においてはコントロールゲート５を形成する
とともに、周辺回路部においては周辺回路用ＭＯＳトラ
ンジスタゲート２５を形成する。ポリダイオード素子と
なる母体部２１の上にデポされたコントロールゲート材
は、このとき除去される。
去後に、熱酸化により、周辺回路用ＭＯＳトランジスタ
用のゲート酸化膜２４を形成する。その後、ポリダイオ
ードの母体部２１においても、インターポリ絶縁膜を除
去する。次に、コントロールゲート材（タングステンポ
リサイド：タングステンシリサイド／リンドープＮ型多
結晶ポリシリコン＝１００ｎｍ／１００ｎｍ膜厚）を堆
積し、写真製版を経て、エッチングを行ない、メモリセ
ルアレイ内においてはコントロールゲート５を形成する
とともに、周辺回路部においては周辺回路用ＭＯＳトラ
ンジスタゲート２５を形成する。ポリダイオード素子と
なる母体部２１の上にデポされたコントロールゲート材
は、このとき除去される。
【００４５】図６と図７を参照して、メモリセル内にお
いて、コントロールゲート５をマスクとして、インター
ポリ絶縁膜１１と、その下のフローティングゲート材６
をエッチングする。その後、イオン注入により、メモリ
セルのソース・ドレイン領域２７を形成し、これによっ
て、メモリセルを完成させる。メモリセルアレイ部とＮ
ＭＯＳトランジスタ部を覆うレジストパターン２８を形
成し、周辺回路用ＰＭＯＳトランジスタのＰ+ 拡散層形
成のためのＰ+ 注入（ボロンまたはＢＦ2 ）時に、ポリ
ダイオード素子となる母体部２１の一部領域にも、ＢＦ
2 イオンを、２０ＫｅＶ，２〜４×１０15ａｔｏｍｓ／
ｃｍ2 程度注入する。注入領域はＮ型からＰ型に反転
し、ＰＮ接合が形成される。
いて、コントロールゲート５をマスクとして、インター
ポリ絶縁膜１１と、その下のフローティングゲート材６
をエッチングする。その後、イオン注入により、メモリ
セルのソース・ドレイン領域２７を形成し、これによっ
て、メモリセルを完成させる。メモリセルアレイ部とＮ
ＭＯＳトランジスタ部を覆うレジストパターン２８を形
成し、周辺回路用ＰＭＯＳトランジスタのＰ+ 拡散層形
成のためのＰ+ 注入（ボロンまたはＢＦ2 ）時に、ポリ
ダイオード素子となる母体部２１の一部領域にも、ＢＦ
2 イオンを、２０ＫｅＶ，２〜４×１０15ａｔｏｍｓ／
ｃｍ2 程度注入する。注入領域はＮ型からＰ型に反転
し、ＰＮ接合が形成される。
【００４６】レジストパターン２８を除去する。図８を
参照して、メモリセル部周辺ＰＭＯＳトランジスタ部お
よびポリダイオード素子となる母体部２１の一部を覆う
レジストパターン２９を、シリコン基板７の上に形成す
る。レジストパターン２９をマスクにして、周辺回路用
ＮＭＯＳトランジスタのＮ+ 拡散層形成のためのＮ+ 注
入（ヒ素またはリン）時に、ポリダイオード素子となる
母体部２１の一部領域に、Ａｓイオンを、５０ＫｅＶ，
２〜４×１０15ａｔｏｍｓ／ｃｍ2 程度注入を行ない、
Ｎ型領域の横方向の抵抗を下げる。
参照して、メモリセル部周辺ＰＭＯＳトランジスタ部お
よびポリダイオード素子となる母体部２１の一部を覆う
レジストパターン２９を、シリコン基板７の上に形成す
る。レジストパターン２９をマスクにして、周辺回路用
ＮＭＯＳトランジスタのＮ+ 拡散層形成のためのＮ+ 注
入（ヒ素またはリン）時に、ポリダイオード素子となる
母体部２１の一部領域に、Ａｓイオンを、５０ＫｅＶ，
２〜４×１０15ａｔｏｍｓ／ｃｍ2 程度注入を行ない、
Ｎ型領域の横方向の抵抗を下げる。
【００４７】図９を参照して、シリコン基板７の上に層
間絶縁膜１４を形成し、写真製版、エッチング技術を経
て、層間絶縁膜１４中に、ＰＭＯＳトランジスタのソー
ス・ドレインの表面およびＮＭＯＳトランジスタのソー
ス・ドレイン領域の表面およびポリダイオード素子のＮ
表面およびＰ表面を露出させるコンタクトホール３１を
形成する。
間絶縁膜１４を形成し、写真製版、エッチング技術を経
て、層間絶縁膜１４中に、ＰＭＯＳトランジスタのソー
ス・ドレインの表面およびＮＭＯＳトランジスタのソー
ス・ドレイン領域の表面およびポリダイオード素子のＮ
表面およびＰ表面を露出させるコンタクトホール３１を
形成する。
【００４８】図９と図１０を参照して、コンタクトホー
ル３１の底面および側壁を被覆するように、ＴｉＳｉ2
／ＴｉＮよりなるバリアメタル膜３２を形成する。シリ
コン基板７の上全面に、タングステン膜をＣＶＤ法によ
り堆積する。得られたタングステン膜の全面をエッチン
グすることにより、タングステンプラグ３３をコンタク
トホール３１内に埋込む。これにより、ポリダイオード
素子２が完成する。続いて、アルミ配線材をシリコン基
板１の上に堆積し、写真製版、エッチング工程を経てア
ルミ配線１９を形成すると、不揮発性半導体記憶装置が
完成する。
ル３１の底面および側壁を被覆するように、ＴｉＳｉ2
／ＴｉＮよりなるバリアメタル膜３２を形成する。シリ
コン基板７の上全面に、タングステン膜をＣＶＤ法によ
り堆積する。得られたタングステン膜の全面をエッチン
グすることにより、タングステンプラグ３３をコンタク
トホール３１内に埋込む。これにより、ポリダイオード
素子２が完成する。続いて、アルミ配線材をシリコン基
板１の上に堆積し、写真製版、エッチング工程を経てア
ルミ配線１９を形成すると、不揮発性半導体記憶装置が
完成する。
【００４９】なお、上記実施の形態では、ポリダイオー
ド素子の材料として、フローティングゲート材を用い
た。そして、ポリダイオード部のＰ+ 電極を形成するた
めに、周辺ＰＭＯＳトランジスタのＰ+ イオン注入を用
いた。また、ポリダイオードのＮ+ 電極部の抵抗を低減
させるために、周辺ＮＭＯＳトランジスタのＮ+ 注入を
用いた。したがって、ポリダイオード素子を形成するた
めに、いかなる余分な工程も追加する必要がない。
ド素子の材料として、フローティングゲート材を用い
た。そして、ポリダイオード部のＰ+ 電極を形成するた
めに、周辺ＰＭＯＳトランジスタのＰ+ イオン注入を用
いた。また、ポリダイオードのＮ+ 電極部の抵抗を低減
させるために、周辺ＮＭＯＳトランジスタのＮ+ 注入を
用いた。したがって、ポリダイオード素子を形成するた
めに、いかなる余分な工程も追加する必要がない。
【００５０】また、この変形として、次のような実施例
も可能である。ポリダイオード素子の材料として、フロ
ーティングゲート材を用いる。Ｐ+ 電極形成のために、
周辺ＰＭＯＳトランジスタのＰ+ イオン注入を用いる。
Ｎ+ 電極部の抵抗低減として、メモリセルのソース・ド
レイン領域を形成するためのＮ+ イオン注入を用いる。
このようにしても、ポリダイオード素子が形成できる。
この実施の形態においても、ポリダイオード素子を形成
するために、いかなる余分な工程も追加しないので、余
分なコストがかからない。
も可能である。ポリダイオード素子の材料として、フロ
ーティングゲート材を用いる。Ｐ+ 電極形成のために、
周辺ＰＭＯＳトランジスタのＰ+ イオン注入を用いる。
Ｎ+ 電極部の抵抗低減として、メモリセルのソース・ド
レイン領域を形成するためのＮ+ イオン注入を用いる。
このようにしても、ポリダイオード素子が形成できる。
この実施の形態においても、ポリダイオード素子を形成
するために、いかなる余分な工程も追加しないので、余
分なコストがかからない。
【００５１】また、ＮＭＯＳ型メモリセルトランジスタ
のソース・ドレイン領域を形成するためのＮ+ イオン注
入と同時に、ポリダイオード素子のＮ+ 電極を形成して
もよい。
のソース・ドレイン領域を形成するためのＮ+ イオン注
入と同時に、ポリダイオード素子のＮ+ 電極を形成して
もよい。
【００５２】［実施例］上記実施の形態に係る方法によ
って形成される種々の構造を有するポリダイオード素子
について、説明する。
って形成される種々の構造を有するポリダイオード素子
について、説明する。
【００５３】実施例１ 図１１は、実施例１に係るポリダイオード素子の基本構
成を示す断面図である。ポリダイオード素子は、Ｐ+ 部
分３５と、Ｐ+ 部分３５に接触するＮ+ 部分３６とＮ+
部分３６よりも濃度の高いＮ+ 部分３７とを含む。バリ
アメタル膜３２とタングステンプラグ３３を介在させ
て、アルミ配線１９が、Ｐ+ 部分３５およびＮ+ 部分３
７に接続されている。
成を示す断面図である。ポリダイオード素子は、Ｐ+ 部
分３５と、Ｐ+ 部分３５に接触するＮ+ 部分３６とＮ+
部分３６よりも濃度の高いＮ+ 部分３７とを含む。バリ
アメタル膜３２とタングステンプラグ３３を介在させ
て、アルミ配線１９が、Ｐ+ 部分３５およびＮ+ 部分３
７に接続されている。
【００５４】実施例２ 図１２は、実施例２に係るポリダイオード素子の断面図
である。図１１に示すポリダイオード素子と図１２に示
すポリダイオード素子との異なる点は、Ｐ+ 部分３５、
Ｎ+ 部分３６およびＮ+ 部分３７の上に、インターポリ
絶縁膜からなる保護膜２２が形成されている点である。
このような保護膜２２を設けることにより、ポリダイオ
ード素子が汚染されなくなるという効果を奏する。
である。図１１に示すポリダイオード素子と図１２に示
すポリダイオード素子との異なる点は、Ｐ+ 部分３５、
Ｎ+ 部分３６およびＮ+ 部分３７の上に、インターポリ
絶縁膜からなる保護膜２２が形成されている点である。
このような保護膜２２を設けることにより、ポリダイオ
ード素子が汚染されなくなるという効果を奏する。
【００５５】次に、図１２に示すポリダイオード素子の
製造方法について説明する。図１３は、図４の工程の他
の変形例を示す図である。すなわち、図１３を参照し
て、メモリセルの下地形成工程において、フローティン
グゲート材２６を堆積するところまでは、図４までの工
程と同様である。図１３に示す工程と図４に示す工程と
が異なる点は、写真パターンを変更し、セルアレイ内に
おいてはフローティングゲート材２６をビット線方向に
ストライプ状に加工するが、周辺回路部においては、フ
ローティングゲート材２６を図のように残す。
製造方法について説明する。図１３は、図４の工程の他
の変形例を示す図である。すなわち、図１３を参照し
て、メモリセルの下地形成工程において、フローティン
グゲート材２６を堆積するところまでは、図４までの工
程と同様である。図１３に示す工程と図４に示す工程と
が異なる点は、写真パターンを変更し、セルアレイ内に
おいてはフローティングゲート材２６をビット線方向に
ストライプ状に加工するが、周辺回路部においては、フ
ローティングゲート材２６を図のように残す。
【００５６】図１３（Ａ）を参照して、引続き、インタ
ーポリ絶縁膜２２を形成する。その後、図１３（Ｂ）を
参照して、写真製版を経て、レジスト３７を用いて、周
辺回路部において、ポリダイオード以外の部分のインタ
ーポリ絶縁膜およびその下のフローティングゲート材を
除去する。レジスト３７を除去する。その後、熱酸化に
より、周辺回路用ＭＯＳトランジスタ用のゲート酸化膜
を形成する。この後は、図６〜図１０と同様の工程を経
て、不揮発性半導体記憶装置が完成する。このような製
造方法により、インターポリ絶縁膜２２が保護膜として
ポリダイオード素子の上に残したポリダイオード素子が
得られる。
ーポリ絶縁膜２２を形成する。その後、図１３（Ｂ）を
参照して、写真製版を経て、レジスト３７を用いて、周
辺回路部において、ポリダイオード以外の部分のインタ
ーポリ絶縁膜およびその下のフローティングゲート材を
除去する。レジスト３７を除去する。その後、熱酸化に
より、周辺回路用ＭＯＳトランジスタ用のゲート酸化膜
を形成する。この後は、図６〜図１０と同様の工程を経
て、不揮発性半導体記憶装置が完成する。このような製
造方法により、インターポリ絶縁膜２２が保護膜として
ポリダイオード素子の上に残したポリダイオード素子が
得られる。
【００５７】実施例３ 図１４は実施例３に係る、ポリダイオード素子の断面図
である。図１４に示すポリダイオード素子が図１１に示
すポリダイオード素子と異なる点は、ＰＮ接合層の表面
全体がインターポリ絶縁膜と同じ材料で形成された保護
膜２２で覆われている点である。
である。図１４に示すポリダイオード素子が図１１に示
すポリダイオード素子と異なる点は、ＰＮ接合層の表面
全体がインターポリ絶縁膜と同じ材料で形成された保護
膜２２で覆われている点である。
【００５８】このようなポリダイオード素子の製造方法
について説明する。まず、図１から図４までに示す処理
が行なわれる。次に、図１５を参照して、フローティン
グゲート６およびポリダイオード素子の母体部２１を覆
うように、シリコン基板７の上にインターポリ絶縁膜２
２を形成する。次に、写真製版を経て、レジスト２３を
用いて、不要な部分のインターポリ絶縁膜２２を除去す
る。その後は、図６〜図１０と同様の工程を経ることに
より、図１４に示す不揮発性半導体記憶装置が完成す
る。
について説明する。まず、図１から図４までに示す処理
が行なわれる。次に、図１５を参照して、フローティン
グゲート６およびポリダイオード素子の母体部２１を覆
うように、シリコン基板７の上にインターポリ絶縁膜２
２を形成する。次に、写真製版を経て、レジスト２３を
用いて、不要な部分のインターポリ絶縁膜２２を除去す
る。その後は、図６〜図１０と同様の工程を経ることに
より、図１４に示す不揮発性半導体記憶装置が完成す
る。
【００５９】実施例４ 図１６は、実施例４に係るポリダイオード素子の断面図
である。図１６に示すポリダイオード素子は、以下の点
を除いて、図１１に示すポリダイオード素子と同じであ
るので、同一または相当する部分には、同一の参照番号
を付し、その説明を繰返さない。図１６に示すポリダイ
オード素子と図１１に示すポリダイオード素子の異なる
点は、ＰＮ接合面（３５と３６の境界面）がコンタクト
孔の近傍に形成されている点である。このようなポリダ
イオード素子は、図７に示す工程において、Ｐ+ イオン
注入を行なわずに、図９に示す工程において、ポリダイ
オードのＰ型のコンタクト孔にＰ+ イオン注入を行なう
ことにより、形成される。
である。図１６に示すポリダイオード素子は、以下の点
を除いて、図１１に示すポリダイオード素子と同じであ
るので、同一または相当する部分には、同一の参照番号
を付し、その説明を繰返さない。図１６に示すポリダイ
オード素子と図１１に示すポリダイオード素子の異なる
点は、ＰＮ接合面（３５と３６の境界面）がコンタクト
孔の近傍に形成されている点である。このようなポリダ
イオード素子は、図７に示す工程において、Ｐ+ イオン
注入を行なわずに、図９に示す工程において、ポリダイ
オードのＰ型のコンタクト孔にＰ+ イオン注入を行なう
ことにより、形成される。
【００６０】実施例５ 図１７は、実施例５に係るポリダイオード素子の断面図
である。図１７に示すポリダイオード素子は、母体部２
１の側壁のみに、保護膜２２が形成されている点で、図
１４に示すポリダイオード素子と異なる。このような構
造を有するポリダイオード素子は、以下のようにして形
成される。
である。図１７に示すポリダイオード素子は、母体部２
１の側壁のみに、保護膜２２が形成されている点で、図
１４に示すポリダイオード素子と異なる。このような構
造を有するポリダイオード素子は、以下のようにして形
成される。
【００６１】まず、図１から図５までの工程を経由す
る。すなわち、ポリダイオード部にインターポリ絶縁膜
を残す。その後、図６に示す工程を経る。
る。すなわち、ポリダイオード部にインターポリ絶縁膜
を残す。その後、図６に示す工程を経る。
【００６２】その後、図１８を参照して、ＣＶＤ酸化膜
３８を、シリコン基板７の上に全面に堆積する。
３８を、シリコン基板７の上に全面に堆積する。
【００６３】図１８と図１９を参照して、ＣＶＤ酸化膜
３８を全面的にエッチバックすることにより、サイドウ
ォール３９が形成されるとともに、母体部２１の側壁に
インターポリ絶縁膜２２が保護層として残る。なお、サ
イドウォールスペーサ３９を形成する目的は、周辺トラ
ンジスタにＬＤＤ構造を持たせるためである。
３８を全面的にエッチバックすることにより、サイドウ
ォール３９が形成されるとともに、母体部２１の側壁に
インターポリ絶縁膜２２が保護層として残る。なお、サ
イドウォールスペーサ３９を形成する目的は、周辺トラ
ンジスタにＬＤＤ構造を持たせるためである。
【００６４】その後、図７〜図１０に示す工程と、同じ
工程を経由することにより、図１７に示すポリダイオー
ド素子が得られる。なお、図１２に示すポリダイオード
素子の製造工程において、周辺トランジスタにＬＤＤ構
造を用いる場合には、サイドウォール形成を行なうフロ
ーにおいて、図１８に示すようにＣＶＤ酸化膜を全面堆
積し、図１９のように酸化膜の全面エッチバックを行な
うと、ＰＮ接合層の上に形成されたインターポリ絶縁膜
が除去されてしまう。したがって、周辺トランジスタに
ＬＤＤ構造を用いる場合には、図２０に示すように、酸
化膜エッチバック工程において、写真製版技術により、
ダイオード部をレジスト４０でマスクし、保護膜である
インターポリ絶縁膜２２を守る必要がある。
工程を経由することにより、図１７に示すポリダイオー
ド素子が得られる。なお、図１２に示すポリダイオード
素子の製造工程において、周辺トランジスタにＬＤＤ構
造を用いる場合には、サイドウォール形成を行なうフロ
ーにおいて、図１８に示すようにＣＶＤ酸化膜を全面堆
積し、図１９のように酸化膜の全面エッチバックを行な
うと、ＰＮ接合層の上に形成されたインターポリ絶縁膜
が除去されてしまう。したがって、周辺トランジスタに
ＬＤＤ構造を用いる場合には、図２０に示すように、酸
化膜エッチバック工程において、写真製版技術により、
ダイオード部をレジスト４０でマスクし、保護膜である
インターポリ絶縁膜２２を守る必要がある。
【００６５】一般に、フローティングゲート材は、Ｎ型
ポリシリコンであるが、不揮発性記憶素子、たとえばフ
ラッシュメモリのセル動作を考慮すると、空乏化しない
こと、大規模集積化および高密度化の要求より、フロー
ティングゲート材はできるだけ薄膜であることが望まれ
ている。一般的なフラッシュメモリのフローティングゲ
ート材は、リン濃度１×１０20／ｃｍ3 から６×１０20
／ｃｍ3 、膜厚２００ｎｍ以下である。
ポリシリコンであるが、不揮発性記憶素子、たとえばフ
ラッシュメモリのセル動作を考慮すると、空乏化しない
こと、大規模集積化および高密度化の要求より、フロー
ティングゲート材はできるだけ薄膜であることが望まれ
ている。一般的なフラッシュメモリのフローティングゲ
ート材は、リン濃度１×１０20／ｃｍ3 から６×１０20
／ｃｍ3 、膜厚２００ｎｍ以下である。
【００６６】上記発明の実施の形態では、１×１０20／
ｃｍ3 、１００ｎｍ膜厚のフローティングゲート材を使
用したが、本発明はこれに限定されるものではない。
ｃｍ3 、１００ｎｍ膜厚のフローティングゲート材を使
用したが、本発明はこれに限定されるものではない。
【００６７】さらに、図４に示す工程において用いるフ
ローティングゲート材６は、減圧ＣＶＤ法によって形成
したものでもよいし、ノンドープポリシリコンを堆積
後、リンの熱拡散で所望のリン濃度にしたものでもよ
い。さらに、ノンドープポリシリコンを堆積後、リンの
イオン注入により、所望のリン濃度にしたものでもよ
い。
ローティングゲート材６は、減圧ＣＶＤ法によって形成
したものでもよいし、ノンドープポリシリコンを堆積
後、リンの熱拡散で所望のリン濃度にしたものでもよ
い。さらに、ノンドープポリシリコンを堆積後、リンの
イオン注入により、所望のリン濃度にしたものでもよ
い。
【００６８】実施例６ 上記実施例では、抵抗素子として、バリアメタル＋タン
グステン柱を用いたが、本発明はこれに限定されるもの
ではない。図２１は、実施例６に係るポリダイオード素
子の断面図である。図２１に示すポリダイオード素子で
は、タングステン柱が用いられず、抵抗素子はバリアメ
タル膜３２のみで形成されている。抵抗素子をバリアメ
タルだけで形成すると、効果は小さくなるが、サージ対
策としては十分に有効である。
グステン柱を用いたが、本発明はこれに限定されるもの
ではない。図２１は、実施例６に係るポリダイオード素
子の断面図である。図２１に示すポリダイオード素子で
は、タングステン柱が用いられず、抵抗素子はバリアメ
タル膜３２のみで形成されている。抵抗素子をバリアメ
タルだけで形成すると、効果は小さくなるが、サージ対
策としては十分に有効である。
【００６９】上記実施例１〜６では、バリアメタルとし
てＴｉＳｉ2 ／ＴｉＮを使用したが、この発明はこれに
限られるものでなく、ＩＶ、Ｖ、ＶＩ族の遷移金属の窒
化物、炭化物、硼化物、ならびにこれらの複合膜が、バ
リアメタルとして使用できる。
てＴｉＳｉ2 ／ＴｉＮを使用したが、この発明はこれに
限られるものでなく、ＩＶ、Ｖ、ＶＩ族の遷移金属の窒
化物、炭化物、硼化物、ならびにこれらの複合膜が、バ
リアメタルとして使用できる。
【００７０】図２２は、実施例１〜６によって得られた
ポリダイオード素子の、等価回路図を示す。ＰＮダイオ
ードの両側に抵抗Ｒを追加することにより、サージ等の
電気ノイズが印加された場合でも、ダイオードの前後に
設けられた抵抗Ｒによる電圧降下により、ダイオードに
直接かかる電圧は軽減され、破壊されにくくなる。
ポリダイオード素子の、等価回路図を示す。ＰＮダイオ
ードの両側に抵抗Ｒを追加することにより、サージ等の
電気ノイズが印加された場合でも、ダイオードの前後に
設けられた抵抗Ｒによる電圧降下により、ダイオードに
直接かかる電圧は軽減され、破壊されにくくなる。
【００７１】実施例１〜６で得られたポリダイオード素
子の特性を図２３および図２４に示す。図２３は、縦軸
ｌｏｇスケールのＩ−Ｖ特性を示し、図２４は、縦軸リ
ニアスケールのＩ−Ｖ特性を示す。
子の特性を図２３および図２４に示す。図２３は、縦軸
ｌｏｇスケールのＩ−Ｖ特性を示し、図２４は、縦軸リ
ニアスケールのＩ−Ｖ特性を示す。
【００７２】実施例７ 実施例７以下はＮ型ポリシリコンをベースにしたポリダ
イオードの構造の種々の態様に係る。
イオードの構造の種々の態様に係る。
【００７３】図２５に、実施例７に係るポリダイオード
の平面図と、Ａ−Ａ線に沿う断面図を示す。ポリダイオ
ードの順方向の特性向上のため、Ｎ型ポリシリコンのＰ
型イオン注入領域以外の領域に、さらにＮ++領域を形成
するためのＮ型イオン注入を行なうものである。Ｐ+ 注
入領域とＮ++注入領域の間には、逆方向の耐圧の確保の
ため、一定の距離を設けている。
の平面図と、Ａ−Ａ線に沿う断面図を示す。ポリダイオ
ードの順方向の特性向上のため、Ｎ型ポリシリコンのＰ
型イオン注入領域以外の領域に、さらにＮ++領域を形成
するためのＮ型イオン注入を行なうものである。Ｐ+ 注
入領域とＮ++注入領域の間には、逆方向の耐圧の確保の
ため、一定の距離を設けている。
【００７４】実施例８ 図２６に、実施例８に係るポリダイオードの平面図とＡ
−Ａ線に沿う断面図を示す。Ｎ型ポリシリコンにＰ型イ
オン（ボロン、ＢＦ2 ）を注入する。注入エネルギが十
分大きく、Ｐ+ 注入領域においては、ポリシリコン材の
底部までＰ反転したタイプである。ＰＮダイオードの主
たる接合面はＰ+ 注入領域の縁面に沿う縦方向の断面で
ある。
−Ａ線に沿う断面図を示す。Ｎ型ポリシリコンにＰ型イ
オン（ボロン、ＢＦ2 ）を注入する。注入エネルギが十
分大きく、Ｐ+ 注入領域においては、ポリシリコン材の
底部までＰ反転したタイプである。ＰＮダイオードの主
たる接合面はＰ+ 注入領域の縁面に沿う縦方向の断面で
ある。
【００７５】実施例９ 図２７に、実施例９に係るポリダイオードの平面図とＡ
−Ａ線に沿う断面図を示す。
−Ａ線に沿う断面図を示す。
【００７６】Ｎ型ポリシリコンにＰ型イオン（ボロン、
ＢＦ2 ）を注入する。注入エネルギが小さく、ポリシリ
コン材のＰ+ 注入した領域の浅い層がＰ反転したタイプ
である。ポリダイオードの主たる接合面は、その浅いＰ
+ 注入層の底部である。
ＢＦ2 ）を注入する。注入エネルギが小さく、ポリシリ
コン材のＰ+ 注入した領域の浅い層がＰ反転したタイプ
である。ポリダイオードの主たる接合面は、その浅いＰ
+ 注入層の底部である。
【００７７】実施例１０ 図２８に、実施例１０に係るポリダイオードの平面図
と、Ａ−Ａ線に沿う断面図を示す。
と、Ａ−Ａ線に沿う断面図を示す。
【００７８】ポリダイオードの順方向の特性向上のた
め、Ｎ型ポリシリコンのＰ型イオン注入領域以外の領域
にＮ型イオン注入を行なったタイプである。逆方向の耐
圧を確保するため、Ｐ+ 注入領域とＮ+ 注入領域を一定
距離重ねている。重なった領域はＮ- 層またはＰ- 層と
なる。
め、Ｎ型ポリシリコンのＰ型イオン注入領域以外の領域
にＮ型イオン注入を行なったタイプである。逆方向の耐
圧を確保するため、Ｐ+ 注入領域とＮ+ 注入領域を一定
距離重ねている。重なった領域はＮ- 層またはＰ- 層と
なる。
【００７９】実施例１１ 図２９に、実施例１１に係るポリダイオードの平面図
と、Ａ−Ａ線に沿う断面図およびＢ−Ｂ線に沿う断面図
を示す。
と、Ａ−Ａ線に沿う断面図およびＢ−Ｂ線に沿う断面図
を示す。
【００８０】逆方向のリークを低減させるため、接合面
を含む部分を一定の幅ｄ以下とし、そのダイオードの複
数個を並列に繋いだタイプである。一定の幅ｄは、ポリ
シリコンのグレインサイズの数倍程度以下であって、１
μｍ以下である。
を含む部分を一定の幅ｄ以下とし、そのダイオードの複
数個を並列に繋いだタイプである。一定の幅ｄは、ポリ
シリコンのグレインサイズの数倍程度以下であって、１
μｍ以下である。
【００８１】実施例１２ 図３０に、実施例１２に係るポリダイオード素子の平面
図とＡ−Ａ線に沿う断面図を示す。
図とＡ−Ａ線に沿う断面図を示す。
【００８２】Ｎ++注入領域とＰ+ 注入領域の間の距離
が、マスク材の幅Ｌｇとなるものである。
が、マスク材の幅Ｌｇとなるものである。
【００８３】このようなポリダイオード素子は、次のよ
うにして作られる。図３１（（Ａ）は断面図を示し、
（Ｂ）は平面図を示している）を参照して、フィールド
酸化膜１２の上に、ポリダイオード素子の母体部２１を
形成する。
うにして作られる。図３１（（Ａ）は断面図を示し、
（Ｂ）は平面図を示している）を参照して、フィールド
酸化膜１２の上に、ポリダイオード素子の母体部２１を
形成する。
【００８４】図３２を参照して、コントロールゲートを
形成する工程において、同時に母体部２１の上に、幅Ｌ
ｇのマスク材６０を設ける。マスク材６０上にＰ+ 注入
マスク用レジスト４１を形成する。Ｐ型イオンを注入す
ると、Ｐ型イオンはレジストおよびマスク材６０でマス
クされた領域には、注入されない。
形成する工程において、同時に母体部２１の上に、幅Ｌ
ｇのマスク材６０を設ける。マスク材６０上にＰ+ 注入
マスク用レジスト４１を形成する。Ｐ型イオンを注入す
ると、Ｐ型イオンはレジストおよびマスク材６０でマス
クされた領域には、注入されない。
【００８５】図３３を参照して、引続き、マスク材６０
上に、Ｎ+ 注入マスクレジスト４２を形成する。Ｎ型イ
オンを注入する際、Ｎ型イオンはレジスト４２およびゲ
ート６０でマスクされた領域には注入されない。
上に、Ｎ+ 注入マスクレジスト４２を形成する。Ｎ型イ
オンを注入する際、Ｎ型イオンはレジスト４２およびゲ
ート６０でマスクされた領域には注入されない。
【００８６】図３４を参照して、このような、イオン注
入を行なうことにより、Ｐ型イオン注入領域とＮ型イオ
ン注入領域が、一定の距離（Ｌｇ）離されたポリダイオ
ード素子が得られる。
入を行なうことにより、Ｐ型イオン注入領域とＮ型イオ
ン注入領域が、一定の距離（Ｌｇ）離されたポリダイオ
ード素子が得られる。
【００８７】実施例１３ 実施例１３以下は、ノンドープポリシリコンをベースに
した、ポリダイオードの構造の態様を示す。
した、ポリダイオードの構造の態様を示す。
【００８８】図３５に、実施例１３に係るポリダイオー
ド素子の平面図とＡ−Ａ線に沿う断面図を示す。
ド素子の平面図とＡ−Ａ線に沿う断面図を示す。
【００８９】ノンドープポリシリコンにＰ型イオン（ボ
ロン、ＢＦ2 ）ならびにＮ型イオン（Ａｓ、リン）を注
入する。注入エネルギが十分大きく、Ｎ+ 注入領域なら
びにＰ+ 注入領域においては、ポリシリコン材の底部ま
で、Ｎ反転またはＰ反転したタイプである。
ロン、ＢＦ2 ）ならびにＮ型イオン（Ａｓ、リン）を注
入する。注入エネルギが十分大きく、Ｎ+ 注入領域なら
びにＰ+ 注入領域においては、ポリシリコン材の底部ま
で、Ｎ反転またはＰ反転したタイプである。
【００９０】実施例１４ 図３６に、実施例１４に係るポリダイオード素子の平面
図とＡ−Ａ線に沿う断面図を示す。
図とＡ−Ａ線に沿う断面図を示す。
【００９１】逆方向の耐圧を確保するために、Ｎ+ 注入
領域とＰ+ 注入領域が、一定距離重ねられているタイプ
である。
領域とＰ+ 注入領域が、一定距離重ねられているタイプ
である。
【００９２】実施例１５ 図３７に、実施例３に係るポリダイオード素子の平面図
とＡ−Ａ線に沿う断面図を示す。
とＡ−Ａ線に沿う断面図を示す。
【００９３】ノンドープポリシリコンにＮ型イオン（Ａ
ｓ、リン）を全面注入する。注入エネルギが十分大き
く、Ｎ+ 注入領域においては、ポリシリコン材の底部ま
でＮ反転する。さらに、Ｐ型イオン（ボロン、ＢＦ2 ）
を一部領域に注入する。Ｐ+ 注入領域においては、注入
エネルギが小さく、浅い層がＰ反転したタイプである。
ＰＮダイオードの主たる接合面は、その浅いＰ+ 注入層
の底部である。なお、これと逆のタイプ（Ｎ+ とＰ+ が
逆の場合）も同様の効果を奏する。
ｓ、リン）を全面注入する。注入エネルギが十分大き
く、Ｎ+ 注入領域においては、ポリシリコン材の底部ま
でＮ反転する。さらに、Ｐ型イオン（ボロン、ＢＦ2 ）
を一部領域に注入する。Ｐ+ 注入領域においては、注入
エネルギが小さく、浅い層がＰ反転したタイプである。
ＰＮダイオードの主たる接合面は、その浅いＰ+ 注入層
の底部である。なお、これと逆のタイプ（Ｎ+ とＰ+ が
逆の場合）も同様の効果を奏する。
【００９４】
【発明の効果】請求項１に係る半導体装置によれば、Ｎ
型層に第１の抵抗素子を介在させて第１の配線層が接続
され、第２の抵抗素子を介在させてＮ型層に第２の配線
層が接続されているので、サージ等の電気的ノイズに強
い半導体装置が得られるという効果を奏する。
型層に第１の抵抗素子を介在させて第１の配線層が接続
され、第２の抵抗素子を介在させてＮ型層に第２の配線
層が接続されているので、サージ等の電気的ノイズに強
い半導体装置が得られるという効果を奏する。
【００９５】請求項２に係る半導体装置によれば、ポリ
ダイオード素子が、フローティングゲートと同じ材料で
形成されているので、フローティングゲートと同時に作
ることができ、ひいては、何ら新しい工程を追加するこ
となく、製造できるという効果を奏する。
ダイオード素子が、フローティングゲートと同じ材料で
形成されているので、フローティングゲートと同時に作
ることができ、ひいては、何ら新しい工程を追加するこ
となく、製造できるという効果を奏する。
【００９６】請求項３に係る半導体装置によれば、第１
および第２の抵抗素子を、汎用の材料で形成できるとい
う効果を奏する。
および第２の抵抗素子を、汎用の材料で形成できるとい
う効果を奏する。
【００９７】請求項４に係る半導体装置によれば、ＰＮ
ダイオードの順方向の特性が向上するという効果を奏す
る。
ダイオードの順方向の特性が向上するという効果を奏す
る。
【００９８】請求項５に係る半導体装置によれば、サー
ジ等の電気的ノイズに強い、チャージポンプ型昇圧回路
が得られるという効果を奏する。
ジ等の電気的ノイズに強い、チャージポンプ型昇圧回路
が得られるという効果を奏する。
【００９９】請求項６に係る半導体装置によれば、第１
の配線層が第１の抵抗素子を介在させてＰ型層に接続さ
れ、第２の配線層が第２の抵抗素子を介在させてＮ型層
に接続されているので、サージ等の電気的ノイズに強い
不揮発性半導体記憶装置が得られるという効果を奏す
る。
の配線層が第１の抵抗素子を介在させてＰ型層に接続さ
れ、第２の配線層が第２の抵抗素子を介在させてＮ型層
に接続されているので、サージ等の電気的ノイズに強い
不揮発性半導体記憶装置が得られるという効果を奏す
る。
【０１００】請求項７に係る半導体装置によれば、第１
の配線層が第１の抵抗素子を介在させてＰ型層に接続さ
れ、第２の配線層が第２の抵抗素子を介在させてＮ型層
に接続されているので、サージ等の電気的ノイズに強い
チャージポンプ型昇圧回路を備える不揮発性半導体記憶
装置を得られるという効果を奏する。
の配線層が第１の抵抗素子を介在させてＰ型層に接続さ
れ、第２の配線層が第２の抵抗素子を介在させてＮ型層
に接続されているので、サージ等の電気的ノイズに強い
チャージポンプ型昇圧回路を備える不揮発性半導体記憶
装置を得られるという効果を奏する。
【０１０１】請求項８に係る半導体装置によれば、ポリ
ダイオード素子の少なくとも上部を保護膜が覆っている
ので、汚染に強くなるという効果を奏する。
ダイオード素子の少なくとも上部を保護膜が覆っている
ので、汚染に強くなるという効果を奏する。
【０１０２】請求項９に係る半導体装置によれば、保護
膜がインターポリ絶縁膜と同じ材質で形成されているの
で、新しい工程を追加することなしに、汚染に強い半導
体装置が得られるという効果を奏する。
膜がインターポリ絶縁膜と同じ材質で形成されているの
で、新しい工程を追加することなしに、汚染に強い半導
体装置が得られるという効果を奏する。
【０１０３】請求項１０に係る半導体装置によれば、ノ
ンドープポリシリコンを用いるので、種々の導電型に加
工することができるという効果を奏する。
ンドープポリシリコンを用いるので、種々の導電型に加
工することができるという効果を奏する。
【０１０４】請求項１１に係る半導体装置によれば、第
１の抵抗素子を介在させて、第１の配線層がＰ型層に接
続され、第２の抵抗素子を介在させて、第２の配線層が
Ｎ型層に接続されているので、サージ等の電気的ノイズ
に強い不揮発性半導体記憶装置が得られるという効果を
奏する。
１の抵抗素子を介在させて、第１の配線層がＰ型層に接
続され、第２の抵抗素子を介在させて、第２の配線層が
Ｎ型層に接続されているので、サージ等の電気的ノイズ
に強い不揮発性半導体記憶装置が得られるという効果を
奏する。
【０１０５】請求項１２に係る半導体装置の製造方法に
よれば、ＰＭＯＳトランジスタのソース・ドレイン領域
を形成するためのＰ+ イオン注入と同時に、該Ｐ+ イオ
ンを上記ポリシリコン層中に注入し、それによってポリ
ダイオード素子のＰ型層を形成するので、新しい工程を
追加することなしに、ポリダイオード素子を形成するこ
とができるという効果を奏する。
よれば、ＰＭＯＳトランジスタのソース・ドレイン領域
を形成するためのＰ+ イオン注入と同時に、該Ｐ+ イオ
ンを上記ポリシリコン層中に注入し、それによってポリ
ダイオード素子のＰ型層を形成するので、新しい工程を
追加することなしに、ポリダイオード素子を形成するこ
とができるという効果を奏する。
【０１０６】請求項１３に係る半導体装置の製造方法に
よれば、ＮＭＯＳトランジスタのソース・ドレイン領域
を形成するためのＮ+ イオン注入と同時に、該Ｎ+ イオ
ンを上記ポリシリコン層中に注入し、それによってポリ
ダイオード素子のＮ型層を形成するので、新しい工程を
追加することなしに、ポリダイオード素子を形成するこ
とができるという効果を奏する。
よれば、ＮＭＯＳトランジスタのソース・ドレイン領域
を形成するためのＮ+ イオン注入と同時に、該Ｎ+ イオ
ンを上記ポリシリコン層中に注入し、それによってポリ
ダイオード素子のＮ型層を形成するので、新しい工程を
追加することなしに、ポリダイオード素子を形成するこ
とができるという効果を奏する。
【０１０７】請求項１４に係る半導体装置の製造方法に
よれば、ＮＭＯＳ型メモリセルトランジスタのソース・
ドレイン領域を形成するためのＮ+ イオン注入と同時
に、該Ｎ+ イオンをポリシリコン層中に注入し、それに
よってポリダイオード素子のＮ型層を形成するので、新
しい工程の追加なしに、ポリダイオード素子を形成する
ことができるという効果を奏する。
よれば、ＮＭＯＳ型メモリセルトランジスタのソース・
ドレイン領域を形成するためのＮ+ イオン注入と同時
に、該Ｎ+ イオンをポリシリコン層中に注入し、それに
よってポリダイオード素子のＮ型層を形成するので、新
しい工程の追加なしに、ポリダイオード素子を形成する
ことができるという効果を奏する。
【図１】 本発明が適用される不揮発性半導体記憶装置
の１つであるＤＩＮＯＲ型フラッシュメモリの、メモリ
セルの書込・消去動作を説明する図である。
の１つであるＤＩＮＯＲ型フラッシュメモリの、メモリ
セルの書込・消去動作を説明する図である。
【図２】 実施の形態に係る不揮発性半導体記憶装置の
断面図である。
断面図である。
【図３】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第１の工程における半導体装置の断面
図である。
製造方法の順序の第１の工程における半導体装置の断面
図である。
【図４】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第２の工程における半導体装置の断面
図である。
製造方法の順序の第２の工程における半導体装置の断面
図である。
【図５】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第３の工程における半導体装置の断面
図である。
製造方法の順序の第３の工程における半導体装置の断面
図である。
【図６】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第４の工程における半導体装置の断面
図である。
製造方法の順序の第４の工程における半導体装置の断面
図である。
【図７】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第５の工程における半導体装置の断面
図である。
製造方法の順序の第５の工程における半導体装置の断面
図である。
【図８】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第６の工程における半導体装置の断面
図である。
製造方法の順序の第６の工程における半導体装置の断面
図である。
【図９】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第７の工程における半導体装置の断面
図である。
製造方法の順序の第７の工程における半導体装置の断面
図である。
【図１０】 実施の形態に係る不揮発性半導体記憶装置
の製造方法の順序の第８の工程における半導体装置の断
面図である。
の製造方法の順序の第８の工程における半導体装置の断
面図である。
【図１１】 実施例１に係るポリダイオード素子の断面
図である。
図である。
【図１２】 実施例２に係るポリダイオード素子の断面
図である。
図である。
【図１３】 実施例２に係るポリダイオード素子の製造
方法を示す半導体装置の断面図である。
方法を示す半導体装置の断面図である。
【図１４】 実施例３に係るポリダイオード素子の断面
図である。
図である。
【図１５】 実施例３に係るポリダイオード素子の製造
方法の主要工程における半導体装置の断面図である。
方法の主要工程における半導体装置の断面図である。
【図１６】 実施例４に係るポリダイオード素子の断面
図である。
図である。
【図１７】 実施例５に係るポリダイオード素子の断面
図である。
図である。
【図１８】 実施例５に係るポリダイオード素子の製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図１９】 実施例５に係るポリダイオード素子の製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図２０】 実施例１〜５の変形例に係るポリダオード
素子の製造方法の主要工程における半導体装置の断面図
である。
素子の製造方法の主要工程における半導体装置の断面図
である。
【図２１】 実施例６に係るポリダイオード素子の断面
図である。
図である。
【図２２】 実施例１〜６に係るポリダイオード素子の
等価回路図である。
等価回路図である。
【図２３】 実施例１〜６で得られたポリダイオード素
子の特性を示す図である。
子の特性を示す図である。
【図２４】 実施例１〜６で得られたポリダイオード素
子の特性を示す図である。
子の特性を示す図である。
【図２５】 実施例７に係るポリダイオード素子の平面
図と、Ａ−Ａ線に沿う断面図である。
図と、Ａ−Ａ線に沿う断面図である。
【図２６】 実施例８に係るポリダイオード素子の平面
図と、Ａ−Ａ線に沿う断面図である。
図と、Ａ−Ａ線に沿う断面図である。
【図２７】 実施例９に係るポリダイオード素子の平面
図と、Ａ−Ａ線に沿う断面図である。
図と、Ａ−Ａ線に沿う断面図である。
【図２８】 実施例１０に係るポリダイオード素子の平
面図と、Ａ−Ａ線に沿う断面図である。
面図と、Ａ−Ａ線に沿う断面図である。
【図２９】 実施例１１に係るポリダイオード素子の平
面図と、Ａ−Ａ線に沿う断面図と、Ｂ−Ｂ線に沿う断面
図である。
面図と、Ａ−Ａ線に沿う断面図と、Ｂ−Ｂ線に沿う断面
図である。
【図３０】 実施例１２に係るポリダイオード素子の平
面図と、Ａ−Ａ線に沿う断面図である。
面図と、Ａ−Ａ線に沿う断面図である。
【図３１】 実施例１２に係るポリダイオード素子の製
造方法の順序の第１の工程における半導体装置の断面図
である。
造方法の順序の第１の工程における半導体装置の断面図
である。
【図３２】 実施例１２に係るポリダイオード素子の製
造方法の順序の第２の工程における半導体装置の断面図
である。
造方法の順序の第２の工程における半導体装置の断面図
である。
【図３３】 実施例１２に係るポリダイオード素子の製
造方法の順序の第３の工程における半導体装置の断面図
である。
造方法の順序の第３の工程における半導体装置の断面図
である。
【図３４】 実施例１２に係るポリダイオード素子の製
造方法の順序の第４の工程における半導体装置の平面図
である。
造方法の順序の第４の工程における半導体装置の平面図
である。
【図３５】 実施例１３に係るポリダイオード素子の平
面図とＡ−Ａ線に沿う断面図である。
面図とＡ−Ａ線に沿う断面図である。
【図３６】 実施例１４に係るポリダイオード素子の平
面図とＡ−Ａ線に沿う断面図である。
面図とＡ−Ａ線に沿う断面図である。
【図３７】 実施例１５に係るポリダイオード素子の平
面図とＡ−Ａ線に沿う断面図である。
面図とＡ−Ａ線に沿う断面図である。
【図３８】 従来のポリダイオード素子の断面図であ
る。
る。
２ ポリダイオード素子、６ フローティングゲート、
７ 半導体基板、１２素子分離酸化膜、１４ 層間絶縁
膜、１５ 第１のコンタクトホール、１６第２のコンタ
クトホール、１７ 第１の抵抗素子、１８ 第２の抵抗
素子、１９配線層。
７ 半導体基板、１２素子分離酸化膜、１４ 層間絶縁
膜、１５ 第１のコンタクトホール、１６第２のコンタ
クトホール、１７ 第１の抵抗素子、１８ 第２の抵抗
素子、１９配線層。
Claims (14)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の前記主表面に設けられた素子分離酸化
膜と、 前記素子分離酸化膜の上に設けられた、Ｐ型層とＮ型層
とを有するポリダイオード素子と、 前記ポリダイオード素子を覆うように前記半導体基板の
表面に設けられた層間絶縁膜と、 前記層間絶縁膜中に設けられた、前記Ｐ型層を露出させ
る第１のコンタクトホールと、前記Ｎ型層を露出させる
第２のコンタクトホールと、 前記第１のコンタクトホール内に設けられ、前記Ｐ型層
に接続された第１の抵抗素子と、 前記第２のコンタクトホール内に設けられ、前記Ｎ型層
に接続された第２の抵抗素子と、 前記第１の抵抗素子を介在させて、前記Ｐ型層に接続さ
れた第１の配線層と、 前記第２の抵抗素子を介在させて、前記Ｎ型層に接続さ
れた第２の配線層と、を備えた半導体装置。 - 【請求項２】 前記半導体基板の上に形成された、ポリ
シリコンのフローティングゲートを有する不揮発性半導
体記憶素子をさらに含み、 前記ポリダイオード素子は、前記フローティングゲート
と同じ材料で形成されている、請求項１に記載の半導体
装置。 - 【請求項３】 前記第１および第２の抵抗素子は、バリ
アメタルおよび／またはタングステンプラグで形成され
ている、請求項１に記載の半導体装置。 - 【請求項４】 前記Ｎ型層は、前記Ｐ型層に接続された
Ｎ+ 型層と、該Ｎ+型層に接続されたＮ++型層とからな
る、請求項１に記載の半導体装置。 - 【請求項５】 前記ポリダイオード素子が、チャージポ
ンプ型昇圧回路の一部として組込まれている、請求項１
に記載の半導体装置。 - 【請求項６】 半導体基板と、 前記半導体基板の上に形成された、フローティングゲー
トとコントロールゲート該フローティングゲートと該コ
ントロールゲートとの間に設けられたインターポリ絶縁
膜とを有する不揮発性半導体記憶素子と、 前記半導体基板の主表面に形成された素子分離酸化膜
と、 前記素子分離酸化膜の上に設けられた、前記フローティ
ングゲートと同じ材質の、Ｐ型層とＮ型層とを有するポ
リダイオード素子と、 前記ポリダイオード素子を覆うように前記半導体基板の
表面に設けられた層間絶縁膜と、 前記層間絶縁膜中に設けられた、前記Ｐ型層を露出させ
る第１のコンタクトホールと前記Ｎ型層を露出させる第
２のコンタクトホールと、 前記第１のコンタクトホール内に設けられ、前記Ｐ型層
に接続された第１の抵抗素子と、 前記第２のコンタクトホール内に設けられ、前記Ｎ型層
に接続された第２の抵抗素子と、 前記第１の抵抗素子を介在させて、前記Ｐ型層に接続さ
れた第１の配線層と、 前記第２の抵抗素子を介在させて、前記Ｎ型層に接続さ
れた第２の配線層と、を備えた半導体装置。 - 【請求項７】 半導体基板と、 前記半導体基板の上に形成されたフローティングゲート
を有する不揮発性半導体記憶素子と、 チャージポンプ型昇圧回路と、を備え、 前記チャージポンプ型昇圧回路は、 前記半導体基板の主表面に形成された素子分離酸化膜
と、 前記素子分離酸化膜の上に設けられた、前記フローティ
ングゲートと同じ材質の、Ｐ型層とＮ型層とを有するポ
リダイオード素子と、 前記ポリダイオード素子を覆うように前記半導体基板の
上に設けられた層間絶縁膜と、 前記層間絶縁膜中に設けられた、前記Ｐ型層を露出させ
る第１のコンタクトホールと前記Ｎ型層を露出させる第
２のコンタクトホールと、 前記第１のコンタクトホール内に設けられ、前記Ｐ型層
に接続された第１の抵抗素子と、 前記第２のコンタクトホール内に設けられ、前記Ｎ型層
に接続された第２の抵抗素子と、 前記第１の抵抗素子を介在させて、前記Ｐ型層に接続さ
れた第１の配線層と、 前記第２の抵抗素子を介在させて、前記Ｎ型層に接続さ
れた第２の配線層と、を備える、半導体装置。 - 【請求項８】 前記ポリダイオード素子の少なくとも上
部を覆う保護膜をさらに備える、請求項１に記載の半導
体装置。 - 【請求項９】 前記ポリダイオード素子の少なくとも上
部を覆う保護膜をさらに備え、 前記保護膜は、前記インターポリ絶縁膜と同じ材質で形
成されている、請求項６に記載の半導体装置。 - 【請求項１０】 前記ポリダイオード素子は、ノンドー
プポリシリコンで形成されている、請求項１に記載の半
導体装置。 - 【請求項１１】 半導体基板と、 前記半導体基板の上に形成された不揮発性半導体記憶素
子とポリダイオード素子とを備え、 前記不揮発性半導体記憶素子は、 （Ａ） 前記半導体基板の上に形成されたＮ型ポリシリ
コンのフローティングゲートと、 （Ｂ） 前記フローティングゲートの上に設けられた、
酸化膜と窒化膜の多層膜からなるインターポリ絶縁膜
と、 （Ｃ） 前記インターポリ絶縁膜の上に設けられた、そ
の下層がＮ型ポリシリコンであり、その上層がメタルシ
リサイドであるコントロールゲートと、を含み、 前記ポリダイオード素子は、 （ａ） 前記半導体基板の表面に設けられた素子分離酸
化膜と、 （ｂ） 前記素子分離酸化膜の上に設けられた、Ｐ型層
とＮ型層を有するＰＮ接合用ポリシリコン層と、 （ｃ） 前記ＰＮ接合用ポリシリコン層を覆うように前
記半導体基板の上に設けられた層間絶縁膜と、 （ｄ） 前記層間絶縁膜中に設けられた、前記Ｐ型層を
露出させる第１のコンタクトホールと、前記Ｎ型層を露
出させる第２のコンタクトホールと、 （ｅ） 前記第１のコンタクトホール内に設けられ、前
記Ｐ型層に接続された、バリアメタルおよび／またはタ
ングステンプラグからなる第１の抵抗素子と、 （ｆ） 前記第２のコンタクトホール内に設けられ、前
記Ｎ型層に接続された、バリアメタルおよび／またはタ
ングステンプラグからなる第２の抵抗素子と、 （ｇ） 前記第１の抵抗素子を介在させて、前記Ｐ型層
に接続された第１の配線層と、 （ｈ） 前記第２の抵抗素子を介在させて、前記Ｎ型層
に接続された第２の配線層と、を備えた半導体装置。 - 【請求項１２】 周辺回路用ＰＭＯＳトランジスタとポ
リダイオード素子を有する半導体装置の製造方法であっ
て、 半導体基板の表面に素子分離酸化膜を形成する工程と、 前記素子分離酸化膜の上に、前記ポリダイオード素子の
母体となるポリシリコン層を形成する工程と、 前記ＰＭＯＳトランジスタのソース・ドレイン領域を形
成するためのＰ+ イオン注入と同時に、該Ｐ+ イオンを
前記ポリシリコン層中に注入し、それによって前記ポリ
ダイオード素子のＰ型層を形成する工程と、 前記ポリダイオード素子のＮ型層を形成する工程と、 前記半導体基板の上に前記ＰＭＯＳトランジスタを形成
する工程と、を備えた半導体装置の製造方法。 - 【請求項１３】 周辺回路用ＮＭＯＳトランジスタと、
ポリダイオード素子を有する半導体装置の製造方法であ
って、 半導体基板の表面に素子分離酸化膜を形成する工程と、 前記素子分離酸化膜の上に、前記ポリダイオード素子の
母体となるポリシリコン層を形成する工程と、 前記ＮＭＯＳトランジスタのソース・ドレイン領域を形
成するためのＮ+ イオン注入と同時に、該Ｎ+ イオンを
前記ポリシリコン層中に注入し、それによって前記ポリ
ダイオード素子のＮ型層を形成する工程と、 前記ポリダイオード素子のＰ型層を形成する工程と、 前記半導体基板の上に前記ＮＭＯＳトランジスタを形成
する工程と、を備えた半導体装置の製造方法。 - 【請求項１４】 ＮＭＯＳ型メモリセルトランジスタ
と、ポリダイオード素子を有する半導体装置の製造方法
であって、 半導体基板の表面に素子分離酸化膜を形成する工程と、 前記素子分離酸化膜の上に、前記ポリダイオード素子の
母体となるポリシリコン層を形成する工程と、 前記ＮＭＯＳ型メモリセルトランジスタのソース・ドレ
イン領域を形成するためのＮ+ イオン注入と同時に、該
Ｎ+ イオンを前記ポリシリコン層中に注入し、それによ
って前記ポリダイオード素子のＮ型層を形成する工程
と、 前記ポリダイオード素子のＰ型層を形成する工程と、 前記半導体基板の上に前記ＮＭＯＳ型メモリセルトラン
ジスタを形成する工程と、を備えた半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02586198A JP4392867B2 (ja) | 1998-02-06 | 1998-02-06 | 半導体装置およびその製造方法 |
| TW087110871A TW420831B (en) | 1998-02-06 | 1998-07-06 | Semiconductor memory device with poly-diode and process for preparing the same |
| US09/115,518 US6180996B1 (en) | 1998-02-06 | 1998-07-15 | Semiconductor device comprising a polydiode element |
| DE19838854A DE19838854A1 (de) | 1998-02-06 | 1998-08-26 | Halbleitervorrichtung und zugehöriges Herstellungsverfahren |
| KR1019980039188A KR100306733B1 (ko) | 1998-02-06 | 1998-09-22 | 반도체 장치 및 그 제조 방법 |
| US09/457,715 US6387745B1 (en) | 1998-02-06 | 1999-12-10 | Method of making a semiconductor device having a polydiode element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02586198A JP4392867B2 (ja) | 1998-02-06 | 1998-02-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11224939A true JPH11224939A (ja) | 1999-08-17 |
| JP4392867B2 JP4392867B2 (ja) | 2010-01-06 |
Family
ID=12177602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02586198A Expired - Fee Related JP4392867B2 (ja) | 1998-02-06 | 1998-02-06 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6180996B1 (ja) |
| JP (1) | JP4392867B2 (ja) |
| KR (1) | KR100306733B1 (ja) |
| DE (1) | DE19838854A1 (ja) |
| TW (1) | TW420831B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844596B2 (en) | 2000-09-21 | 2005-01-18 | Mitsubishi Denki Kabushiki Kaisha | Si-MOS high-frequency semiconductor device |
| KR100478667B1 (ko) * | 2001-12-13 | 2005-03-28 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US6914336B2 (en) | 2000-01-25 | 2005-07-05 | Nec Electronics Corporation | Semiconductor device structure and method for manufacturing the same |
| US8860081B2 (en) | 2008-07-10 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN110277494A (zh) * | 2018-03-15 | 2019-09-24 | 爱思开海力士有限公司 | 非易失性存储器件 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034401A (en) * | 1998-02-06 | 2000-03-07 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
| KR100997699B1 (ko) | 2002-03-05 | 2010-12-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 |
| JP4108444B2 (ja) * | 2002-10-31 | 2008-06-25 | 富士通株式会社 | 半導体装置の製造方法 |
| ITTO20021118A1 (it) * | 2002-12-24 | 2004-06-25 | St Microelectronics Srl | Dispositivo mos e procedimento di fabbricazione di |
| ITTO20021119A1 (it) * | 2002-12-24 | 2004-06-25 | St Microelectronics Srl | Dispositivo mos e procedimento di fabbricazione di |
| US7112488B2 (en) * | 2004-05-27 | 2006-09-26 | Micron Technology, Inc. | Source lines for NAND memory devices |
| US7755129B2 (en) * | 2005-08-15 | 2010-07-13 | Macronix International Co., Ltd. | Systems and methods for memory structure comprising a PPROM and an embedded flash memory |
| JP2007123431A (ja) * | 2005-10-26 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2007129264A2 (en) * | 2006-05-08 | 2007-11-15 | Nxp B.V. | Semiconductor device with insulated trench gates and isolation region |
| JP5448584B2 (ja) * | 2008-06-25 | 2014-03-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102274587B1 (ko) | 2014-07-16 | 2021-07-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| FR3051969A1 (fr) * | 2016-05-31 | 2017-12-01 | Stmicroelectronics Rousset | Procede de fabrication de diodes de puissance, en particulier pour former un pont de graetz, et dispositif correspondant |
| US10971633B2 (en) | 2019-09-04 | 2021-04-06 | Stmicroelectronics (Rousset) Sas | Structure and method of forming a semiconductor device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726456A (en) * | 1980-07-23 | 1982-02-12 | Hitachi Ltd | Semiconductor device |
| US4374391A (en) * | 1980-09-24 | 1983-02-15 | Bell Telephone Laboratories, Incorporated | Device fabrication procedure |
| US4616404A (en) | 1984-11-30 | 1986-10-14 | Advanced Micro Devices, Inc. | Method of making improved lateral polysilicon diode by treating plasma etched sidewalls to remove defects |
| US4835111A (en) * | 1987-02-05 | 1989-05-30 | Teledyne Industries, Inc. | Method of fabricating self-aligned zener diode |
| US5182627A (en) | 1991-09-30 | 1993-01-26 | Sgs-Thomson Microelectronics, Inc. | Interconnect and resistor for integrated circuits |
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| US5485031A (en) * | 1993-11-22 | 1996-01-16 | Actel Corporation | Antifuse structure suitable for VLSI application |
| JPH07283311A (ja) | 1994-04-11 | 1995-10-27 | Sony Corp | 半導体装置の配線接続構造とその製法 |
| US5594278A (en) * | 1994-04-22 | 1997-01-14 | Nippon Steel Corporation | Semiconductor device having a via hole with an aspect ratio of not less than four, and interconnections therein |
| US5554552A (en) | 1995-04-03 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company | PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof |
| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
| KR0183877B1 (ko) * | 1996-06-07 | 1999-03-20 | 김광호 | 불휘발성 메모리 장치 및 그 제조방법 |
| US5716880A (en) * | 1997-02-20 | 1998-02-10 | Chartered Semiconductor Manufacturing Pte Ltd. | Method for forming vertical polysilicon diode compatible with CMOS/BICMOS formation |
-
1998
- 1998-02-06 JP JP02586198A patent/JP4392867B2/ja not_active Expired - Fee Related
- 1998-07-06 TW TW087110871A patent/TW420831B/zh not_active IP Right Cessation
- 1998-07-15 US US09/115,518 patent/US6180996B1/en not_active Expired - Lifetime
- 1998-08-26 DE DE19838854A patent/DE19838854A1/de not_active Withdrawn
- 1998-09-22 KR KR1019980039188A patent/KR100306733B1/ko not_active IP Right Cessation
-
1999
- 1999-12-10 US US09/457,715 patent/US6387745B1/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914336B2 (en) | 2000-01-25 | 2005-07-05 | Nec Electronics Corporation | Semiconductor device structure and method for manufacturing the same |
| US6844596B2 (en) | 2000-09-21 | 2005-01-18 | Mitsubishi Denki Kabushiki Kaisha | Si-MOS high-frequency semiconductor device |
| KR100478667B1 (ko) * | 2001-12-13 | 2005-03-28 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US8860081B2 (en) | 2008-07-10 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN110277494A (zh) * | 2018-03-15 | 2019-09-24 | 爱思开海力士有限公司 | 非易失性存储器件 |
| CN110277494B (zh) * | 2018-03-15 | 2023-12-19 | 爱思开海力士有限公司 | 非易失性存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100306733B1 (ko) | 2001-10-19 |
| JP4392867B2 (ja) | 2010-01-06 |
| US6387745B1 (en) | 2002-05-14 |
| US6180996B1 (en) | 2001-01-30 |
| DE19838854A1 (de) | 1999-08-19 |
| KR19990071395A (ko) | 1999-09-27 |
| TW420831B (en) | 2001-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5241485B2 (ja) | Ｓｏｃ用途のための高密度トレンチ・ベース不揮発性ランダム・アクセスｓｏｎｏｓメモリ・セルの構造及びこれを製造する方法 | |
| US7611942B2 (en) | Semiconductor integrated circuit device and a method of manufacturing the same | |
| US7601581B2 (en) | Method of manufacturing a semiconductor device | |
| KR100798194B1 (ko) | 트윈-웰을 갖는 불휘발성 반도체 기억 장치 | |
| JP4392867B2 (ja) | 半導体装置およびその製造方法 | |
| US8455923B2 (en) | Embedded NOR flash memory process with NAND cell and true logic compatible low voltage device | |
| US6741501B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| JP2007173821A (ja) | プログラミング速度を改善したｅｅｐｒｏｍ、その製造方法及びその駆動方法 | |
| EP0682364B1 (en) | Method for manufacturing a nonvolatile semiconductor memory device | |
| US6653183B2 (en) | Single-poly EPROM and method for forming the same | |
| JP4405489B2 (ja) | 不揮発性半導体メモリ | |
| US7759727B2 (en) | Method and apparatus for shielding tunneling circuit and floating gate for integration of a floating gate voltage reference in a general purpose CMOS technology | |
| JP2009054942A (ja) | 不揮発性半導体記憶装置 | |
| US7595237B2 (en) | Non-volatile memory cell with a hybrid access transistor | |
| WO1995025345A1 (en) | A method for forming a virtual-ground flash eprom array with floating gates that are self aligned to the field oxide regions of the array | |
| JPH10256513A (ja) | 半導体装置およびその製造方法 | |
| JP2012216857A (ja) | 半導体装置の製造方法 | |
| US20040084718A1 (en) | Structure, fabrication method and operation method of flash memory | |
| JP5732574B2 (ja) | 半導体装置の製造方法 | |
| US11563111B2 (en) | Method of manufacturing semiconductor device having split-gate memory and MISFET | |
| JP3382157B2 (ja) | 半導体装置及びその製造方法 | |
| JP3393911B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3216615B2 (ja) | 半導体装置の製造方法 | |
| JP4994437B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| WO1995025352A1 (en) | A virtual-ground flash eprom with reduced-step-height field oxide regions in the array |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050203 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070807 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091006 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091013 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131023 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |