KR100478667B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판과, 이 반도체 기판에 소자 분리 영역에 의해 구획된 복수의 소자 영역과, 이들 소자 영역이 형성된 상기 반도체 기판을 피복하는 층간 절연막에 매립되어 상기 각 소자 영역 또는 이 각 소자 영역에 접속된 도체층에 접속되는 도전체 플러그와, 상기 층간 절연막 상에 형성되어 상기 각 도전체 플러그에 접속되는 배선층을 갖고, 상기 도전체 플러그는, 상기 배선층의 길이 방향과 직교하는 방향에서의 직선이 도전체 플러그 상면을 통과하는 형태로 상기 배선층과 동일 피치로 배열되며, 또한, 상기 도전체 플러그를 상기 반도체 기판의 주면에 평행한 면으로 절단한 절단면의 중심을 통과하는 분할선과 도전체 플러그 절단면 단부와의 2개의 교점 사이의 거리를 컨택트 직경으로 정의했을 때, 상기 분할선을 절단면 내에서 360° 회전하는 사이에 컨택트 직경이 3개 이상의 극대값과 3개 이상의 극소값을 갖도록 이루어지는 반도체 장치가 제공된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치의 컨택트 및 배선층에 관한 것으로, 특히 NAND형 EEPROM이나 NOR형 EEPROM의 데이터 전송선 컨택트로 대표되는, 최소 가공 치수로 배열되는 컨택트에 적용된다.
반도체 장치에서의 종래의 배선 컨택트의 구조예로서, 도 68∼도 71에 NAND형 EEPROM의 예를 도시한다. 도 68은 셀 어레이의 평면도이고, 도 69는 도 68의 68-68 라인을 따라 절단한 단면도, 도 70은 도 68의 69-69 라인을 따라 절단한 단면도, 도 71은 도 68의 70-70 라인을 따라 절단한 단면도이다. 셀 어레이는 실리콘 기판(1)의 p형 웰에 형성된다. 소자 분리 절연막(2)에 의해 구획된 스트라이프 형상으로 배열되는 소자 영역에, 소스, 드레인으로 되는 n형 확산층(3)을 인접하는 것끼리 공유하는 형태로 복수의 불휘발성 메모리 셀이 직렬 접속된 NAND형 셀 유닛이 형성된다.
메모리 셀은, 부유 게이트(4)와 제어 게이트(5)가 적층된 구조를 갖고, 제어 게이트(5)는, 도 68에 도시한 바와 같이 한 방향으로 연속하는 워드선 WL로서 패턴 형성된다. NAND 셀 유닛의 양 단부에는 선택 트랜지스터가 형성되고, 그의 게이트 전극(6)은 워드선 WL과 평행하는 제어 게이트선 SSL, GSL로서 연속적으로 패턴 형성된다.
NAND 셀 유닛의 드레인측 단부, 소스측 단부의 확산층(3)은 각각, 층간 절연막(10a)에 매립된 도전체 플러그(컨택트 플러그)(11a, 11b)를 통해, 제1 배선층(12a, 12b)에 접속된다. 소스측의 제1 배선층(12b)은, 도 68에 도시한 바와 같이, 워드선 WL과 평행하게 연장되는 공통 소스선 SL로 된다. 드레인측의 제1 배선층(12a)은, 비트선으로의 인출 배선(중계 배선)이고, 이 위에 형성된 층간 절연막(10b) 상에 형성되는 비트선(BL)(13)에 접속된다.
비트선측의 컨택트(11a)에 주목하면, 도 68에 도시한 바와 같이, 원형(또는 타원형)을 이루어 형성되며, 배선층(12a)과 직교하는 방향으로 배열된다. 배선층(12a)과 직교하는 방향의 컨택트(11a)의 배열 피치는, 소자 영역과 소자 분리 영역의 폭에 의존하지만, 예를 들면 최소 가공 치수를 F로 하고, 소자 영역을 2F 피치로 형성했을 때, 컨택트(11a)의 배열 피치도 2F로 된다. 한편, 비트선측의 컨택트(11a)와 공통 소스선측의 컨택트(11b)의 간격, 즉 비트선 방향의 간격은, 예를 들면 40∼100F로 된다.
컨택트(11a, 11b)는, 인 등의 불순물을 고농도로 도핑한 다결정 실리콘으로 매립되며, 제1 배선층(12a, 12b)은 텅스텐 등의 금속으로 매립되어 있다. 배선층(12a, 12b)은 여기서는, 비트선 방향으로 3F보다 긴 비트선으로의 중계용 배선이며, 이하의 논의에서는, 그 배선층(12a)과 컨택트(11a)의 관계를 다루지만, 보다 일반적으로는, 긴 직선형의 조밀한 금속 패턴이면 되고, 컨택트(11b)를 직접 비트선에 접속하는 경우의 비트선과 컨택트의 관계에 대하여 마찬가지의 의론이 적합하다.
리소그래피 마진을 확보하기 위해서는, 컨택트 배열 피치가 2F인 경우, 원형 형상인 컨택트(11a)의 직경은 F보다 크고, 배선 폭은 F인 것이 바람직하다. 이 경우, 배선층(12a)에 직교하는 방향의 단면에서는, 컨택트 직경보다 배선층 폭이 작다.
소자의 미세화가 진행됨에 따라, 상기한 바와 같은 컨택트를 1번의 리소그래피로 형성하는 종래 기술에는 다음과 같은 문제점이 있다. 1번에 광 리소그래피로 형성하는 경우에는, 당연히, 파장에 의한 공간 주파수의 제한을 받기 때문에, 원형 또는 타원형의 컨택트가 형성된다. 제1 문제는, 도 72a에 도시한 바와 같은 컨택트의 리소그래피 마진의 저하이다. 원형 또는 타원형의 컨택트는 인접 컨택트간 거리가 좁아지면 쇼트되기 쉬워진다. 또한, 광에 의한 리소그래피를 이용하고, 포지티브 레지스트를 이용한 경우에는, 컨택트간에도 일부 광에 의한 노광이 행해지기 때문에, 컨택트 배열의 간격이 작은 부분은, 노광량이 증대되어, 패턴의 소실이 발생하기 쉬워진다.
이 마진 저하를 방지하기 위해 컨택트 직경을 작게 하면, 리소그래피로 컨택트를 개구하는 것이 곤란해진다. 이것은, 라인/스페이스 패턴에 비해, 컨택트홀 패턴에서는, 노광 강도가 작아지기 때문에, 노광 감도가 낮아져, 충분한 초점 심도를 가지므로, 충분한 노광 변동 허용 폭을 가진 상태 그대로 미세한 컨택트를 개구하는 것이 곤란해지기 때문이다. 왜냐하면, 임의의 방향에서의 광 강도의 공간 주파수는, 소위 한계 해상 이하로 되는 것을 생각하면, 2개의 방향에 동시에 한계 해상의 최소선 폭을 얻을 수 없다는 것이 명백하다. 따라서, 이 문제점은 리소그래피 시에 컨택트를 2축이 거의 동일한 사이즈의 직경을 갖는 원형 또는 타원형으로 형성하는 것에 기인한다.
제2 문제점은, 도 72b에 도시한 바와 같은, 컨택트(11a)와 배선층(12a) 사이의 정합 여유의 저하이다. 인접 컨택트 간격이 좁아지면, 배선층의 컨택트에 대한 비정합 때문에, 배선층이 인접 컨택트와 쇼트되기 쉬워진다. 이 문제점은 리소그래피 시에 배선층과 컨택트를 따로따로 형성하는 것에 기인한다.
또한, 컨택트는 종래 1층의 기초에 대하여 정합이 이루어지기 때문에, 예를 들면, 컨택트(11a)를 게이트 전극(5, 6)에 대하여 위치 정렬(즉, 직접 정합)을 행하면, 컨택트(11a)는 게이트 전극(5, 6)과 직교하는 스트라이프를 이루는 소자 영역에 대해서는, 간접 정합 상태로 된다. 따라서, 컨택트와 소자 영역의 비정합이 직접 정합의 비정합보다 √2배 이상 증가하고, 소자 영역과 컨택트 영역과의 비정합 때문에, 소자 분리 영역까지 컨택트가 형성된다. 도 70 및 도 71은, 그와 같은 비정합의 모습을 도시하고 있으며, 컨택트(11a, 11b)가 소자 분리 절연막(2)의 엣지를 관통하여 n형 확산층(3) 아래의 p형 웰까지 도달하면, p형 웰과 컨택트재와의 내압이 저하된다.
한편, 컨택트(11a)를 소자 영역에 대하여 정합을 행한 경우에는, 게이트 전극(5, 6)과 컨택트(11a)가 직접 정합하게 된다. 이 때문에, 컨택트(11a)와 선택 게이트선 SSL이 되는 게이트 전극(6)의 단락을 방지하기 위해, 정합 여유를 크게 확보할 필요가 있다. 이것은, 비트선 방향의 메모리 셀 어레이 길이가 길어져, 칩 면적이 증대되는 원인이 된다.
본 발명에 따르면, 반도체 기판과, 이 반도체 기판에 소자 분리 영역에 의해 구획된 복수의 소자 영역과, 이들 소자 영역이 형성된 상기 반도체 기판을 피복하는 층간 절연막에 매립되어 상기 각 소자 영역 또는 이 각 소자 영역에 접속된 도체층에 접속되는 도전체 플러그와, 상기 층간 절연막 상에 형성되어 상기 각 도전체 플러그에 접속되는 배선층을 갖고, 상기 도전체 플러그는, 상기 배선층의 길이 방향과 직교하는 방향에서의 직선이 도전체 플러그 상면을 통과하는 형태로 상기 배선층과 동일 피치로 배열되며, 또한 상기 도전체 플러그를 상기 반도체 기판의 주면에 평행한 면으로 절단한 절단면의 중심을 통과하는 분할선과 도전체 플러그 절단면 단부와의 2개의 교점 사이의 거리를 컨택트 직경으로 정의했을 때, 상기 분할선을 절단면 내에서 360° 회전하는 사이에 컨택트 직경이 3개 이상의 극대값과 3개 이상의 극소값을 갖도록 이루어지는 반도체 장치가 제공된다.
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
[실시예 1]
도 1a∼도 1d는 본 발명의 실시예에 따른 반도체 장치의 배선층과 그의 컨택트부의 구조를 도시하고 있다. 도 1a는 상호 평행한 복수개의 배선층(106)이 배치된 영역의 평면도이고, 도 1b는 도 1a의 1B-1B 라인을 따라 절단한 단면도, 도 1c는 도 1a의 1C-1C 라인을 따라 절단한 단면도, 도 1d는 도 1a의 1D-1D 라인을 따라 절단한 단면도이다. 도 1e는, 하나의 배선층(106)과 이것과 일체인 컨택트(도전체 플러그)(105)의 부분 사시도를, 주위의 절연막을 제외하고 도시하고 있다. 본 발명의 적용에서는, 배선층(106)은 적어도 3개가 필요하며, 도면에서는 3개의 배선층 부분을 도시하고 있다.
실리콘 기판(101)의 p형 웰 영역이 소자 분리 절연막(102)에 의해, 복수개의 스트라이프 형상의 소자 영역으로서 소정 피치로 구획되며, 각 소자 영역에는 소스, 드레인 등으로 되는 n형 확산층(103)이 형성되어 있다. 각 n형 확산층(103)에 각각 접속되는 배선층(106)과 이것과 일체인 컨택트 플러그(도전체 플러그)(105)가, 층간 절연막(104)에 매립 형성되어 있다.
컨택트 플러그(105)는, 그 평면 구조가 도 1a에 도시한 바와 같이 4변 a1, a2, b1, b2를 갖는 구형 패턴을 갖고, 배선층(106)의 길이 방향과 직교하는 방향으로 일렬로 배열되어 있다. 최소 가공 치수를 F로 하여, 설계상, 배선층(106)이 라인/스페이스=F/F로 형성되는 것으로 하였을 때, 컨택트 플러그(105)는 예를 들면, F×F의 구형 패턴으로 2F 피치로 배열된다. 컨택트 플래그(105)를 정의하는 4변 중, 배선층(106)의 길이 방향을 따른 2변 b1, b2는 배선층(106)의 폭과 비정합이 없는 상태로 형성되며, 나머지 2변 a1, a2는 복수의 컨택트간에서 직선 상에 일치되어 형성되어 있다. 구체적으로, 컨택트 플러그(105)와 배선층(106)은, 텅스텐, 알루미늄, 구리 등의 금속 재료이고, Ti, Ta, TaN, TiN으로 이루어지는 배리어 메탈(107)을 개재하여 컨택트홀 및 배선홈에 매립되어 있다.
본 실시예에서는, 컨택트홀을 가공하기 위한 리소그래피에 의한 레지스트 패턴은, 후에 구체적으로 설명하는 바와 같이, 종래의 원형이나 타원형의 창이 아니라, 컨택트 폭(도면의 예의 경우 F)보다, 도 1a의 1B-1B 방향으로 적어도 3배 이상 긴, 직선 형상(띠 형상)의 개구로서 형성된다. 여기서, "3배"는, 도시한 바와 같은 적어도 3개의 배선층의 컨택트를 문제로 하고 있기 때문이며, 보다 다수개의 배선과 그 컨택트의 경우에는, 이들 배선의 배열 방향으로 가늘고 긴 직선 형상의 개구로 된다.
이와 같은 레지스트 패턴을 이용함으로써, 컨택트간 거리의 미세화에 의한 리소그래피 마진의 저하의 문제가 저감된다. 1번의 리소그래피로 형성하는 종래의 원형 컨택트의 경우에는, 이와 같은 직선 형상의 창을 갖는 레지스트 패턴을 이용하는 것은, 인접하는 컨택트간의 단락의 제한 때문에 불가능하였다.
또한 본 실시예에서는, 컨택트(105)를 정의하는 4변 중, 인접 컨택트간에 마주 보는 2변 b1, b2는, 배선층(106)의 폭과 비정합이 없도록, 컨택트 플러그(105)와 배선층(106)이 일체로 형성되어, 종래와 같은 컨택트 플러그와 배선층과의 비정합의 문제가 해결된다.
도 2a, 도 2b∼도 5a, 도 5b를 참조하여, 본 실시예의 구조를 실현하기 위한 제조 방법을 설명한다. 각 도 a는, 도 1a에 대응하는 평면도이고, b는 그의 B-B 단면도이다. 여기서 컨택트는, 반도체 기판에 형성되는 확산층에 접속되는 배선 컨택트를 나타내고 있지만, 보다 일반적으로는 컨택트가 접촉하는 기초가 도전체 영역이면 되고, 확산층 이외에 예를 들면 기초 금속 배선층에 접속하는 컨택트에 대해서도 마찬가지로 실시할 수 있다.
도 2a, 도 2b에 도시한 바와 같이, 실리콘 기판(101)의 p형 웰 영역은, STI법에 의해, 깊이 0.05∼0.5㎛의 실리콘 산화막으로 이루어지는 소자 분리 절연막(102)에 의해 스트라이프 형상의 소자 영역이 구획되며, 각 소자 영역에는 n형 확산층(103)이 형성된다. 각 부의 도전형은 일례에 불과하다. 소자 분리 영역은, 2B-2B 방향으로, 후에 형성하는 컨택트와 동일 피치(예를 들면, 2F 피치)로 형성되며, 소자 영역/소자 분리 영역=F/F로 된다.
확산층(103)이 형성된 기판 상에는, 배리어 절연막(108)을 개재하여 층간 절연막(104)이 형성된다. 배리어 절연막(108)은, 컨택트홀 형성 시에 에칭 제어성이 부족하여 컨택트홀이 소자 분리 영역으로 떨어져, p형 웰과 컨택트와의 내압 불량이 발생하는 것을 방지하기 위한 에칭 스토퍼층으로, 실리콘 질화막이나 실리콘산질화막, 또는 산화 알루미늄막이다. 배리어 절연막(108)을 퇴적하기 전에, 버퍼 절연막으로서, 기판의 산화 또는 퇴적법에 의해 1㎚ 내지 50㎚의 범위의 실리콘 산화막을 작성해도 된다. 층간 절연막(104)은, 실리콘 산화막이나 BPSG, PSG 등의 실리케이트 유리나, HSQ나 SiLK 등이며, 막 두께는 10∼1000㎚ 정도이다. 층간 절연막(104) 상에는 또한, 실리콘 질화막이나 실리콘산질화막 혹은 산화 알루미늄막 등의 배리어 절연막(201)을 퇴적한다.
상부 배리어 절연막(201)은, 컨택트홀 에칭 시의 컨택트(105)의 2변 b1, b2를 정의하는 마스크로서 이용된다. 상하 배리어 절연막(108, 201)은, 층간 절연막(104)막에 대한 에칭 선택비를 갖는 것이 필요하며, 공통의 재료인 것이 바람직하다. 하부의 배리어 절연막(108)의 두께는 10∼1000㎚ 정도, 상부의 배리어 절연막(201)의 두께는 5∼100㎚ 정도로 한다.
다음으로, 리소그래피와 RIE 등의 이방성 에칭에 의해, 도 3a, 도 3b에 도시한 바와 같이, 배리어 절연막(201)과 층간 절연막(104)의 일부를 에칭하여, 스트라이프 형상의 서로 평행한 복수개의 배선홈(202)을 형성한다. 배선홈(202)은, 소자 영역의 피치와 동일한 2F 피치로 소자 영역에 정합된 상태로 형성한다. 층간 절연막(104)의 에칭 깊이가 배선홈(202)의 깊이, 즉 후에 매립 형성되는 배선층의 두께로 된다. 이 깊이는 5㎚ 내지 500㎚의 범위로 한다.
계속해서, 도 4a, 도 4b에 도시한 바와 같이, 배선홈(202)과 거의 직교하는 방향으로 직선 형상의 개구(204)를 갖는 레지스트(203)를 리소그래피에 의해 패터닝한다. 이 레지스트 패턴의 개구(204)와 배선홈(202)에 의해, 컨택트 영역이 정의되게 된다. 그리고, 레지스트(203) 및 배리어 절연막(201)을 마스크로 하여 층간 절연막(104)을 이방성 에칭에 의해 에칭하여, 배선홈(202)과 직교하는 방향으로 일렬에 배열되는 컨택트홀(205)을 형성한다.
이 때 에칭 조건은, 레지스트(203) 및 배리어 절연막(201)에 대하여 선택비를 갖는 조건인 것이 필요하고, 오버 에칭에 의한 기판(또는 하층 배선)의 깍임을 방지하기 위해서는, 배리어 절연막(108)에 대해서도 선택비를 갖는 조건인 것이 바람직하다. 또한, 기판(또는 하층 배선)의 깍임이 문제로 되지 않는 경우 또는 기판(또는 하층 배선)에 대하여 충분한 선택비를 갖는 에칭이 가능한 경우에는, 하부 배리어 절연막(108)은 불필요하다. 레지스트 패턴(203)의 개구(204)의 폭을 F로 하면, 컨택트홀(205)은, F×F의 구형 패턴이고, 그 2변 b1, b2는, 배선홈(202)의 엣지와 정합되며, 다른 2변 a1, a2는, 레지스트 패턴(203)에 의해 직선 상에 나란히 배열된다.
계속하여, 도 5a, 도 5b에 도시한 바와 같이, 레지스트(203)를 제거한 후에, 컨택트홀(205)의 저부에 노출되는 배리어 절연막(108)을 이방성 에칭하여, 확산층(102)을 노출시킨다. 이 때, 반도체 기판 및 층간 절연막에 대하여 선택비를 갖는 조건이도록 한다. 이것은, 후공정으로서, 배리어 절연막(108)을 박리하는 웨트 공정을 필요로 하지 않고, 도 5b에 도시한 배리어 절연막(108)의 층간 절연막(102)에 대한 후퇴를 억제하여, 컨택트홀(205)의 순테이퍼를 유지하고, 컨택트 직경(205)을 작게 유지하는 데에 바람직하다. 예를 들면 하방 배리어 절연막(108)의 도 4의 공정의 나머지 두께가, 상방 배리어 절연막(201)의 최대 두께보다 얇은 경우에는, 상방 배리어 절연막(201)을 예를 들면 고온의 인산 등의 웨트 에칭에 의해 박리된다. 도 5b는 상술한 웨트 에칭을 행한 경우의 단면도로, 하방 배리어 절연막(108)의 단부가 후퇴하고 있는 모습을 도시하고 있다. 웨트 에칭을 행하지 않은 경우에, 배리어 절연막(108)이 층간 절연막보다 후퇴하지 않는 경우에 대해서는 후에 설명한다.
이 후, 예를 들면, 인이나 비소 불순물을, 예를 들면 1×1013㎝-2 이상 1×1016㎝-2의 도우즈량으로 이온 주입하여, 컨택트 부분의 n형 확산층 영역의 저항율을 저하시켜도 된다. 그리고, Ti, Ta, TaN, TiN 등의 배리어 메탈을, 1㎚ 내지 100㎚의 범위에서, 예를 들면 스퍼터나 CVD법에 의해 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 10㎚ 내지 1000㎚의 두께로 퇴적하여, 컨택트홀(205) 및 배선홈(202)을 매립한다. 그 후, CMP(Chemical Mechanical Polishing) 등으로 에치백한다. 이에 의해, 도 1a∼도 1d에 도시한 배선과 컨택트 구조가 얻어진다.
또한, 배리어 메탈(107)의 성막법으로서는, CVD법이, 보다 어스펙트가 높은 컨택트홀에 균일하게 퇴적할 수 있기 때문에, 바람직하다. 본 실시예에서는, 컨택트홀에 배선층 금속을 매립하고 있기 때문에, p형 반도체층 및 n형 반도체층 모두 저항성 접촉의 컨택트를 형성할 수 있다. 또한, 배리어 절연막(108)을 얇게 형성할 수 있어, 배리어 절연막(108)에 의한 반도체 기판 상 소자에 대한 스트레스나 열화를 저감할 수 있다. 또한, 반도체 기판에 단차가 발생하고 있는 경우라도, 배리어 절연막(108)이 얇기 때문에, 단차가 배리어 절연막(108)으로 메워지지 않아 보다 균일한 에칭 스토퍼막을 형성할 수 있다.
[실시예 2]
도 6a∼도 6e는, 실시예 1을 변형한 실시예 2의 반도체 장치의 배선층과 그의 컨택트부의 구조를, 도 1a∼도 1e에 대응시켜 도시하고 있다. 앞의 실시예 1과 대응하는 부분에는 동일 부호를 붙이고 있다. 앞의 실시예 1과 다른 점은 다음과 같다.
앞의 실시예 1에서는, 배선층(106)과 컨택트 플러그(105)를 1회의 퇴적 공정으로 동일한 배선층 재료에 의해 형성한 데 대하여, 본 실시예 2에서는, 배선층(106)과 컨택트 플러그(105)가 별개의 재료에 의해 형성되어 있다. 즉, 컨택트 플러그(105)는, 인이나 비소를 예를 들면 1×1019㎝-3 이상 1×1022㎝ -3 이하로 도핑한 다결정 실리콘이나 단결정 실리콘, 비정질 실리콘, SiGe 혼정, SiGeC 혼정 등, 배선층(106)과 다른 재료에 의해 컨택트홀의 도중까지 매립되어 있다. 배선층(106)은, 배선홈과, 컨택트홀의 컨택트 플래그(105)의 상부에 매립되어 있다.
배선층(106)의 기초에 배리어 메탈(107)이 형성되는 것은 실시예 1과 동일하다
본 실시예 2의 제조 공정을, 도 7a, 도 7b∼도 11a, 도 11b를 참조하여 설명한다. 도 7a, 도 7b는 앞의 실시예 1의 도 2a, 도 2b에 대응하지만, 층간 절연막(104)의 기초인 배리어 절연막(108)이, 층간 절연막(104) 상의 배리어 절연막(201)보다 두껍게 되어 있다. 예를 들면, 배리어 절연막(201)의 두께는 3∼100㎚ 정도, 배리어 절연막(108)의 두께는 5∼200㎚ 정도로 한다. 이와 같은 막 두께 관계로 설정함으로써, 배리어 절연막(201)을 박리하는 공정을 생략할 수 있기 때문에 바람직하다. 보다 정확하게는, 도 8a, 도 8b에 도시한 바와 같이 배선홈(202)을 가공한 후의 배리어 절연막(201)의 남은 막 두께 t1보다, 배리어 절연막(108)의 막 두께 t2를 두껍게 한다.
도 8a, 도 8b에 도시한 바와 같이 배선홈(202)을 에칭 가공하고, 계속해서 도 9a, 도 9b에 도시한 바와 같이 컨택트홀(205)을 에칭 가공하는 것은, 앞의 실시예 1과 마찬가지이다. 이 후, 레지스트(203)를 제거한 후에, 도 10a, 도 10b에 도시한 바와 같이, 배리어 절연막(108)을 이방성 에칭한다. 이 때, 반도체 기판 및 층간 절연막에 대하여 선택비를 갖는 조건이도록 하는 것이, 후공정으로서, 배리어 절연막을 박리하는 웨트 공정을 필요로 하지 않고, 배리어 절연막(108)의 층간 절연막에 대한 후퇴가 없어, 순테이퍼와 컨택트 직경을 작게 유지할 수 있기 때문에, 바람직하다. 또한, 예를 들면 배리어 절연막(108)의 도 9의 공정에서의 남은 막 두께가, 배리어 절연막(201)의 최대 두께보다 두껍도록 하면, 배리어 절연막(108)을 에칭하는 공정에서 배리어 절연막(201)의 박리도 동시에 행할 수 있다.
이상과 같이 배선홈(202)과 컨택트홀(205)을 패터닝한 후, 예를 들면 인, 또는 비소 불순물을 고농도로 도핑한 다결정 실리콘으로 매립하고, 이방성 에칭 또는 CDE(Chemical Dry Etching) 등의 등방성 에칭에 의해 에치백하고, 도 11a, 도 11b에 도시한 바와 같이, 컨택트홀(205)의 도중까지 컨택트 플러그(105)를 매립한다.
이 후는, Ti, Ta, TaN, TiN 등의 배리어 메탈(107)을 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 퇴적하고, CMP 등으로 에치백하고, 도 6a∼도 6c에 도시한 바와 같이, 배선층(106)을 매립한다. 배선층(106)은 컨택트홀(205)의 상부에도 매립된다.
본 실시예 2의 효과를 이하에 설명한다.
일반적으로 컨택트의 어스펙트비가 높아지면, 배리어 메탈의 커버리지가 불충분해지기 쉽다. 그 결과, 매립 금속의 퇴적 이상이나, 컨택트 기판(또는 하층 배선)간의 누설 전류가 커진다. 실시예 2에서는 컨택트를 다결정 실리콘으로 매립하고 있기 때문에, 배리어 메탈의 커버리지 부족에 기인하는 누설 전류의 증대를 방지할 수 있고, 또한 컨택트 하부를 먼저 매립하기 때문에, 컨택트 상부를 포함하는 배선층을 매립하기 위한 어스펙트가 작아져, 배리어 메탈 및 금속의 매립 특성이 향상된다.
또한, 컨택트 매립재로 다결정 Si나 SiGe, 또는 비정질 Si, SiGe를 이용한 경우에는, Si나 SiGe를 금속보다 매우 커버리지가 양호한 CVD법으로 매립할 수 있어, 높은 어스펙트 구조라도 안정적으로 매립할 수 있다. 또한, 불순물을 첨가한 컨택트 매립재로 다결정 Si나 SiGe를 이용한 경우에는, 불순물을 기판으로 확산시킴으로써, 재확산 이온 주입을 행하지 않아도 안정된 컨택트 저항을 얻을 수 있다. 또한, 배리어 메탈이 컨택트 하부의 매립에서는 불필요하기 때문에, 컨택트가 미세화되어도 안정된 n형 영역과의 컨택트 저항을 실현할 수 있다.
한편, 여기까지의 실시예 1, 2에서는, 상부 배리어 절연막(201)의 에치백 시에 등방성 에칭을 이용하면, 하부 배리어 절연막(108)도 에칭되어, 컨택트간의 단락 마진이 저하되기 쉽다고 하는 문제가 있다. 이 점을 개량한 실시예 3을 다음에 설명한다.
[실시예 3]
도 12a∼도 12e는, 실시예 3의 반도체 장치의 배선층과 그의 컨택트부의 구조를, 도 6a∼도 6e에 대응시켜 도시하고 있다. 또한 도 13a, 도 13b∼도 16a, 도 16b는, 그 제조 공정을, 도 7a, 도 7b∼도 11a, 도 11b와 대응시켜 도시하고 있다. 앞의 실시예 1, 2와 대응하는 부분에는 동일 부호를 붙이고 있다. 컨택트 플러그(105)와 배선층(106)을 별개의 재료로 매립하여 형성하는 것은, 실시예 2와 마찬가지이다.
실시예 3에서는, 층간 절연막(104)의 상부 배리어 절연막(201)의 두께는, 하부 배리어 절연막(108)보다 두껍다. 구체적으로, 상부 배리어 절연막(201)의 두께를 10∼1000㎚ 정도로 하고, 하부 배리어 절연막(108)의 두께는 5∼100㎚ 정도로 한다. 도 13a∼도 15a, 도 15b까지의 배선홈(202) 및 컨택트홀(205)의 패터닝 공정은, 실시예 1, 2와 동일하다. 도 15a, 도 15b의 레지스트(203)를 제거한 후에, 배리어 절연막(108)을 이방성 에칭한다. 이 때, 반도체 기판 및 층간 절연막에 대하여 선택비를 갖는 조건을 만족시키도록 하는 것이, 후공정으로서, 배리어 절연막을 박리하는 웨트 공정을 필요로 하지 않고, 배리어 절연막(108)의 층간 절연막에 대한 후퇴가 없이, 순테이퍼와 컨택트 직경을 작게 유지하기 때문에 바람직하다. 본 실시예에서는, 도 16a, 도 16b에 도시한 바와 같이, 상부 배리어 절연막(201)을 박리하기 전에, 컨택트 플러그(105)의 매립을 행한다.
예를 들면, 인이나 비소 불순물을, 예를 들면 1×1019㎝-3 이상 1×1021㎝ -3 이하로 도핑한 다결정 실리콘이나 SiGe 혼정으로 이루어지는 컨택트 매립재를 퇴적하여 에치백하고, 도 16a, 도 16b에 도시한 바와 같이, 컨택트홀(205)의 도중까지 컨택트 플러그(105)를 매립한다. 그 후, 층간 절연막(104) 상에 남은 배리어 절연막(201)을 박리한다.
컨택트 플러그(105)의 에치백 후의 상면 위치는, 배선홈(202)의 저부보다 깊고, 하부 배리어 절연막(108)의 상면 위치보다 높아지도록 한다. 이것이, 배선 저항을 낮추어, 배리어 절연막(108)의 의도하지 않은 후퇴를 방지하기 때문에 바람직하다. 또한 배리어 절연막(201)의 에칭에서는, 층간 절연막(104) 및 컨택트 플러그(105)에 대한 선택비를 갖는 에칭액이나 가스, 예를 들면, 80∼130℃로 가열한 인산을 이용한, 에칭 손상이 적은 등방성 에칭을 이용한다. 이 때, 배리어 절연막(108)은 컨택트 플러그(105)에 의해 피복되어 단부면이 노출되지 않기 때문에, 앞의 실시예와 같이 에칭되지 않아, 순테이퍼로 형상이 보다 양호한 컨택트를 형성할 수 있다.
이 공정에는 매우 선택비가 높은 등방성 에칭 조건을 이용할 수 있기 때문에, 컨택트의 배열 방향으로 긴 직선 형상 창을 통해 컨택트홀 에칭을 행할 때에 배리어 절연막(201)에 단차가 형성되어도, 층간 절연막(104)까지는 단차가 전사되지 않은 상태로 할 수 있다. 이에 의해, 인접하는 컨택트간의 층간 절연막(104)의 높이를, 컨택트가 형성되지 않은 부분과 마찬가지로 높게 유지할 수 있어, 인접하는 컨택트 및 배선간의 단락을 방지할 수 있다.
컨택트 플러그 매립 후, Ti, Ta, TaN, TiN 등의 배리어 메탈(107)을 퇴적하고, 텅스텐, 알루미늄, 구리 등의 금속 재료로 배선층(106)을 매립하고, CMP 등으로 에치백하여, 도 12a∼도 12e에 도시하는 구조를 얻는다.
이상과 같이 본 실시예에서는, 배리어 절연막(201)의 박리 시, 컨택트 플러그(105)가 이미 매립되어 있기 때문에, 하방 배리어 절연막(108)은 노출되지 않는다. 따라서, 하부 배리어 절연막(108)이 상부 배리어 절연막(201)과 동시에 에칭되지 않아, 컨택트간의 단락 마진이 향상된다.
이상으로 설명한 실시예 1∼3은, 이하의 효과를 공통으로 갖는다.
① 이들 실시예에서는, 배선층의 길이 방향 및 이것에 직교하는 2개의 방향의 리소그래피에 의해, 구형(사각형)의 컨택트의 2방향의 길이를 독립적으로 제어할 수 있다. 특히, 종래 이용해 온 원형 컨택트의 경우의 원형 패턴의 리소그래피와 달리, 2개 방향의 리소그래피는 직선 형상 패턴을 이용할 수 있어, 원형 패턴보다, 노광 강도를 크게 하여, 노광 감도를 상승시키므로, 충분한 초점 심도와 충분한 노광 변동 허용 폭을 갖은 상태로 컨택트홀을 개구할 수 있다.
또한, 2방향 각각에 최소 선 폭을 얻을 수 있기 때문에, 종래보다 미세한 컨택트를 형성할 수 있고, 배선 폭 방향의 컨택트 직경과 배선 폭을 실질적으로 같게 할 수 있다. 또한, 이상의 실시예에서, 컨택트(105)의 매립 후에, 배선 금속의 매립에 앞서서, 밀착성 향상과 오염 저하를 위해 층간 절연막(104)이나 배리어 절연막(201)을 약간 에칭하는 경우가 있다. 이 경우에는, 배선홈(202)의 단부의 후퇴에 의해, 배선 금속 폭은 배선 폭 방향의 컨택트 직경보다 커진다.
종래 기술에서는, 동일한 해상도의 장치를 이용한 경우, 도 68에 도시한 바와 같이, 2축 방향 각각에 최소 선 폭을 얻을 수 없기 때문에, 컨택트 패턴은 배선 폭보다도 커지게 된다. 이에 대하여 본 발명에서는, 임의의 배선층의 컨택트와 이에 인접하는 배선층 사이의 거리를, 배선층 폭이 컨택트 직경 이상으로 되는 경우에도, 종래예에 비해 크게 확보할 수 있다. 따라서, 컨택트의 최대 직경을 종래보다 작게 할 수 있고, 또한, 컨택트의 형상을 종래보다 사각형으로 형성할 수 있다. 이 때문에, 컨택트와 그 1변에 거의 평행한 인접 배선과의 단락이 종래보다 억제된다.
또한, 컨택트 기초가 배선층의 길이 방향과 동일한 방향(또는 이것과 직교하는 방향)으로 연장된 직선 형상 패턴인 경우에는, 종래의 원형 컨택트의 경우에 비해, 비정합이 발생해도 컨택트와 그 기초와의 접촉 면적을 보다 크게 확보할 수 있다. 이 때문에, 기초와의 비정합이 발생해도, 컨택트 저항을 저감할 수 있다.
또한, 예를 들면 레지스트 변환차와 같이, 컨택트와 배선과의 짧은 변 방향의 치수 오차는, 1회의 리소그래피에 의해 결정되어, 종래와 같이 컨택트와 배선을 따로따로 2회 리소그래피할 필요가 없다. 따라서, 리소그래피에 의한 치수 오차도 종래보다 작게 할 수 있어, 보다 치수가 일치된 컨택트를 형성할 수 있다.
② 컨택트를 다중 노광에 의해 형성하고, 이와는 별도의 공정으로 배선을 형성한 경우에 비해, 컨택트와 배선을 형성하는 데, 2공정의 리소그래피로 가능하기 때문에, 공정 삭감 및 복수층의 비정합의 문제를 저감할 수 있다. 또한, 배선층을 컨택트 형성 리소그래피보다 먼저, 단차가 없는 평면에서 행할 수 있기 때문에, 초점 심도가 낮고 보다 해상도가 높은 리소그래피를 이용할 수 있기 때문에, 배선 피치를 축소할 수 있다.
③ 배선의 길이 방향 및 이것과 직교하는 방향의 2방향으로 패터닝된 기초 도전체를 이용한 경우에는, 기초 도전체의 상기 2방향 각각의 방향을 따라 리소그래피의 정합을 행함으로써, 기초 도전체에 대한 컨택트의 비정합을 작게 할 수 있다.
④ 인접하는 배선층간을, 예를 들면 실리콘 산화막으로 이루어지는 층간 절연막으로 형성할 수 있어, 유전율이 높은 실리콘 질화막으로 이루어지는 배리어 절연막이 존재하지 않기 때문에, 배선간 용량을 저하할 수 있다. 또한, 실리콘 질화막 등의 배리어 절연막이 존재하지 않기 때문에, 배선층간의 전자 포획 준위를 감소시켜, 배선간의 내압을 향상시킬 수 있다.
또한 여기까지의 실시예 및 이 이후의 실시예에서도, 컨택트의 상면 형상은, 도면 상에서는, 구형(각형)으로 도시되어 있다. 그러나, 프로세스의 분해능 제한에 의해, 각이 약간 라운딩된 각형 컨택트 형상이라도 본 발명의 효과는 얻어진다. 본 발명과 종래예의 타원형 컨택트 형상과의 차이는, 예를 들면, 컨택트를 반도체 기판 주면과 평행한 평면에서 절단한 컨택트 절단면을 비교하면 명백해진다.
이것을, 도 73을 이용하여 설명한다. 도 73에 도시한 바와 같이, 타원 컨택트인 경우와 구형 컨택트인 경우에 대해, 상술한 컨택트 절단면의 중심을 통과하는 분할선과 컨택트 절단면 단부와의 2교점의 거리를 컨택트 직경으로 정의한다. 컨택트 절단면의 중심을 통과하는 분할선을 0°부터 360°까지 회전시켜 컨택트 직경을 측정하면, 종래의 타원 패턴 컨택트에서는, 도 73a에 도시한 바와 같이 2개의 극대점 P1, P2(긴 직경)와 2개의 극소점 P3, P4(짧은 직경)를 나타낸다. 이에 대하여, 구형 컨택트인 경우에는, 도 73b에 도시한 바와 같이, 각이 다소 라운딩되어 있어도, 대각선 방향에 상당하는 4개의 극대점 P11, P12, P13, P14가 있고, 대략 배선 폭의 방향과 이것과 직교하는 방향에서 4개의 극소점 P21, P22, P23, P24를 나타낸다.
그리고, 상술한 2개의 극소점의 컨택트 직경의 값이, 종래예와 같은 경우라도, 본 발명과 같이 대각선 방향으로 극대값을 갖는 경우에는, 컨택트의 배선 폭의 방향과 이것과 직교하는 방향의 최대 치수는 종래와 같은 상태로, 컨택트의 면적을 종래예보다 대각선 방향으로 확대할 수 있고, 따라서 컨택트 저항을 저감할 수 있다.
또한, 본 발명의 상술한 각형의 컨택트 형상은, 컨택트가 형성되는 절연막(층간 절연막)이 비정질인 경우에는, 절연막에 결정 방위가 존재하지 않기 때문에, 면내 방향에 의해 에칭의 속도의 차이가 발생하지 않아, 종래와 같은 1번의 리소그래피에서는 발생하지 않는다. 또한, 컨택트 형상의 측정 기준점(두께 방향의)으로서는, 컨택트 상부와 배선 저부의 접촉면이 보다 리소그래피 시점의 패턴 형상을 반영하고 있기 때문에, 바람직하다.
또한 본 발명에 따르면, 배선 폭 방향으로 평행한 2변을 갖는 각형 컨택트를 형성할 수 있기 때문에, 타원형 컨택트의 종래예보다, 배선 길이 방향의 최대 컨택트 직경을 일정하게 유지하며, 컨택트 면적을 증대시킬 수 있어, 컨택트 저항을 저감할 수 있다.
[실시예 4]
다음으로, 컨택트홀 에칭 시에 마스크로서 이용되는 상부 배리어 절연막이, 층간 절연막의 도중에 매립된 구조를 이용하는 실시예 4를 설명한다. 도 17a∼도 17d는, 실시예 4에 따른 반도체 장치의 배선층과 그의 컨택트부의 구조이고, 도 17a는 3개의 배선층(106)이 배치된 영역의 평면도이고, 도 17b는 도 17a의 17B-17B 라인을 따라 절단한 단면도, 도 17c는 도 17a의 17C-17C 라인을 따라 절단한 단면도, 도 17d는 도 17a의 17D-17D 라인을 따라 절단한 단면도이다.
앞의 각 실시예와 대응하는 부분에는 동일한 부호를 붙인다. 컨택트를 정의하는 4변 중, 2변 b1, b2는 배선 폭에 의해 정의되고, 나머지 2변 a1, a2는 일렬로 배열된 컨택트(105)간에서 일직선 상에 나란히 배열된다. 컨택트 플러그(105)와 배선층(106)은 동일한 배선층 재료에 의해 매립되어 있다. 매립 재료는 텅스텐, 알루미늄, 구리 등의 금속 재료이며, 배리어 메탈(107)을 통해 매립되어 있다.
본 실시예에서도, 컨택트 플러그(105)의 평면 형상이 종래의 원형이나 타원형이 아니라, 구형으로 패터닝되기 때문에, 컨택트간 거리의 미세화에 의한 리소그래피 마진의 저하의 문제가 없다. 또한, 컨택트(105)를 정의하는 4변 중, 인접 컨택트간에서 마주 보는 2변 b1, b2가 배선 폭에 의해 정의되기 때문에, 컨택트 플러그(105)와 배선층(106)의 비정합의 문제가 없다.
앞의 각 실시예와 달리, 컨택트홀 형성 시의 마스크로 되는 배리어 절연막(201)을 먼저 리소그래피와 에칭에 의해 배선홈 형성 전에 패턴 형성하고, 배선홈 형성의 리소그래피를 후에 실시한다. 또한 그 때문에, 3층의 층간 절연막(104a∼104c)이 이용된다.
도 18a-도 18d∼도 21a-도 21d를 참조하여 본 실시예의 제조 공정을 설명한다. 본 실시예에서는 반도체 기판 상에 형성되는 컨택트를 예로 들고 있지만, 배선층간의 비아 컨택트라도 마찬가지의 방법으로 실시할 수 있어, 마찬가지의 효과를 기대할 수 있다.
실리콘 기판(101)에는, 앞의 각 실시예와 마찬가지로, 소자 분리 절연막(102)에 의해 구획된 소자 영역이 형성되고, 각 소자 영역에는 n형 확산층(103)이 형성된다. 이 후, 도 18a-도 18d에 도시한 바와 같이, 기판 상에 예를 들면 실리콘 질화막 등의 배리어 절연막(108)을 퇴적한 후, 또한 실리콘 산화막 등의 층간 절연막(104a)과 예를 들면 실리콘 질화막 등의 배리어 절연막(201)을 퇴적한다. 배리어 절연막(108)을 퇴적하기 전에, 버퍼 절연막으로서, 기판의 산화 또는 퇴적법에 의해, 1㎚∼50㎚ 범위의 실리콘 산화막을 형성해도 된다.
배리어 절연막(108, 201)의 재료는 층간 절연막(104a)에 대한 에칭 선택비를 갖는 것이 필요하며, 양자가 공통의 재료인 것이 바람직하다. 배리어 절연막(108)의 두께는 10∼300㎚ 정도, 배리어 절연막(201)의 두께는 10∼50㎚ 정도로, 층간 절연막(104a)의 두께와 에칭 선택비에 의해 충분한 가공 마진을 갖는 두께로 할 필요가 있다. 후에 형성되는 배선층의 두께는, 배리어 절연막(201)의 막 두께로 정의되며, 거의 50∼500㎚ 정도로 된다.
그리고, 배리어 절연막(201)에, 층간 절연막(104a)에 도달하도록, 후에 형성되는 배선층의 폭 방향으로 긴 직선 형상 홈(301)을 에칭 형성한다. 이 배리어 절연막(201)의 패터닝에 있어서는, 도면에는 도시하지 않지만, 배리어 절연막(201) 상에 다시 실리콘 산화막을 퇴적하고, 이 실리콘 산화막을 레지스트에 의해 패턴 형성하여, 마스크로서 이용할 수 있다. 여기까지가, 도 18a-도 18d에 도시되어 있다.
계속해서, 실리콘 산화막, 실리케이트 유리 등의 실리콘 질화막 등으로 이루어지는 배리어 절연막(201)과 에칭 선택비가 다른 재료인 층간 절연막(104b)을 퇴적하여, 스트라이프 형상 홈(301)을 매립하고, CMP 등으로 평탄화하여, 도 19a-도 19d의 구조를 얻는다. 또한, CMP에 의한 미소한 스크래치를 회복하기 위해, 도 20a-도 20d에 도시한 바와 같이, 평탄화 후에 층간 절연막(104b)과 동일한 재료나, 실리콘 산화막, 또는 실리콘산 질화막으로 이루어지는 층간 절연막(104c)을, 5∼100㎚ 정도 퇴적하는 것이 바람직하다.
다음으로, 도 21a-도 21d에 도시한 바와 같이, 리소그래피에 의해 레지스트(203)를, 배선층에 대응하는 스트라이프 형상 개구(204)를 갖는 패턴으로 형성한다. 그리고 이 레지스트(203)를 마스크로 하여 층간 절연막(104c-104a)을 에칭하여, 배선홈(202)과 동시에 컨택트홀(205)을 형성한다. 컨택트홀(205)은, 먼저 패턴 형성되어 있는 배리어 절연막(201)을 마스크로 하여 층간 절연막(104)이 에칭되지만, 컨택트홀(205)에 연속하는 배선홈(202) 부분은, 배리어 절연막(201)이 에칭 스토퍼로 되어, 배선홈(202)의 깊이가 결정된다.
이 때 에칭 조건은 배리어 절연막(201)에 대하여 선택비를 갖는 조건인 것이 필요하고, 오버 에칭에 의한 기판(또는 하층 배선)의 깍임을 방지하기 위해서는, 배리어 절연막(108)에 대해서도 선택비를 갖는 조건인 것이 바람직하다. 본 실시예에서, 기판(또는 하층 배선)의 깍임이 문제로 되지 않는 경우 또는 기판(또는 하층 배선)에 대하여 충분한 선택비를 갖는 에칭이 가능한 경우에는 배리어 절연막(108)은 불필요하다.
또한, 레지스트(203)를 박리하고, 배리어 절연막(108)을 n형 영역에 도달할 때까지 에칭한다. 이 후, 예를 들면, 인이나 비소 불순물을, 예를 들면 1×1013㎝-2 이상 1×1016㎝-2의 도우즈량으로 이온 주입하여, 컨택트 부분의 n형 영역의 저항율을 저하시켜도 된다.
계속해서, Ti, Ta, TaN, TiN 등의 배리어 메탈(107)을, 1㎚부터 100㎚의 범위에서, 예를 들면 스퍼터나 CVD법에 의해 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 10㎚부터 1000㎚의 두께로 퇴적하여, 컨택트 플러그(105) 및 배선층(106)을 매립한다. 그 후, CMP(Chemical Mechanical Polishing) 등으로 에치백한다. 배리어 메탈(107)로서는, CVD법이, 보다 어스펙트가 높은 컨택트홀에 균일하게 퇴적할 수 있기 때문에 바람직하다. 이상에 의해, 도 17a-도 17d에 도시한 배선 구조가 얻어진다.
본 실시예에서는, 컨택트 플러그(105)로서 배선층(106)과 동일한 금속을 매립하고 있기 때문에, p형 반도체 기판 및 n형 반도체 기판 모두 저항성 접촉의 컨택트를 형성할 수 있다. 또한, 배리어 절연막(108)을 얇게 형성할 수 있어, 배리어 절연막(108)에 의한 반도체 기판 상 소자에 대한 스트레스나 열화를 저감할 수 있다. 또한, 반도체 기판에 단차가 발생하는 경우라도, 배리어 절연막(108)이 얇기 때문에, 단차가 배리어 절연막(108)으로 메워지지 않아 보다 균일한 에칭 스토퍼막을 형성할 수 있다.
본 실시예에서는, 앞의 실시예 1-3의 ①∼③의 효과 외에 이하의 효과가 얻어진다.
④ 배리어 절연막(201)을 박리하는 공정이 불필요하기 때문에, 배리어 절연막(201)의 박리에 따른 층간 절연막 에칭에 의해 컨택트 또는 배선의 단락 마진이 저하되지 않는다. 또한, 배리어 절연막(108)이 에칭되어 컨택트간 단락이 발생하지 않는다.
⑤ 배선층(106)을 형성하는 리소그래피 시에 기초 단차가 없기 때문에, 보다 미세한 배선을 형성할 수 있다. 또한, 배리어 절연막(201)을 박리하는 공정이 없기 때문에, 컨택트를 가공하는 어스펙트비를 앞의 실시예보다 박리하는 배리어 절연막(201)만큼 작게 할 수 있어, 컨택트홀의 에칭 형상이나 매립 형상을 보다 양호하게 할 수 있다.
[실시예 5]
도 22a-도 22d는, 상기 실시예 4를 변형한 실시예 5의 구조를, 실시예 4의 도 17a-도 17d에 대응시켜 도시하고 있다. 실시예 4와의 차이는, 배선층(106)과 다른 재료에 의한 컨택트 플러그(105)를 매립하고 있는 것이다. 즉, 컨택트 플러그(105)는, 인이나 비소를 예를 들면 1×1019㎝-3 이상 1×1022㎝-3 이하로 도핑한 다결정 실리콘이나 단결정 실리콘, 비정질 실리콘, SiGe 혼정, SiGeC 혼정 등, 배선층(106)과 다른 재료에 의해 컨택트홀의 도중까지 매립되어 있다. 배선층(106)은, 배선홈와, 컨택트홀의 컨택트 플러그(105)의 상부에 매립되어 있다. 배선층(106)의 기초에 배리어 메탈(107)이 형성되는 것은 실시예 4와 동일하다
본 실시예의 기본적인 제조 공정은, 실시예 4와 마찬가지이다. 즉 실시예와 마찬가지의 공정으로 배선홈(202)과 컨택트홀(205)을 형성한다. 이 후, 예를 들면 인, 또는 비소 불순물을 고농도로 도핑한 다결정 실리콘으로 매립하고, 이방성 에칭 또는 CDE(Chemical Dry Etching) 등의 등방성 에칭에 의해 에치백하여, 컨택트홀(205)의 도중까지 컨택트 플러그(105)를 매립한다. 이 후는, Ti, Ta, TaN, TiN 등의 배리어 메탈(107)을 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 퇴적하고, CMP 등으로 에치백하고, 도 22a∼도 22d에 도시한 바와 같이, 배선층(106)을 매립한다. 배선층(106)은 컨택트홀(205)의 상부에도 매립된다.
본 실시예에 따르면, 앞의 각 실시예의 ①∼⑤의 효과 외에 이하의 효과가 얻어진다.
⑥ 컨택트의 어스펙트비가 높아지면 배리어 메탈의 커버리지가 불충분하게 되기 쉽고, 그 결과, 컨택트 기판(또는 하층 배선)간의 누설 전류가 커진다. 본 실시예는 컨택트를 다결정 실리콘으로 매립하고 있기 때문에, 배리어 메탈의 커버리지 부족에 기인하는 누설 전류의 증대를 방지할 수 있고, 또한 컨택트 하부를 먼저 매립하고 있기 때문에, 배선층 및 컨택트 상부를 매립하기 위한 어스펙트가 작아져, 배리어 메탈 및 금속의 매립 특성이 향상된다.
[실시예 6]
본 발명을, 구체적으로 EEPROM에 적용한 실시예를 다음에 설명한다. 또한 이하의 실시예에서도, 앞의 각 실시예와 대응하는 부분에는, 동일한 부호를 붙이고 상세한 설명을 생략한다. EEPROM은, NAND형이고, 데이터 전송선 컨택트에 앞서 설명한 실시예 2를 적용한 것이다.
도 23은, 메모리 셀 유닛(NAND 셀 유닛)의 등가 회로이다. 복수개(도 23의 경우, 16개)의 메모리 셀 M(M0-M15)과, 선택 트랜지스터 SGD, SGS가, 인접하는 것끼리 확산층을 공유하는 형태로 직렬 접속되어, 하나의 NAND 셀 유닛이 형성된다. 각 메모리 셀 M의 제어 게이트는, 워드선 WL(WL0-WL15)에 접속된다. NAND 셀의 일단은 비트선 BL에 접속되고, 타단은 공통 소스선 SL에 접속된다. 이와 같은 NAND 셀 유닛이 워드선 방향으로 복수개, 워드선을 공유하여 배열되어, 메모리 셀 블록이 구성된다. 메모리 셀 블록 중 하나의 NAND 셀 유닛을 선택하기 위해, 선택 트랜지스터 SGD, SGS의 게이트는, 워드선 WL과 평행하는 선택 게이트선 SSL, GSL로서 배치된다.
메모리 셀 M은, 예를 들면 도 24에 도시한 바와 같이, 터널 절연막(312) 상에 부유 게이트(310)가 형성되고, 이 위에 게이트간 절연막(313)을 통해 제어 게이트(311)가 적층된 스택 게이트 구조이다. 혹은 도 25에 도시한 바와 같이, 터널 절연막(실리콘 산화막)(351), 실리콘 질화막(352), 실리콘 산화막(353)의 적층 구조를 가지며, 실리콘 질화막(354)을 전하 축적 절연막으로서 이용한 MONOS형 메모리 셀도 이용된다.
또한, 메모리 셀 블록에는, 선택 게이트선 SSL 및 GSL 중 어느 하나가 있으면 되고, 이것이 워드선(데이터 선택선) WL0∼WL15와 동일 방향으로 형성되는 것이, 고밀도화에는 바람직하다. NAND 셀 유닛의 메모리 셀 수는 복수이면 되지만, 2n개(n은 양의 정수)인 것이 어드레스 디코드를 하는 데에 바람직하다.
NAND 셀 유닛은 또한, 워드선 WL과 교차하여 배치되는 비트선 BL(데이터 전송선) 방향으로도 비트선 BL을 공유하여 복수개 배열되어, 매트릭스 형상으로 NAND 셀 유닛이 형성된다. 이러한 어레이 레이아웃에서는, 각 메모리 셀에 독립된 데이터를 기억시킬 필요가 있기 때문에, 인접하는 NAND 셀 유닛간의 배선은, 실시예 1에서 설명한 바와 같이, 각각의 NAND 셀 유닛의 선택 트랜지스터 SGD의 n형 드레인 확산층에 독립적으로 접속될 필요가 있다.
도 26은, 메모리 셀 블록의 레이아웃이고, 도 27은 그 27-27 단면도, 도 28은 28-28 및 28-28의 공통 단면도이다. 실리콘 기판(101)의 셀 어레이 영역은, 소자 분리 절연막(102)에 의해 스트라이프 형상으로 소자 형성 영역이 구획되며, 그 소자 형성 영역에 소스, 드레인으로 되는 n형 확산층(103)과 필요한 게이트 구조를 갖는 선택 트랜지스터 SGD, SGS 및 메모리 셀 M0-M15가 형성된다. 도 26에 도시한 바와 같이, 메모리 셀의 제어 게이트는, 워드선 WL0-WL15로서 연속적으로 형성되고, 선택 트랜지스터 SGD, SGS의 게이트도 선택 게이트선 SSL, GSL로서 연속적으로 패턴 형성된다.
이와 같이 형성된 메모리 셀은, 실리콘 질화막, 실리콘산질화막, 산화 알루미늄막 등의 배리어 절연막(108)으로 피복된다. 이 배리어 절연막(108)은 비트선 컨택트(105a) 및 소스선 컨택트(105b)가 소자 분리 영역으로 떨어지는 것을 방지하는 에칭 스토퍼의 역할을 하고 있다. 소스선 컨택트(105b)는 적어도 2변을 공통 소스선(106b)의 폭에 의해 자기 정합적으로 정의되며, 다른 2변은 일렬로 배열되는 컨택트(105b)간에서 직선 상에 배열하도록 형성되어 있다. 마찬가지로 비트선 컨택트(105a)는 2변을 비트선 인출 배선(105a)의 폭에 의해 자기 정합적으로 정의되며, 다른 2변은 일렬로 배열되는 컨택트(105a)간에서 직선 상에 나란히 배열되어 형성되어 있다.
비트선 인출 배선(106a)은, 공통 소스선(106b)과 동일 층의 도전체 재료에 의해 형성되며, 이들 배선(106a, 106b) 위에 형성되는 층간 절연막(401) 상에 형성되는 비트선(402)에, 비아 컨택트(403)를 통해 접속되어 있다. 비트선 인출 배선(106a)에 대한 비아 컨택트(403)는, 비트선 컨택트(105a)의 배열의 양측에 교대로 분할되어 형성된다. 비트선 인출 배선(106a) 및 공통 소스선(106b)은 앞의 각 실시예에서 설명한 배선층(106)이고, 이들 컨택트(105a, 105b)는 앞의 각 실시예에서의 컨택트(105)에 상당한다.
컨택트 플러그(105a, 105b)는 실시예 2에 따라, 고농도로 도핑된 다결정 실리콘의 매립에 의해 형성되며, 그 상부에 접속되는 배선층(106a, 106b)은, Ti, Ta, TaN, TiN 등에 배리어 메탈(107)을 개재하여, 텅스텐, 알루미늄, 구리 등의 금속 재료의 매립에 의해 형성되어 있다.
도 29a, 도 29b∼도 32a, 도 32b는, 소자 형성 후의 배선층 형성 공정을 도시하는 도면으로, 각 도 a는 비트선 컨택트부 및 공통 소스선 컨택트부에 주목한 레이아웃이고, b는 그 B-B 및 B-B의 공통 단면도이다.
도 29a, 도 29b에 도시한 바와 같이, 소자 형성 후, 배리어 절연막(108), 층간 절연막(104) 및 배리어 절연막(201)을 퇴적하여, 배리어 절연막(201)을 선택 에칭하고, 비트선 인출 배선용 및 공통 소스 배선용의 배선홈(202)을 패터닝한다. 공통 소스선 및 비트선 인출부를 형성하는 배선홈(202)은, 동일한 폭 W로 형성한다. 이것이, 공통 소스선 컨택트와 비트선 컨택트의 리소그래피 및 에칭 조건을 일치시켜, 균일한 컨택트를 작성하는 데에 바람직하다. 또한, 비트선 인출 배선부 및 공통 소스선부의 배선홈(202)의, 이들의 배선 길이 방향(비트선 방향)의 길이는, 적어도 3W 혹은 그 이상으로 함으로써, 단부 효과에 의한 해상도 저하를 방지하고, 보다 균일한 배선층의 짧은 직경을 실현할 수 있어, 저저항과 배선간 간격의 유지를 양립할 수 있다.
여기서, 배선홈(202)을 형성하기 위한 리소그래피의 위치 정렬 기초로서는, 공통 소스 배선 및 비트선 인출 배선이 각각 정합할 필요가 있는 스트라이프 형상의 소자 형성 영역으로 하는 것이, 컨택트 저항 저감에는 바람직하다. 또한 이에 따라, 및 소자 영역과 컨택트 영역과의 비정합 때문에, 소자 분리 영역까지 컨택트가 형성되며, 컨택트 아래의 p형 웰까지 컨택트재가 도달하여 p형 웰과 컨택트재와의 내압이 저하되는 문제점의 빈도도 저하시킬 수 있다.
다음으로 리소그래피에 의해, 도 30a, 도 30b에 도시한 바와 같이, 각각 일렬로 배열되는 비트선 컨택트 및 공통 소스선 컨택트의 배열 방향으로 긴 직선 형상의 개구(204)를 갖는 레지스트 패턴(203)을 형성한다. 여기서, 공통 소스선 및 비트선 인출선의 컨택트를 형성하는 부분은, 동일한 개구 폭으로 형성하는 것이, 각각의 컨택트의 리소그래피 및 에칭 조건을 일치시켜, 균일한 컨택트를 작성하는 데 바람직하다. 또한 이 리소그래피 공정의 위치 정렬 기초로서는, 비트선과 직교하는 방향으로 연속적으로 형성되어 있는 선택 게이트선 SSL, GSL로 한다. 이에 의해, 비정합에 의한 선택 게이트선과 컨택트와의 단락을 방지할 수 있다.
계속해서, 레지스트(203)를 마스크로 하여 배리어 절연막(108, 201)에 대하여 선택비를 갖는 조건으로 층간 절연막(104)을 이방성 에칭하고, 계속해서 에칭 조건을 전환하여 배리어 절연막(108)을 에칭하여, 도 30a, 도 30b에 도시한 바와 같이 컨택트홀(205)을 형성한다. 이 때 컨택트홀(205)의 비트선 방향의 2변은, 배리어 절연막(201)에 의해 정의되며, 워드선 방향의 다른 2변은 레지스트(203)에 의해 정의되게 된다. 또한, 이 컨택트홀 형성 시, 배리어 절연막(108)이 에칭 스토퍼로서 기능하기 때문에 소자 분리홈이 에칭되지 않는다.
다음으로, 인 또는 비소를 고농도로 도핑한 다결정 실리콘을 퇴적하고, 이방성 에칭 또는 CDE(Chemical Dry Etching) 등의 등방성 에칭에 의해 에치백하여, 도 31a, 도 31b에 도시한 바와 같이, 컨택트홀(205)의 도중까지 컨택트 플러그(105a, 105b)를 매립한다. 컨택트 플러그(105a, 105b)를 매립한 후, 배리어 절연막(201)을 제거한다. 계속해서 TiN 등의 배리어 메탈(107)을 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 퇴적하고, CMP 처리를 행하여, 도 32a, 도 32b에 도시한 바와 같이, 컨택트홀(205) 및 배선홈(202)을 배선층(106a, 106b)으로 매립한다.
NAND형 EEPROM에서는 비트선 컨택트 피치는, 메모리 셀의 소자 형성 영역과 소자 분리 영역의 피치와 같게 배열된다. 본 실시예에 따른 NAND형 EEPROM에서는, 소자의 미세화에 따라 비트선 컨택트 피치가 축소되어도, 컨택트간 단락 마진 및, 비트선 인출 배선의 인접 컨택트 사이의 비정합 마진을 확보하는 것이 가능하다.
본 실시예에서는, 앞의 실시예 2에 따라 컨택트를 다결정 실리콘으로 매립하고, 그 상부 및 배선층을 배리어 메탈과 금속으로 매립하고 있지만, 실시예 1-5의 어느 방법을 이용해도 된다.
본 실시예에서는, 공통 소스선(106b)과 비트선 인출 배선(106a)의 배선층 및 그 컨택트의 배선과 패턴에 특징이 있다. 특히, 본 실시예에서는, 공통 소스선(106b)의 컨택트(105b)의 단락을 비트선 컨택트(105a)의 짧은 직경과 거의 동일한 크기로 일치시킴으로써, 공통 소스선 컨택트와 비트선 컨택트의 리소그래피 및 에칭 조건을 일치시켜, 균일한 컨택트를 작성할 수 있다.
또한, 공통 소스선과 비트선 인출 배선 및 이들의 컨택트 형성의 리소그래피의 정합 방향을 일치시킬 수 있기 때문에, 선택 게이트선 SSL, GSL 및 소자 영역의 양자에 대하여, 비정합이 적고, 공통 소스선 컨택트와 비트선 컨택트를 실현할 수 있다. 따라서, 보다 작은 정합 여유로 메모리 셀 어레이를 형성할 수 있어, 메모리 셀 면적을 축소할 수 있다. 또한, 비트선 인출부와 동일한 배선층의 공통 소스선 폭을 넓게 확보하도록 패턴 형성함으로써, 공통 소스선 저항도 저하할 수 있어, 보다 안정된 임계값 설정을 행할 수 있다. 또한, 공통 소스선 컨택트는, 비트선 컨택트와 마찬가지로 소자 영역 상에 형성되기 때문에, 소자 분리 영역 상에 컨택트가 중첩되는 경우에 발생하는, p형 웰까지 컨택트재가 도달하여 p형 웰과 컨택트재와의 내압이 저하된다고 하는 문제점도 방지할 수 있다.
또한, 본 실시예에서는, 실시예 2의 방법을 이용하였지만, 실시예 1-5의 어느 컨택트 형성 방법을 이용해도 평면 패턴에 대한 이점은 마찬가지로 발생한다. 또한, 가공 막 두께의 상세에 대해서는, 실시예 1-5에서 설명한 것과 마찬가지로 설정할 수 있다.
[실시예 7]
도 33∼도 36은 실시예 6을 변형한 실시예이고, 실시예 6과는 공통 소스선 및 그 컨택트의 구조가 다르다. 도 33은 메모리 셀 블록의 레이아웃이고, 도 34는 도 33의 34-34 라인을 따라 절단한 단면도, 도 35는 도 33의 35-35 라인을 따라 절단한 단면도, 도 36은 도 33의 36-36 라인을 따라 절단한 단면도이다. 본 실시예에서는, 소스선 컨택트(105b)는, 각 소자 영역마다 분리되어 있지 않고, 로컬 배선으로서 연속적으로 형성되어 있다. 다시 말하면, 공통 소스선(106b)의 배선홈이 그대로 컨택트 플러그(105a)의 컨택트홀이 되도록 형성된다.
공통 소스선(106b)의 하부는 인을 고농도로 도핑한 다결정 실리콘에 의한 컨택트(105b)가 매립되며, 상부는 배리어 메탈 및 텅스텐, 알루미늄, 구리 등의 금속 재료로 매립되어 있다. 즉 하부 매립 영역은 비트선 인출 배선(106a)의 컨택트 플러그(105a)와 동일 층이고, 상부는 비트선 인출 배선(106a)과 동일 층이다. 본 실시예에서는, 배선층의 저항이 크지 않은 경우에는, 배선층을 가공하는 데 이용하는 리소그래피와 동일한 높은 해상도로 공통 소스선 배선 및 컨택트를 형성할 수 있다. 또한, 공통 소스선 컨택트와 배선의 폭을 자기 정합으로 형성할 수 있기 때문에, 이들의 비정합도 없다.
도 37a-도 37c∼도 40a-도 40c는, 본 실시예의 제조 공정을, 비트선 인출 배선부 및 공통 소스선부에 주목하여 도시하고 있다. 도 37a는 앞의 실시예의 도 29a에 대응하는 레이아웃이고, 도 37b 및 도 37c는 도 37a의 37B-37B 라인을 따라 절단한 단면(비트선 컨택트 배열 방향의 단면)이며, 도 37c는 도 37a의 37C-37C 라인을 따라 절단한 단면(공통 소스선 방향의 단면)이다. 앞의 실시예 6과 마찬가지로, 도 37a-도 37c에 도시한 바와 같이, 소자 형성 후, 배리어 절연막(108), 층간 절연막(104) 및 배리어 절연막(201)을 퇴적하고, 배리어 절연막(201)을 선택 에칭하여, 비트선 인출 배선용 및 공통 소스 배선용의 배선홈(202)을 패터닝한다. 공통 소스선측(37C-37C 위치)의 배선홈(202)은, 공통 소스선의 폭을 W1로 하며, 이것은 비트선 인출 배선측(37B-37B 위치)의 배선홈 폭 W와 동일한 정도로 한다.
다음으로 리소그래피에 의해, 도 38a-도 38c에 도시한 바와 같이, 일렬로 배열된 비트선 컨택트의 배열 방향 및 공통 소스선 컨택트 방향으로 긴 직선 형상의 개구(204a, 204b)를 갖는 레지스트 패턴(203)을 형성한다. 공통 소스선측의 개구(204b)의 폭은 W1보다 큰 폭 W2로 한다. 비트선 인출선의 컨택트를 형성하는 부분은, 개구 폭 W로 형성한다.
계속해서, 레지스트(203)를 마스크로 하여 배리어 절연막(108, 201)에 대하여 선택비를 갖는 조건으로 층간 절연막(104)을 이방성 에칭하여, 도 38a-도 38c에 도시한 바와 같이 컨택트홀(205a, 205b)을 형성한다. 이 때 비트선 인출 배선부에서는, 컨택트홀(205a)은 각 소자 영역마다 분리되어 형성되며, 비트선 방향의 2변은 배리어 절연막(201)에 의해 정의되고, 워드선 방향의 다른 2변은 레지스트(203)에 의해 정의되게 된다. 공통 소스선측에서는, 도 38c에 도시한 바와 같이, 컨택트홀(205b)은, 배리어 절연막(201)에 의해 정의되며, 먼저 형성된 배선홈(202)과 동일한 연속 패턴으로 된다. 이 컨택트홀 형성 시, 배리어 절연막(108)이 에칭 스토퍼로서 기능하기 때문에 소자 분리홈이 에칭되지는 않는다.
공통 소스선측의 배선홈 폭 W1을 비트선 인출부의 폭 W와 동일한 정도까지 가늘게 함으로써 칩 면적을 삭감할 수 있다. 이방성 에칭에 의해 형성된 공통 소스선의 배선홈(202)은, 폭이 배리어 절연막(201)의 폭으로 결정된 로컬 배선 형상으로 된다.
다음으로, 실시예 6과 마찬가지로, 인 또는 비소를 고농도로 도핑한 다결정 실리콘을 퇴적하고, 이방성 에칭 또는 CDE(Chemical Dry Etching) 등의 등방성 에칭에 의해 에치백하여, 도 39a-도 39c에 도시한 바와 같이, 컨택트홀(205a, 205b)의 도중까지 컨택트 플러그(105a, 105b)를 매립한다. 컨택트 플러그(105a, 105b)를 매립한 후, 배리어 절연막(201)을 제거한다. 계속해서 TiN 등의 배리어 메탈(107)을 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 퇴적하고, CMP 처리를 행하여, 도 40a-도 40c에 도시한 바와 같이, 컨택트홀(205) 및 배선홈(202)을 배선층(106a, 106b)으로 매립한다.
본 실시예에 따르면, 공통 소스선 컨택트가 소자 영역마다 분리되지 않고, 연속 패턴으로서 형성되기 때문에, 리소그래피 마진이 커지고, 또한, 공통 소스선의 배선 저항이 작아진다고 하는 특징이 있다.
[실시예 8]
도 41∼도 44는, 실시예 7을 변형한 실시예이고, 실시예 7과는 공통 소스선 및 그의 컨택트의 구조가 약간 다르다. 도 41은 메모리 셀 블록의 레이아웃이고, 도 42는 도 41의 42-42 라인을 따라 절단한 단면도, 도 43은 도 41의 43-43 라인을 따라 절단한 단면도, 도 44는 도 41의 44-44 라인을 따라 절단한 단면도이다. 본 실시예에서는, 소스선 컨택트(105b)는, 실시예 7과 마찬가지로 각 소자 영역마다 분리되어 있지 않고, 연속적으로 형성되어 있지만, 실시예 7과 달리, 공통 소스선(106b)은, 컨택트 플러그(105b)의 폭보다 큰 배선 폭을 갖고 매립되어 있다.
공통 소스선(106b)의 하부는 인을 고농도로 도핑한 다결정 실리콘에 의한 컨택트 플러그(105b)가 매립되고, 상부는 배리어 메탈 및 텅스텐, 알루미늄, 구리 등의 금속 재료로 매립되어 있다. 즉 하부 매립 영역은 비트선 인출 배선(106a)의 컨택트 플러그(105a)와 동일 층이고, 상부는 비트선 인출 배선(106a)과 동일 층이다.
도 45a-도 45c∼도 48a-도 48c는, 본 실시예의 제조 공정을, 비트선 인출 배선부 및 공통 소스선부에 주목하여 도시하고 있다. 도 45a는 앞의 실시예 7의 도 37a에 대응하는 레이아웃이고, 도 45b 및 도 45c는, 도 45a의 45B-45B 단면(비트선 컨택트 배열 방향의 단면)이며, 도 45c는 도 45a의 45C-45C 단면(공통 소스선 방향의 단면)이다. 앞의 실시예 7과 마찬가지로, 도 45a-도 45c에 도시한 바와 같이, 소자 형성 후, 배리어 절연막(108), 층간 절연막(104) 및 배리어 절연막(201)을 퇴적하고, 배리어 절연막(201)을 선택 에칭하여, 비트선 인출 배선용 및 공통 소스 배선용의 배선홈(202)을 패터닝한다. 공통 소스선측(45C-45C 위치)의 배선홈(202)의 폭 W3은, 비트선 인출 배선측(45B-45B 위치)의 배선홈 폭 W의 3배 정도로 넓다.
다음으로 리소그래피에 의해, 도 46a-도 46c에 도시한 바와 같이, 일렬로 배열된 비트선 컨택트의 배열 방향 및 공통 소스선 컨택트 방향으로 긴 직선 형상의 개구(204a, 204b)를 갖는 레지스트 패턴(203)을 형성한다. 공통 소스선측의 개구(204b)의 폭은, 배선홈 폭 W3보다 작고, 예를 들면 비트선 인출선의 컨택트를 형성하는 부분의 개구 폭 W와 동일한 정도의 폭으로 한다.
그리고, 레지스트(203)를 마스크로 하여 배리어 절연막(108, 201)에 대하여 선택비를 갖는 조건으로 층간 절연막(104)을 이방성 에칭하여, 도 46a-도 46c에 도시한 바와 같이 컨택트홀(205a, 205b)을 형성한다. 이 때 비트선 인출 배선부에서는, 컨택트홀(205a)은 각 소자 영역마다 분리되어 형성되며, 비트선 방향의 2변은 배리어 절연막(201)에 의해 정의되고, 워드선 방향의 다른 2변은 레지스트(203)에 의해 정의되게 된다. 공통 소스선측에서는, 도 46c에 도시한 바와 같이, 컨택트홀(205b)은 레지스트 패턴(203)에 의해 정의되고, 먼저 형성된 배선홈(202)보다 좁지만 연속 패턴으로 된다. 이 컨택트홀 형성 시, 배리어 절연막(108)이 에칭 스토퍼로서 기능하기 때문에 소자 분리홈이 에칭되지는 않는다.
다음으로, 실시예 7과 같이, 인 또는 비소를 고농도로 도핑한 다결정 실리콘을 퇴적하고, 이방성 에칭 또는 CDE(Chemical Dry Etching) 등의 등방성 에칭에 의해 에치백하여, 도 47a-도 47c에 도시한 바와 같이, 컨택트홀(205a, 205b)의 도중까지 컨택트 플러그(105a, 105b)를 매립한다. 컨택트 플러그(105a, 105b)를 매립한 후, 배리어 절연막(201)을 제거한다. 계속해서 TiN 등의 배리어 메탈(107)을 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 퇴적하고, CMP 처리를 행하여, 도 48a-도 48c에 도시한 바와 같이, 컨택트홀(205) 및 배선홈(202)을 배선층(106a, 106b)으로 매립한다.
본 실시예에서는, 실시예 7과 달리, 공통 소스선의 로컬 배선의 배선 폭이 도중에서 전환된 형태로 되어, 배선 하부의 폭이 작고, 배선 상부의 폭이 크다. 공통 소스선 하부의 폭을 작게 할 수 있기 때문에, 선택 게이트간의 스페이스를 축소하는 것이 가능하여 소자의 미세화가 실현된다. 또한, 비트선 인출부와 동일한 배선층의 소스선 폭을 넓게 확보하도록 패턴 형성함으로써, 소스선 저항도 저하시킬 수 있어, 보다 안정된 임계값 설정을 행할 수 있다.
또한, 본 실시예에서는, 선택 트랜지스터 SGD, SGS의 제어 게이트 간격과는 독립적으로 컨택트 직경을 정할 수 있다. 또한, 제어 게이트의 측벽재로, 실리콘 산화막이나 실리케이트 유리 등 실리콘 질화막보다 유전율의 낮고 절연 내압이 높은 막을 이용할 수 있어, 컨택트를 형성하는 에칭의 내성을 얻기 위해 실리콘 질화막 등의 측벽을 반드시 형성할 필요는 없다. 따라서, 인접하는 메모리 셀 블록간에 선택 트랜지스터 SGD, SGS의 간격을 좁힐 수 있어, 작은 칩 면적을 실현할 수 있다.
[실시예 9]
도 49는 다른 실시예에 따른 메모리 셀 블록의 레이아웃을 도시하고, 도 50은 도 49의 50-50 라인을 따라 절단한 단면도, 도 51은 도 49의 51-51 라인을 따라 절단한 단면도, 도 52는 도 49의 52-52 라인을 따라 절단한 단면도를 도시하고 있다. 본 실시예가 앞의 실시예 6-8과 다른 점은, 비트선 컨택트 플러그(105a)가 인출 배선을 통하지 않고, 직접 비트선(402)에 접속되어 있는 것이다. 공통 소스선은 1층만의 로컬 배선(406)으로 형성되어 있다.
NAND 셀 구조는 앞의 실시예와 동일하기 때문에 설명을 생략한다. 도 53-도 59는, 도 50의 I-I' 단면에 대응하는 단면으로, 로컬 배선(406)을 매립하여 형성하기까지의 공정을 도시하고 있다. 앞의 각 실시예와 마찬가지로, 메모리 셀 및 선택 트랜지스터의 게이트 가공 후 배리어 절연막(108)을 퇴적한다(도 53). 배리어 절연막(108)의 퇴적에 앞서서 메모리 셀간은 층간 절연막에 의해 매립되어 있다. 다음으로 층간 절연막(104a)을 퇴적하고(도 54), CMP에 의해 층간 절연막(104a)을 셀의 게이트 전극부의 높이까지 에치백하여 평탄화한다(도 55).
다음으로, 리소그래피에 의해 패터닝한 레지스트(도시 생략)를 마스크로 하여 공통 소스선 영역의 층간 절연막(104a)을 이방성 에칭하여, n형 확산층(104)을 노출시킨다. 워드선 방향으로 연속하는 스트라이프 형상의 홈(405)을 형성한다(도 56). 그리고, 인 또는 비소 등의 불순물을 예를 들면 1×1019㎝-3 이상 1×1021 ㎝-3 이하로 도핑한 다결정 실리콘, 비정질 실리콘, 또는 SiGe 혼정 등의 배선 재료층(406)을 퇴적하고(도 57), CDE나 CMP에 의해 에치백하여, 홈(405)에 공통 소스선으로 되는 로컬 배선(406)으로 매립한다(도 58).
다음으로, 재차 층간 절연막(104b)을 퇴적한 후, 배리어 절연막(201)을 퇴적하여, 비트선 컨택트 형성을 위한 기초가 완성된다(도 59). 이하, 비트선 컨택트 및 비트선의 형성 공정은, 평면도와 그의 2개의 단면도를 포함하는 도 60a-도 60c, 도 61a-도 61c 및 단면만의 도 62a, 도 62b를 참조하여 설명한다.
리소그래피에 의해 패턴 형성한 레지스트(도시 생략)를 이용하여, 배리어 절연막(201)을 이방성 에칭하고, 또한 층간 절연막(104)을 소정 깊이로 이방성 에칭하여, 도 60a-도 60c에 도시한 바와 같이, 비트선 매립용의 배선홈(407)을 형성한다. 계속해서, 도 61a-도 61c에 도시한 바와 같이, 비트선 컨택트의 배열 방향(즉 비트선과 직교하는 방향)을 따른 직선 형상 개구(204)를 갖는 레지스트 패턴(203)을 형성하고, 층간 절연막(104)을 이방성 에칭하여, 비트선 컨택트용의 컨택트홀(205)을 형성한다. 이 때 앞의 각 실시예와 마찬가지로, 컨택트홀(205)은, 비트선 방향의 2변은, 배리어 절연막(201)에 의해 정의되며, 워드선 방향의 다른 2변은 레지스트(203)에 의해 정의되고, 각 소자 영역마다 분리되어 형성되게 된다.
이 후, 도 62a 및 도 62b에 각각 62A-62A 및 62B-62B 단면만 도시하지만, 비트선 컨택트홀(205)에 다결정 실리콘 등에 의한 컨택트 플러그(105a)를 매립한다. 컨택트 플러그(105a)를 매립한 후, 배리어 절연막(108)을 제거한다. 계속해서, 배리어 메탈(107)을 형성하고, 메탈 배선층을 퇴적하여 에치백함으로써, 도 50-52에 도시한 바와 같이 배선홈(407)에 비트선(402)을 매립한다.
본 실시예에 따르면, 비트선 인출 배선 및 비아 컨택트를 형성하는 공정이 없어져, 공정 수가 삭감되어, 제조 비용을 낮출 수 있다. 또한 본 실시예에 따르면, 선택 트랜지스터 SGD의 제어 전극 및 소자 영역의 양자에 대하여, 비정합 적게 비트선 컨택트를 실현할 수 있다. 따라서, 작은 정합 여유로 메모리 셀 어레이를 형성할 수 있어, 메모리 셀 면적을 축소할 수 있다.
NAND형 EEPROM에서는 비트선 컨택트 피치는 메모리 셀 어레이의 소자 영역과 소자 분리 영역의 피치와 동일하게 배열된다. 본 실시예의 NAND형 EEPROM에서는 소자의 미세화에 따라 비트선 컨택트 피치가 축소되어도, 컨택트간 단락 마진 및 비트선과 인접 비트선 컨택트간의 비정합 마진을 확보하는 것이 가능하다. 또한 본 실시예에서는 실시예 2에 따라 컨택트를 다결정 실리콘으로, 컨택트 상부 및 배선층을 배리어 메탈 및 금속으로 매립하고 있지만, 실시예 1-5 등에 도시한 다른 방법을 이용하여 비트선 컨택트를 형성해도 된다.
[실시예 10]
다음으로 본 발명을 NOR형 EEPROM에 적용한 실시예를 설명한다.
도 63은 NOR형 EEPROM의 셀 어레이 등가 회로도이다. 메모리 셀 MC는, NAND형의 경우와 마찬가지로, 부유 게이트를 갖는 스택 게이트 구조(도 24), 혹은 MONOS 구조(도 25)를 갖는다. 메모리 셀 MC의 일단은 공통 소스선 SL에 접속되고, 타단은 비트선 BL에 접속되어, 비트선 BL과 워드선 WL의 각 교차부에 배치된다.
도 64는 셀 어레이의 평면도이고, 도 65는 도 64의 65-65 라인을 따라 절단한 단면도, 도 66은 도 64의 66-66 라인을 따라 절단한 단면도, 67은 도 64의 67-67 라인을 따라 절단한 단면도이다. 메모리 셀 MC는 배리어 절연막(108)에 의해 피복된다. 이 배리어 절연막(108)은 비트선 컨택트(105a) 및 소스선이 소자 분리 영역으로 떨어지지 않게 하기 위한 에칭 스토퍼막으로서 기능한다.
제조 공정은, 실시예 9와 동일하다. 공통 소스선 SL은, 실시예 9와 마찬가지로, 로컬 배선(406)으로 매립된다. 구체적으로 로컬 배선(406)은, 인 또는 비소 등의 불순물을 예를 들면 1×1019㎝-3 이상 1×1021㎝-3 이하로 도핑한 다결정 실리콘, 비정질 실리콘, 또는 SiGe 혼정으로 형성된 플러그에 의해 형성되어 있다. 비트선 컨택트 플러그(105a)는 실시예 9와 마찬가지로, 고농도로 도핑된 다결정 실리콘에 의해 매립되어 형성된다. 또한, 실시예 9와 마찬가지로 비트선 인출 배선을 개재하지 않고 컨택트 플러그(105a)에 접속되는 비트선(402)은, Ti, Ta, TaN, TiN 등에 배리어 메탈(107)을 개재하여, 텅스텐, 알루미늄, 구리 등의 금속 재료에 의해 매립되어 있다.
비트선 컨택트 플러그(105a)는, 실시예 9와 마찬가지로 2변이 정의되는 구형을 이루어, 일렬로 배열된다. NOR형 EEPROM에서는 기입 동작의 고속화를 위해 컨택트와 배선의 저항을 작게 하는 것이 중요하다. 따라서 실시예 1에서 설명한 바와 같이, 비트선 컨택트 및 공통 소스선의 로컬 배선을 금속으로 매립하여도 된다.
NOR형 EEPROM에서는 비트선 컨택트 피치는 메모리 셀의 소자 영역과 소자 분리 영역의 피치와 동일하다. 본 실시예의 NOR형 EEPROM에서는 소자의 미세화에 따라 비트선 컨택트 피치가 축소되어도, 컨택트간 단락 마진 및 비트선과 인접 비트선 컨택트간의 비정합 마진을 확보하는 것이 가능하다. 또한 본 실시예에서는 실시예 1에 따라 컨택트 및 배선층을 배리어 메탈 및 금속으로 매립하고 있지만, 실시예 1 등에서 설명한 다른 방법을 이용하여 비트선 컨택트를 형성해도 된다.
여기까지의 실시예에서는 모두, 컨택트 플러그가 배선층과 직교하는 방향으로 일렬로 배치된 경우를 설명하였지만, 컨택트 플러그가 완전하게 일직선 상에 나란히 배열되는 경우에 한정되지 않고, 지그재그로 배열되는 경우에도 본 발명은 유효하다. 그와 같은 예를, 도 1a에 대응시켜 도 74a, 도 74b에 도시한다. 컨택트 플러그(105)는, 배선층(106)과 동일 피치로 배열될 것, 또한 컨택트 플러그(105)의 개구부(상면)의 배열 방향의 직선(도면에서, 파선으로 나타냄)이 컨택트 플러그(105)의 개구부(상면) 위를 통과할 것이라는 조건을 만족시키는 한, 이와 같은 지그재그 배치로 되어 있어도 된다.
이 경우, 각형의 컨택트 플러그(105)를 매립하기 위한 컨택트홀 중, 배선층(106)을 가로지르는 방향의 2변을 정의하기 위한 레지스트 패턴(203)은, 도 4에 대응시켜 도시하면, 도 75a, 도 75b와 같이 파형으로 된다.
또한, 도 74b 및 도 75b는, 노광 시에 레지스트의 각이 라운딩된 경우를 도시하고 있다. 이 때 컨택트 플러그(105)의 상면 형상은, 종래의 원형(혹은 타원형)과는, 또한 실시예 1의 구형과는 다른 형상으로 된다. 이 경우의 컨택트 형상의 특징을, 도 73에 대응시켜, 도 76을 이용하여 설명하면, 컨택트 직경의 정의를 도 73과 동일하게 하고, 중심을 통과하는 분할선을 0°부터 360°까지 회전시켰을 때, 구형 컨택트의 경우와 마찬가지로, 대각선 방향에 상당하는 4개의 극대점 P11, P12, P13, P14와, 배선 폭의 방향 및 이것과 직교하는 방향에서 4개의 극소점 P21, P22, P23, P24를 나타낸다(도 76의 실선).
단, 컨택트 형상이 보다 크게 라운딩을 갖는 경우에는, 극소점 P22 부분은 극대점으로 되고, 이 상태에서는, 극대점 및 극소점은 각각 3개로 된다(도 76의 파선). 컨택트 절단면을 정의하는 변 중, 배선 방향의 2변이 배선 폭에 자기 정합적으로 결정되는 것은, 구형 컨택트의 경우와 동일하다
이상, 컨택트가 서로 다르게 배치된 경우에도, 컨택트를 정의하는 변 중, 배선 방향의 2변을 배선 폭으로, 배선과 직교하는 방향의 2변을 라인 형상의 개구를 갖는 레지스트 패턴으로 정의함으로써, 종래의 원형(혹은 타원형)의 컨택트와 비교한 경우에, 실시예 1 등에서 설명한 것과 마찬가지의 효과를 얻을 수 있다.
도 77은 도 74a, 도 74b에 대응하는 도면으로, 원형 컨택트의 예를 도시하는 도면이다.
본 발명은 상기 실시예에 한정되지 않는다. 예를 들면 소자 분리막이나 층간 절연막의 형성 방법은, 실리콘 산화막이나 실리콘 질화막을 퇴적하는 방법 이외에, 예를 들면 퇴적된 실리콘에 산소 이온을 주입하여 산화막으로 하는 방법이나, 퇴적한 실리콘을 산화하는 방법을 이용해도 된다. 또한 소자 분리법은, STI에 한정되지 않고, LOCOS 구조나 게이트 전극을 이용한 필드 실드 구조를 이용해도 상관없다. 메모리 셀의 전하 축적층에는, TiO2나 Al2O3, 탄탈산화막, 티탄산스트론튬이나 티탄산바륨, 티탄산지르코늄납, 이들 적층막을 이용해도 된다.
실시예에서는, 반도체 기판으로서 p형 실리콘 기판을 이용하는 경우에 대해 설명하였지만, n형 실리콘 기판이나 SOI 기판을 이용해도 되고, SiGe 혼정, SiGeC 혼정 등, 실리콘을 포함하는 단결정 반도체 기판을 이용할 수도 있다. 메모리 셀 어레이는, p형 웰 상에 NMOS 트랜지스터 구조로 형성하는 경우를 설명하였지만, n형 웰 상에 PMOS 트랜지스터 구조의 메모리 셀을 형성해도 된다. 그 경우, 각 실시예에서 소스, 드레인 영역 및 각 반도체 영역의 n형을 p형으로, p형을 n형으로 각각 치환하고, 또한, 도핑 불순물종의 As, P, Sb를 In, B 중 어느 하나로 치환하면 된다.
또한, 제어 게이트 전극은 다결정 Si 외에, SiGe 혼정, SiGeC 혼정을 이용해도 되고, 이들의 적층 구조로 해도 된다. 또한, 비정질 Si, 비정질 SiGe 혼정, 또는 비정질 SiGeC 혼정을 이용할 수 있고, 이들의 적층 구조로 해도 된다. 단, 제어 게이트 전극을 반도체로 하고, 특히, Si를 포함한 반도체로 하는 것이, p형의 게이트 전극을 형성하여, 게이트 전극으로부터의 전자 주입을 방지할 수 있어 바람직하다. 또한, 전하 축적층은 도트 형상으로 배치 형성되어 있어도 된다.
이상 진술한 바와 같이 본 발명에 따르면, 미세하고 신뢰성이 높은 배선 컨택트 구조를 갖는 반도체 장치를 제공할 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 배선과 그 컨택트의 평면도, 도 1b는 도 1a의 B-B 단면도, 도 1c는 도 1a의 C-C 단면도, 도 1d는 도 1a의 D-D 단면도, 도 1e는 동 실시예의 배선 및 컨택트의 사시도.
도 2는 동 실시예의 층간 절연막 형성 공정을 도시하는 평면도와 단면도.
도 3은 동 실시예의 배선홈 형성 공정을 도시하는 평면도와 단면도.
도 4는 동 실시예의 컨택트홀 형성 공정을 도시하는 평면도와 단면도.
도 5는 동 실시예의 컨택트 저부의 배리어 절연막 제거 공정을 도시하는 평면도와 단면도.
도 6a는 다른 실시예에 따른 반도체 장치의 배선과 그 컨택트의 평면도, 도 6b는 도 6a의 B-B 단면도, 도 6c는 도 6a의 C-C 단면도, 도 6d는 도 6a의 D-D 단면도, 도 6e는 동 실시예의 배선 및 컨택트의 사시도.
도 7은 동 실시예의 층간 절연막 형성 공정을 도시하는 평면도와 단면도.
도 8은 동 실시예의 배선홈 형성 공정을 도시하는 평면도와 단면도.
도 9는 동 실시예의 컨택트홀 형성 공정을 도시하는 평면도와 단면도.
도 10은 동 실시예의 컨택트 저부의 배리어 절연막 제거의 공정을 도시하는 평면도와 단면도이다.
도 11은 동 실시예의 컨택트 플러그 매립 공정을 도시하는 평면도와 단면도.
도 12a는 다른 실시예에 따른 반도체 장치의 배선과 그 컨택트의 평면도, 도 12b는 도 12a의 B-B 단면도, 도 12c는 도 12a의 C-C 단면도, 도 12d는 도 12a의 D-D 단면도, 도 12e는 동 실시예의 배선 및 컨택트의 사시도.
도 13은 동 실시예의 층간 절연막 형성 공정을 도시하는 평면도와 단면도.
도 14는 동 실시예의 배선홈 형성 공정을 도시하는 평면도와 단면도.
도 15는 동 실시예의 컨택트홀 형성 공정을 도시하는 평면도와 단면도.
도 16은 동 실시예의 컨택트 플러그 매립 공정을 도시하는 평면도와 단면도.
도 17a는 다른 실시예에 따른 반도체 장치의 배선과 그의 컨택트의 평면도, 도 17b는 도 17a의 B-B 단면도, 도 17c는 도 17a의 C-C 단면도, 도 17d는 도 17a의 D-D 단면도.
도 18a는 동 실시예의 상부 배리어 절연막의 패터닝 공정을 도시하는 평면도, 도 18b는 도 18a의 B-B 단면도, 도 18c는 도 18a의 C-C 단면도, 도 18d는 도 18a의 D-D 단면도.
도 19a는 동 실시예의 제2 층간 절연막 매립 공정을 도시하는 평면도, 도 19b는 도 19a의 B-B 단면도, 도 19c는 도 19a의 C-C 단면도, 도 19d는 도 19a의 D-D 단면도.
도 20a는 동 실시예의 제3 층간 절연막 퇴적 공정을 도시하는 평면도, 도 20b는 도 20a의 B-B 단면도, 도 20c는 도 20a의 C-C 단면도, 도 20d는 도 20a의 D-D 단면도.
도 21a는 동 실시예의 배선홈 및 컨택트홀의 형성 공정을 도시하는 평면도, 도 21b는 도 21a의 B-B 단면도, 도 21c는 도 21a의 C-C 단면도, 도 21d는 도 21a의 D-D 단면도.
도 22a는 다른 실시예에 따른 반도체 장치의 배선과 그의 컨택트의 평면도, 도 22b는 도 22a의 B-B 단면도, 도 22c는 도 22a의 C-C 단면도, 도 22d는 도 22a의 D-D 단면도.
도 23은 본 발명의 다른 실시예에 따른 NAND 셀 유닛의 등가 회로.
도 24는 동 실시예의 메모리 셀 구조를 도시하는 단면도.
도 25는 동 실시예의 다른 메모리 셀 구조를 도시하는 단면도.
도 26은 동 실시예의 셀 어레이의 평면도.
도 27은 도 26의 27-27 단면도.
도 28은 도 26의 28-28 및 28-28 단면도.
도 29는 동 실시예의 비트선 인출 배선 및 공통 소스선의 배선홈 형성 공정을 도시하는 평면도와 단면도.
도 30은 동 실시예의 비트선 인출 배선 및 공통 소스선의 컨택트홀 형성 공정을 도시하는 평면도와 단면도.
도 31은 동 실시예의 컨택트 플러그 매립 공정을 도시하는 평면도와 단면도.
도 32는 동 실시예의 비트선 인출 배선 및 공통 소스선의 매립 공정을 도시하는 평면도와 단면도.
도 33은 다른 실시예에 따른 셀 어레이의 평면도.
도 34는 도 33의 34-34 단면도.
도 35는 도 33의 35-35 단면도.
도 36은 도 33의 36-36 단면도.
도 37a는 동 실시예의 비트선 인출 배선 및 공통 소스선의 배선홈 형성 공정을 도시하는 평면도, 도 37b는 도 37a의 B-B 단면도, 도 37c는 도 37a의 C-C 단면도.
도 38a는 동 실시예의 비트선 인출 배선 및 공통 소스선의 컨택트홀 형성 공정을 도시하는 평면도, 도 38b는 도 38a의 B-B 단면도, 도 38c는 도 38a의 C-C 단면도.
도 39a는 동 실시예의 컨택트 플러그 매립 공정을 도시하는 평면도, 도 39b는 도 39a의 B-B 단면도, 도 39c는 도 39a의 C-C 단면도.
도 40a는 동 실시예의 비트선 인출 배선 및 공통 소스선의 매립 공정을 도시하는 평면도, 도 40b는 도 40a의 B-B 단면도, 도 40c는 도 40a의 C-C 단면도.
도 41은 다른 실시예에 따른 셀 어레이의 평면도.
도 42는 도 41의 42-42 단면도.
도 43은 도 41의 43-43 단면도.
도 44는 도 41의 44-44 단면도.
도 45a는 동 실시예의 비트선 인출 배선 및 공통 소스선의 배선홈 형성 공정을 도시하는 평면도, 도 45b는 도 45a의 B-B 단면도, 도 45c는 도 45a의 C-C 단면도.
도 46a는 동 실시예의 비트선 인출 배선 및 공통 소스선의 컨택트홀 형성 공정을 도시하는 평면도, 도 46b는 도 46a의 B-B 단면도, 도 46c는 도 46a의 C-C 단면도.
도 47a는 동 실시예의 컨택트 플러그 매립 공정을 도시하는 평면도, 도 47b는 도 47a의 B-B 단면도, 도 47c는 도 47a의 C-C 단면도.
도 48a는 동 실시예의 비트선 인출 배선 및 공통 소스선의 매립 공정을 도시하는 평면도, 도 48b는 도 48a의 B-B 단면도, 도 48c는 도 48a의 C-C 단면도.
도 49는 다른 실시예에 따른 셀 어레이의 평면도.
도 50은 도 49의 50-50 단면도.
도 51은 도 49의 51-51 단면도.
도 52는 도 49의 52-52 단면도.
도 53은 동 실시예의 배리어 절연막 형성 공정을 도시하는 단면도.
도 54는 동 실시예의 층간 절연막 퇴적 공정을 도시하는 단면도.
도 55는 동 실시예의 층간 절연막 평탄화 공정을 도시하는 단면도.
도 56은 동 실시예의 공통 소스선측 컨택트홀 형성 공정을 도시하는 단면도.
도 57은 동 실시예의 공통 소스선 재료막 퇴적 공정을 도시하는 단면도.
도 58은 동 실시예의 공통 소스선(로컬 배선) 매립 공정을 도시하는 단면도.
도 59는 동 실시예의 제2 층간 절연막 퇴적 공정을 도시하는 단면도.
도 60a는 동 실시예의 비트선 배선홈 형성 공정을 도시하는 평면도, 도 60b는 도 60a의 B-B 단면도, 도 60c는 도 60a의 C-C 단면도.
도 61a는 동 실시예의 비트선 컨택트홀 형성 공정을 도시하는 평면도, 도 61b는 도 61a의 B-B 단면도, 도 61c는 도 61a의 C-C 단면도.
도 62a는 동 실시예의 비트선 컨택트 매립 공정을 도시하는 62A-62A 단면도, 도 62b는 동 비트선 컨택트 매립 공정을 도시하는 62B-62B 단면도.
도 63은 다른 실시예에 따른 셀 어레이의 등가 회로도.
도 64는 동 실시예의 셀 어레이의 평면도.
도 65는 도 64의 65-65 단면도.
도 66은 도 64의 66-66 단면도.
도 67은 도 64의 67-67 단면도.
도 68은 종래의 NAND형 셀 어레이의 평면도.
도 69는 도 68의 69-69 단면도.
도 70은 도 68의 70-70 단면도.
도 71은 도 68의 71-71 단면도.
도 72는 종래 기술의 문제를 설명하기 위한 도면.
도 73은 타원 컨택트와 구형 컨택트의 상위를 설명하기 위한 도면.
도 74는 다른 실시예에 따른 반도체 장치의 배선과 컨택트를 도 1a에 대응시켜 도시하는 평면도.
도 75는 도 74의 컨택트홀 개구의 레지스트 공정을 도 4에 대응시켜 도시하는 도면.
도 76은 동 실시예의 컨택트 직경을 설명하기 위한 도면.
도 77은 동 실시예에 대응하는 원형 컨택트의 예를 도 74에 대응시켜 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 실리콘 기판
103 : n형 확산층
104 : 층간 절연막
105 : 컨택트 플러그
106 : 배선층
108 : 배리어 절연막

Claims (26)

  1. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판에 형성되고 소자 분리 영역에 의해 구획된 복수의 소자 영역과,
    상기 소자 영역이 형성된 상기 반도체 기판을 피복하는 층간 절연막에 매립되어 상기 각 소자 영역 또는 상기 각 소자 영역에 접속된 도체층에 접속되는 복수의 도전체 플러그와,
    상기 층간 절연막 상에 형성되어 상기 각 도전체 플러그에 접속되는 복수의 배선층을 포함하고,
    상기 도전체 플러그는, 상기 배선층의 길이 방향과 직교하는 방향에서의 직선 상에 상기 직선과 상기 도전체 플러그 상면이 서로 중첩되는 형태로 상기 배선층과 동일 피치로 배열되며, 상기 도전체 플러그를 상기 반도체 기판의 주면에 평행한 단면에서 보았을 때 분할선이 상기 도전체 플러그 각각의 중심을 통과하는 상기 도전체 플러그 각각의 2개의 단부 간의 거리를 컨택트 직경으로 정의한다면, 상기 분할선을 절단면 내에서 360° 회전하는 동안에 컨택트 직경이 3개 이상의 극대값과 3개 이상의 극소값을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 극대값 및 극소값은 각각 4개인 반도체 장치.
  3. 제1항에 있어서,
    상기 도전체 플러그는 상기 배선층의 길이 방향과 직교하는 방향으로 일렬로 배열되어 배치되어 있는 반도체 장치.
  4. 제1항에 있어서,
    상기 도전체 플러그 각각은 상기 도전체 플러그의 배열 방향과 평행한 2변 및 상기 배선층의 길이 방향과 평행한 2변을 갖는 거의 정사각형 패턴을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 배선층은 상기 층간 절연막에 형성된 배선홈에 매립되며,
    상기 도전체 플러그는 상기 층간 절연막의 상기 배선홈의 저부에 형성된 컨택트홀에 상기 배선층을 형성함과 동시에 매립되고, 상기 도전체 플러그의 재료는 상기 배선층의 재료와 동일한 반도체 장치.
  6. 제1항에 있어서,
    상기 배선층은 상기 층간 절연막에 형성된 배선홈에 매립되며,
    상기 도전체 플러그는 상기 층간 절연막의 상기 배선홈의 저부에 형성된 컨택트홀에 상기 배선층이 형성되기 이전에 매립되고, 상기 도전체 플러그의 재료는 상기 배선층의 재료와는 다른 반도체 장치.
  7. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판에 형성되고 소자 분리 영역에 의해 구획된 복수의 소자 영역과,
    상기 소자 영역이 형성된 상기 반도체 기판을 피복하는 층간 절연막에 매립되어 상기 각 소자 영역 또는 상기 각 소자 영역에 접속된 도체층에 접속되는 복수의 도전체 플러그와,
    상기 층간 절연막 상에 형성되어 상기 각 도전체 플러그에 접속되는 복수의 배선층을 포함하고,
    상기 도전체 플러그는, 상기 배선층의 길이 방향과 직교하는 방향에서의 직선 상에 상기 직선과 상기 도전체 플러그 상면이 서로 충첩되는 형태로 상기 배선층과 동일 피치로 배열되며, 상기 도전체 플러그를 상기 반도체 기판의 주면에 평행한 단면에서 보았을 때 상기 단면의 상기 도전체 플러그 각각을 정의하는 변 중 2변이 상기 배선층의 길이 방향과 평행하고, 상기 배선층에 자기 정합되어 있는 반도체 장치.
  8. 제7항에 있어서,
    상기 도전체 플러그는 상기 배선층의 길이 방향과 직교하는 방향으로 일렬로 배열되어 배치되어 있는 반도체 장치.
  9. 제7항에 있어서,
    상기 도전체 플러그 각각은 상기 도전체 플러그의 배열 방향에 평행한 2변과 상기 배선층의 길이 방향과 평행한 2변을 갖는 거의 정사각형 패턴을 갖는 반도체 장치.
  10. 제7항에 있어서,
    상기 배선층은 상기 층간 절연막에 형성된 배선홈에 매립되며,
    상기 도전체 플러그는 상기 층간 절연막의 상기 배선홈의 저부에 형성된 컨택트홀에 상기 배선층을 형성함과 동시에 매립되고, 상기 도전체 플러그의 재료는 상기 배선층의 재료와 동일한 반도체 장치.
  11. 제7항에 있어서,
    상기 배선층은 상기 층간 절연막에 형성된 배선홈에 매립되며,
    상기 도전체 플러그는 상기 층간 절연막의 상기 배선홈의 저부에 형성된 컨택트홀에 상기 배선층이 형성되기 이전에 매립되고, 상기 도전체 플래그의 재료는 상기 배선층의 재료와는 다른 반도체 장치.
  12. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판에 형성되고 소자 분리 영역에 의해 구획된 복수의 소자 영역과,
    상기 소자 영역에 형성된 소스 확산층, 드레인 확산층 및 한 방향으로 연속되는 워드선으로서 형성된 제어 게이트 전극을 각각 포함하는 복수의 불휘발성 메모리 셀과,
    상기 불휘발성 메모리 셀을 피복하는 층간 절연막에 매립되어 제1 선택 트랜지스터를 통해 상기 불휘발성 메모리 셀 중 하나의 상기 드레인 확산층 또는 상기 불휘발성 메모리 셀 열의 일단부의 상기 드레인 확산층에 전기적으로 접속되는 복수의 제1 도전체 플러그와,
    상기 층간 절연막에 매립되어 제2 선택 트랜지스터를 통해 상기 불휘발성 메모리 셀 중 하나의 상기 소스 확산층 또는 상기 불휘발성 메모리 셀 열의 일단부의 상기 소스 확산층에 전기적으로 접속되는 복수의 제2 도전체 플러그와,
    상기 층간 절연막 상에 형성되어 상기 제1 도전체 플러그에 접속되며 상기 워드선과 직교하여 배치된 비트선을 포함하며,
    상기 제1 도전체 플러그는, 상기 비트선의 길이 방향과 직교하는 직선 상에 상기 직선과 상기 제1 도전체 플러그 상면이 서로 중첩되는 상태로 상기 비트선과 동일 피치로 배열되며, 상기 제1 도전체 플러그의 배열 방향과 평행한 2변 및 상기 비트선의 길이 방향으로 평행한 2변을 갖는 거의 정사각형 패턴을 갖는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 도전체 플러그는 상기 비트선의 길이 방향과 직교하는 방향으로 일렬로 배열되어 있는 반도체 장치.
  14. 제12항에 있어서,
    상기 층간 절연막 내에, 상기 제1 도전체 플러그와 상기 비트선 사이를 접속시키는 복수의 인출 배선이 매립되어 있는 반도체 장치.
  15. 제12항에 있어서,
    상기 제2 도전체 플러그는, 상기 비트선과 직교하는 방향으로 일렬로 배열되어 배치되며, 각각이 상기 제2 도전체 플러그의 배열 방향과 평행한 2변 및 상기 비트선의 길이 방향과 평행한 2변을 갖는 거의 직사각형 패턴을 갖고,
    상기 층간 절연막에는, 상기 비트 선과 직교하는 방향으로 연재되는 공통 소스선이 매립되어 있고 상기 공통 소스선은 상기 제2 도전체 플러그를 공통 접속하며 상기 인출 배선의 재료와 동일한 재료로 이루어지는 반도체 장치.
  16. 제12항에 있어서,
    상기 제2 도전체 플러그는 상기 비트선과 직교하는 방향으로 연재되는 패턴을 갖는 매립 배선층으로서 형성되어 있는 반도체 장치.
  17. 제12항에 있어서,
    상기 층간 절연막에, 상기 매립 배선층에 중첩하고 상기 인출 배선과 동일한 재료로 이루어지는 공통 소스선이 매립되어 있는 반도체 장치.
  18. 반도체 장치 제조 방법으로서,
    반도체 기판에 소자 분리 영역에 의해 구획된 복수의 소자 영역을 형성하고, 상기 소자 영역 각각에 소자를 형성하는 공정,
    상기 소자가 형성된 상기 반도체 기판에 제1 배리어 절연막, 층간 절연막 및 제2 배리어 절연막을 순차적으로 형성하는 공정,
    상기 제2 배리어 절연막으로부터 상기 층간 절연막의 소정 깊이에 도달하는 에칭을 행하여, 상기 복수의 소자 영역에 정합된 복수의 배선홈을 형성하는 공정,
    상기 복수의 배선홈을 가로지르는 직선 형상 또는 파 형상의 개구를 갖는 레지스트 패턴을 형성하는 공정,
    상기 레지스트 패턴 및 상기 제2 배리어 절연막을 마스크로 하여 상기 층간 절연막 및 제1 배리어 절연막을 에칭하여, 상기 각 소자 영역에 컨택트홀을 형성하는 공정,
    상기 컨택트홀에 도전체 플러그를 매립하는 공정,
    상기 제2 배리어 절연막을 제거하는 공정, 및
    상기 층간 절연막의 상기 배선홈에 상기 도전체 플러그에 접속되는 배선층을 매립하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 컨택트홀에 상기 도전체 플러그를 매립하는 공정은 상기 컨택트홀에 상기 배선층과 동일한 재료를 상기 배선층을 매립함과 동시에 매립하는 공정인 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 도전체 플러그는 상기 컨택트홀의 소정의 깊이까지 매립되고, 상기 배선층은 상기 소정의 깊이보다 위에 있는 상기 컨텍트홀의 상부에 매립되는 반도체 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 제1 배리어 절연막을 상기 제2 배리어 절연막보다 두껍게 형성하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서,
    상기 제2 배리어 절연막을 상기 제1 배리어 절연막보다 두껍게 형성하는 반도체 장치의 제조 방법.
  23. 반도체 장치의 제조 방법으로서,
    반도체 기판에 소자 분리 영역에 의해 구획된 복수의 소자 영역을 형성하고, 소자 영역 각각에 소자를 형성하는 공정,
    상기 소자가 형성된 상기 반도체 기판에 제1 배리어 절연막, 제1 층간 절연막 및 제2 배리어 절연막을 순차적으로 형성하는 공정,
    상기 제2 배리어 절연막을 에칭하여, 상기 소자 영역 상에 형성되고 상기 제1 층간 절연막까지 연재하는 스트라이프 홈을 형성하는 공정,
    상기 스트라이프 홈에 매립되어 상기 제2 배리어 절연막을 평탄하게 피복하는 제2 층간 절연막을 형성하는 공정,
    상기 제2 층간 절연막 상에 상기 스트라이프 홈과 직교하는 직선 형상 또는 파 형상의 개구를 갖는 레지스트 패턴을 형성하는 공정,
    상기 레지스트 패턴 및 상기 제2 배리어 절연막을 마스크로 하여, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 에칭하여, 상기 제1 배리어 절연막에서 멈추는 배선홈을 형성함과 동시에 상기 각 소자 영역에 대한 컨택트홀을 형성하는 공정,
    상기 컨택트홀에 도전체 플러그를 매립하는 공정, 및
    상기 제2 층간 절연막의 상기 배선홈에 상기 도전체 플러그에 접속되는 배선층을 매립하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  24. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판에 형성되고 소정의 피치로 제1 방향으로 반복적으로 배열된 스트라이프 형상의 소자 영역 및 소자 분리 영역,
    상기 소자 영역에 형성된 복수의 불휘발성 메모리 셀 및 선택 트랜지스터로 구성된 메모리 셀 유닛,
    상기 메모리 셀 유닛의 전류 경로의 일단부에 접속되는 소스 확산층,
    상기 메모리 셀 유닛의 상기 전류 경로의 타단부에 접속되는 드레인 확산층,
    상기 드레인 확산층에 접속되고 상기 소정의 피치와 동일한 피치로 상기 제1 방향으로 배열된 비트선 컨택트 플러그, 및
    상기 비트선 컨택트 플러그에 접속되는 배선층 - 상기 제1 방향과 직교하는 상기 비트선 컨택트 플러그의 2변은 상기 배선층에 자기 정합으로 정의된 거의 직사각형 패턴을 형성함 -
    을 포함하는 반도체 장치.
  25. 제24항에 있어서,
    주변 회로를 형성하는 주변 트랜지스터, 및
    상기 주변 트랜지스터의 소스/드레인 확산층에 접속되는 주변 컨택트 플러그 및 상기 주변 컨택트 플러그에 접속된 주변 배선층을 더 포함하고,
    상기 주변 컨택트 플러그는 상기 배선층으로의 정합 마진을 가지고 형성된 원형 또는 타원형의 컨택트이고, 상기 주변 컨택트 플러그 및 상기 비트선 컨택트 플러그는 동일한 도전체 재료로 형성되며, 상기 주변 컨택트 플러그에 접속되는 상기 배선층 및 상기 비트선 컨택트 플러그에 접속되는 상기 배선층은 동일한 층으로 형성되는 반도체 장치.
  26. 제24항에 있어서,
    주변 회로를 형성하는 주변 트랜지스터, 및
    상기 주변 트랜지스터의 소스/드레인 확산층에 접속되는 주변 컨택트 플러그 및 상기 주변 컨택트 플러그에 접속된 주변 배선층을 더 포함하고,
    상기 주변 컨택트 플러그는 적어도 2변이 상기 배선층에 자기 정합으로 정의된 거의 직사각형 패턴을 갖고, 상기 주변 컨택트 플러그 및 상기 비트선 컨택트 플러그는 동일한 도전체 재료로 형성되며, 상기 주변 컨택트 플러그에 접속되는 상기 배선층 및 상기 비트선 컨택트 플러그에 접속되는 상기 배선층은 동일한 층으로 형성되는 반도체 장치.
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