DE102004059668B3 - Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht - Google Patents

Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht Download PDF

Info

Publication number
DE102004059668B3
DE102004059668B3 DE102004059668A DE102004059668A DE102004059668B3 DE 102004059668 B3 DE102004059668 B3 DE 102004059668B3 DE 102004059668 A DE102004059668 A DE 102004059668A DE 102004059668 A DE102004059668 A DE 102004059668A DE 102004059668 B3 DE102004059668 B3 DE 102004059668B3
Authority
DE
Germany
Prior art keywords
layer
nitride layer
metal nitride
titanium nitride
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004059668A
Other languages
English (en)
Inventor
Jonas Sundqvist
Bernd Hintze
Stephan Kudelka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004059668A priority Critical patent/DE102004059668B3/de
Priority to TW094141581A priority patent/TWI292594B/zh
Priority to US11/296,568 priority patent/US7531418B2/en
Priority to JP2005355599A priority patent/JP2006214002A/ja
Application granted granted Critical
Publication of DE102004059668B3 publication Critical patent/DE102004059668B3/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Manufacturing Of Electric Cables (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer leitfähigen Schicht 11, wobei die leitfähige Schicht 11 mit mindestens zwei verschiedenen Metallnitriden 21, 22, 23 auf einem Substrat 10 abgeschieden wird. Dabei ergeben sich Kornstrukturen mit geringeren Abmessungen, als wenn nur Titannitrid zur Herstellung der Schicht 11 verwendet wird. Dies ermöglicht die Herstellung von Schichten mit einer glatteren Oberfläche und einer insgesamt dünneren Schichtdicke gegenüber den reinen Titannitridschichten.

Description

  • Die vorliegende Erfindung betrifft ein Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht.
  • Die US 2003/0003648 A1 beschreibt eine Abscheidung einer Titan-Hafniumnitridschicht auf ein Halbleitersubstrat. Während der Abscheidung wird schrittweise der Hafniumanteil in der Titan-Hafniumnitridzusammensetzung erhöht.
  • Die US 2003/0060003 A1 beschreibt die Abscheidung von drei aufeinander folgenden Schichten zur Herstellung eines Kondensators. Die erste und dritte Schicht sind aus Titannitrid oder Hafniumnitrid gebildet. Die zwischenliegende zweite Schicht wird aus einem dielektrischen Material gebildet, welches Siliziumnitrid umfasst.
  • Obwohl die vorliegende Erfindung mit Bezug auf die Herstellung von Kondensatoren in Halbleitersubstraten beschrieben wird, ist die Erfindung nicht darauf beschränkt, sondern betrifft allgemein die Herstellung von dünnen leitfähigen Schichten.
  • Aus allgemein bekannten Gründen werden in der Halbleitertechnologie Verfahren bevorzugt, welche eine möglichst hohe Integrationsdichte von Halbleiterbauelementen ermöglichen. Ein sehr häufig benötigtes Halbleiterbauelement, insbesondere für Halbleiterspeicherbauelemente, sind Kondensatoren. Typischerweise werden für diese Gräben mit einem hohen Aspektverhältnis in ein Halbleitersubstrat geätzt und auf den Grabenboden und die Grabenseitenwände nacheinander eine erste Elektrode, eine Isolationsschicht und eine zweite Elektrode abgeschieden. Die typischen Kondensatorformen werden nach der Abfolge der einzelnen in den Graben abgeschiedenen Schichten bezeich net und sind z. B. ein MIM (Metall, Isolator, Metall) oder ein MIS-Kondensator (Metall, Isolator, Halbleiter). Die Kapazität des Kondensators ist proportional zur Oberfläche der Isolationsschicht. Damit diese möglichst groß ist, muss die erste Elektrode in dem Graben möglichst dünn sein, insbesondere im Bereich des Grabenbodens. Ein bekanntes Material für die erste Elektrode ist Titannitrid. Titannitrid zeigt tendenziell ein Wachstum am Grabenboden mit einer vertikalen Kornstruktur. Die typische Größe dieser Kornstrukturen ist etwa 5 nm. Schichten welche so dick sind, wie die Kornstrukturen groß sind, weisen Korngrenzen auf, welche von einer oberen Oberfläche bis zu einer unteren Oberfläche der Schicht verlaufen. Entlang dieser Korngrenzen können Verunreinigungen während der Halbleiterherstellungsverfahren diffundieren. Ty pische Verunreinigungen sind Chlor oder Sauerstoff. Diese Verunreinigungen führen zu Zwischenzuständen in dem Halbleitersubstrat. Diese Zwischenzustände lokalisieren Ladungsträger und führen auf diese Weise zu parasitären Kapazitäten. Da diese parasitären Kapazitäten zu vermeiden sind, muss die Diffusion unterdrückt werden und daher ist die minimale Schichtdicke des Titannitrids deutlich größer als die Kornstruktur von Titannitrid, also 5 nm, zu wählen.
  • Wie zuvor beschrieben werden auf die Titannitridschicht nachfolgend weitere Schichten abgeschieden. Hierbei zeigt sich, dass die Qualität der nachträglich abgeschiedenen Schichten maßgeblich von der Rauigkeit der Oberfläche der Titannitridschicht abhängt. Bei dünnen Titannitridschichten ergibt sich eine mittlere Rauigkeit von etwa 1 nm aufgrund der Kornstruktur. Dies hat zur Folge, dass weitere Schichten auf einer dünnen Titannitridschicht geringer Qualität abgeschieden werden oder ein hoher Aufwand für eine Abscheidung dieser Schichten erforderlich ist.
    •
  • Es ist Aufgabe der vorliegenden Erfindung ein Halbleitertechnologieverfahren bereitzustellen, welches eine Abscheidung einer dünnen leitfähigen Schicht ermöglicht, wobei die Oberfläche dieser Schicht eine geringe Rauigkeit aufweist. Eine weitere Aufgabe der vorliegenden Erfindung ist ein Verfahren bereitzustellen, welches eine Abscheidung einer dünnen leitfähigen Schicht ermöglicht, welche keine durchgehenden Korngrenzen aufweist.
  • Die vorliegende Erfindung löst diese Aufgaben mit dem Verfahren mit den Merkmalen des Patentanspruchs 1.
  • Eine Idee der vorliegenden Erfindung ist ein Verfahren bereitzustellen, wobei eine Schicht mit mindestens zwei verschiedenen Metallnitriden auf einem Substrat abgeschieden wird.
  • Der Vorteil der vorliegenden Erfindung ist, dass eine zweite Metallnitridschicht eine Ausbildung von Kornstrukturen in der ersten Metallnitridschicht verhindert oder zumindest die Größe der Kornstrukturen verringert.
  • Ein Substrat wird bereitgestellt und auf eine Oberfläche des Substrats eine erste Metallnitridschicht, auf die Oberfläche der ersten Metallnitridschicht eine zweite Metallnitridschicht und auf die Oberfläche der zweiten Metallnitridschicht eine dritte Metallnitridschicht abgeschieden. Hierbei verhindert die mittlere zweite Metallnitridschicht die Ausbildung von großen Kornstrukturen in der ersten und in der dritten Metallnitridschicht. Die erste Metallnitridschicht weist Titannitrid auf. Die zweite Metallnitridschicht weist Hafniumnitrid auf. Es zeigt sich, dass bereits durch eine dünne Hafniumnitridschicht eine Ausbildung von großen Kornstrukturen in dem Titannitrid unterbunden wird. Die zweite Metallnitridschicht kann dabei dünner als 5 nm und bevorzugt dünner als 1 nm sein. Die erste und/oder die dritte Metallnitridschicht können nun dünner als 10 nm aufgrund der verringerten Kornstruktur sein.
  • Gemäß einer Ausgestaltung der vorliegenden Erfindung weist mindestens eine der Metallnitridschichten zugleich Hafniumnitrid und Titannitrid auf.
  • Gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung werden die Metallnitridschichten mittels eines ALD-Verfahrens abgeschieden.
  • Ausführungsbeispiele der Erfindung sowie vorteilhafte Weiterbildungen sind in den Figuren der Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • In den schematischen Figuren zeigen:
  • 1 eine schematische Darstellung einer Schichtstruktur eines Kondensators; und
  • 2 eine schematische Darstellung einer ersten Ausführungsform der vorliegenden Erfindung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten, soweit nichts Gegenteiliges angegeben ist.
    •
  • In 1 ist eine Kondensatorstruktur in einem Halbleitersubstrat 10 dargestellt. In das Halbleitersubstrat, welches typischerweise Silizium oder Siliziumoxid aufweist, ist ein Graben 1 geätzt. Der Graben 1 weist vorteilhafterweise ein hohes Aspektverhältnis, sprich eine geringe Breite bei einer großen Tiefe, auf. Der Kondensator wird in dem Graben dadurch ausgebildet, dass eine erste leitfähige Schicht 11 in den Graben abgeschieden wird, welche nachfolgend die erste Elektrode bildet. Auf diese erste Elektrode wird eine isolierende Schicht 12, vorzugsweise mit einer hohen Dielektrizitätskonstante, abgeschieden. Danach wird eine zweite leitfähige Schicht 13 auf der isolierenden Schicht 12 abgeschieden, um die zweite Elektrode auszubilden. Abschließend kann der Graben mit einem Halbleitersubstrat, vorzugsweise einem stark dotierten Halbleitersubstrat aufgefüllt werden. Die Kapazität des Kondensators steigt mit zunehmender Oberfläche der isolierenden Schicht 12 zwischen den zwei Elektroden. Je dünner die erste leitende Schicht 11 ist, umso größer wird die Oberfläche der isolierenden Schicht 12 und nähert sich der Oberfläche des Grabens 1 an.
  • In 2 ist eine Ausführungsform der vorliegenden Erfindung dargestellt. Die in 1 dargestellt leitende Schicht 11 setzt sich aus einer Titannitridschicht 23, einer Hafniumnitridschicht 22 und einer zweiten Titannitridschicht 21 zusammen, welche in der aufgelisteten Abfolge auf einem Substrat 10 abgeschieden werden. Die Titannitridschichten 21, 23 sind etwa 4 nm bis 5 nm dick. Es zeigt sich, dass bei dieser Schichtenfolge in dem Titannitrid sich überraschenderweise keine Kornstruktur ausbildet, oder diese Kornstruktur eine deutlich geringere Abmessung aufweist, als wie sie sich typischerweise in reinem Titannitrid mit einer Abmessung von etwa 5 nm ausbildet. Daher kann die Titannitridschicht mit einer geringeren Schichtdicke abgeschieden werden, ohne das sich durchgehende Korngrenzen von einer Oberfläche zu einer zweiten Oberfläche ausbilden. Somit bildet die Titannitridschicht eine Diffusionsbarierre gegenüber Verunreinigungen wie Chlor oder Sauerstoff. Ein weiterer Effekt der kleineren Kornstrukturen des Titannitrids ist, dass sich im Mittel eine glattere Oberfläche ausbildet. Die Oberflächenrauigkeit der Schichten (2) mit einer Gesamtstärke ist um ein Drittel geringer als die Oberflächenrauigkeit einer reinen Titannitridschicht mit einer Dicke, welche der vorgenannten Gesamtstärke entspricht. Auf die Schichtenfolge aus der Titannitridschicht, der Hafniumnitridschicht 22 und der Titannitridschicht 21 mit der verbesserten Oberflächeneigenschaft lassen sich deshalb in gleichmäßigerer Weise die dielektrische Schicht 12 und die zweite leitfähige Schicht 13 abscheiden, als auf einer reinen Titannitridschicht.
  • Eine weitere Ausführungsform der vorliegenden Erfindung sieht vor eine Abscheidung einer Hafniumnitridschicht auf einer Titannitridschicht und nachfolgend einer Titannitridschicht auf einer Hafniumnitridschicht mehrfach zu wiederholen.
  • Eine dritte Ausführungsform der vorliegenden Erfindung sieht vor Hafniumnitrid und Titannitrid zugleich auf dem Halbleitersubstrat abzuscheiden. Bevorzugt ist ein Mischungsverhältnis von zwei Drittel Titannitrid zu einem Drittel Hafniumnitrid. Der Vorteil der dritten Ausführungsform gegenüber dem vorgenannten Verfahren ist dessen einfachere Prozesssteuerung gegenüber dem Schichtenwachstum. Die gemischte Titan-Hafniumnitridschicht weist eine um ein Fünftel geringere Oberflächenrauigkeit auf, als eine Titannitridschicht vergleichbarer Dicke.
  • Vorteilhafterweise zeigt sich, dass die vorgenannten Titan-Hafniumnitridschichten gegenüber Ausheilungsschritten mit einer Temperatur von 1050°C für mindestens 60 Sekunden stabil sind. Damit lassen sich die Verfahrensschritte der drei Ausführungsformen in bestehende Halbleitertechnologieverfahren integrieren.
  • Obwohl die vorliegende Erfindung mit Bezug auf bevorzugte Ausführungsbeispiele beschrieben wird, ist die Erfindung nicht darauf beschränkt.
  • Insbesondere ist die Erfindung nicht auf die Anwendung zur Herstellung einer ersten Elektrode eines MIM-Kondensators beschränkt. Ein Fachmann wird das erfindungsgemäße Verfahren einsetzen, wenn dünne leitfähige Schichten mit einer geringen Oberflächenrauigkeit benötigt werden.
  • Bevorzugte Abscheidungsverfahren zum Aufbringen der dünnen Metallnitridschichten sind ein ALD (atomic layer deposition) Verfahren und ein CVD (chemical vapor deposition)-Verfahren. Insbesondere ersteres Verfahren ermöglicht eine Schicht mit einer vorgebenen Dicke im Bereich weniger Nanometer abzuscheiden.
  • In den Ausführungsformen wird eine Hafniumnitridschicht bevorzugt. Diese kann sinngemäß durch eine Schicht ersetzt wer den, welche ein anderes Metallnitrid aufweist. Ebenso sind die Schichtdicken nur beispielhaft, insbesondere können sie geringer als die angegebenen Größen sein.
    • 1
    Graben
    10
    Substrat
    11
    erste Elektrode
    12
    Dielektrikum
    13
    zweite Elektrode
    21
    dritte Metallnitridschicht
    22
    zweite Metallnitridschicht
    23
    erste Metallnitridschicht

Claims (4)

  1. Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht, wobei das Verfahren die folgenden Verfahrensschritt aufweist: a) Bereitstellen des Substrats (10); b) Abscheiden einer ersten Metallnitridschicht (23), die Titannitrid aufweist, auf eine Oberfläche des Substrats; c) Abscheiden einer zweiten Metallnitridschicht (22), die Hafniumnitrid aufweist, auf eine Oberfläche der ersten Metallnitridschicht (23); d) Abscheiden einer dritten Metallnitridschicht (21) deren chemische Zusammensetzung der chemischen Zusammensetzung der ersten Metallnitridschicht (23) entspricht auf eine Oberfläche der zweiten Metallnitridschicht (22);
  2. Halbleitertechnologieverfahren nach Anspruch 1, wobei die Metallnitridschichten (23, 22, 21) mittels eines ALD-Verfahrens abgeschieden werden.
  3. Halbleitertechnologieverfahren nach mindestens einem der vorhergehenden Ansprüche, wobei die erste Metallnitridschicht (23) und/oder die dritte Metallnitridschicht (21) dünner als 5 nm, besonders bevorzugt dünner als 5 nm sind.
  4. Halbleitertechnologieverfahren nach mindestens einem der vorhergehenden Ansprüche, wobei die zweite Metallnitrid schicht (22) dünner als 5 nm, besonders bevorzugt dünner als 1 nm ist.
DE102004059668A 2004-12-10 2004-12-10 Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht Expired - Fee Related DE102004059668B3 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102004059668A DE102004059668B3 (de) 2004-12-10 2004-12-10 Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht
TW094141581A TWI292594B (en) 2004-12-10 2005-11-25 Semiconductor technology process for producing a conductive layer
US11/296,568 US7531418B2 (en) 2004-12-10 2005-12-08 Method of producing a conductive layer including two metal nitrides
JP2005355599A JP2006214002A (ja) 2004-12-10 2005-12-09 半導体プロセスにおける導電膜の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004059668A DE102004059668B3 (de) 2004-12-10 2004-12-10 Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht

Publications (1)

Publication Number Publication Date
DE102004059668B3 true DE102004059668B3 (de) 2006-07-13

Family

ID=36584541

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004059668A Expired - Fee Related DE102004059668B3 (de) 2004-12-10 2004-12-10 Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht

Country Status (4)

Country Link
US (1) US7531418B2 (de)
JP (1) JP2006214002A (de)
DE (1) DE102004059668B3 (de)
TW (1) TWI292594B (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224773B2 (en) 2011-11-30 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal shielding layer in backside illumination image sensor chips and methods for forming the same
US9659814B2 (en) 2013-02-01 2017-05-23 Applied Materials, Inc. Doping control of metal nitride films

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030003648A1 (en) * 2001-06-30 2003-01-02 Hynix Semiconductor, Inc. Method of fabricating capacitor having hafnium oxide
US20030060003A1 (en) * 2001-08-31 2003-03-27 Thomas Hecht Capacitor device for a semiconductor circuit configuration, and fabrication method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100252055B1 (ko) * 1997-12-11 2000-04-15 윤종용 커패시터를 포함하는 반도체장치 및 그 제조방법
JP3175721B2 (ja) * 1999-02-05 2001-06-11 日本電気株式会社 半導体装置の製造方法
JP4746234B2 (ja) 1999-10-15 2011-08-10 エーエスエム インターナショナル エヌ．ヴェー． 感受性表面上にナノラミネート薄膜を堆積するための方法
DE10034003A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
KR100386034B1 (ko) * 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
US20020086111A1 (en) * 2001-01-03 2002-07-04 Byun Jeong Soo Method of forming refractory metal nitride layers using chemisorption techniques
US7015138B2 (en) * 2001-03-27 2006-03-21 Sharp Laboratories Of America, Inc. Multi-layered barrier metal thin films for Cu interconnect by ALCVD
US6900498B2 (en) * 2001-05-08 2005-05-31 Advanced Technology Materials, Inc. Barrier structures for integration of high K oxides with Cu and Al electrodes
JP2003188252A (ja) * 2001-12-13 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
JP2003273350A (ja) 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
US7115527B2 (en) * 2004-07-19 2006-10-03 Micron Technology, Inc. Methods of etching an aluminum oxide comprising substrate, and methods of forming a capacitor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030003648A1 (en) * 2001-06-30 2003-01-02 Hynix Semiconductor, Inc. Method of fabricating capacitor having hafnium oxide
US20030060003A1 (en) * 2001-08-31 2003-03-27 Thomas Hecht Capacitor device for a semiconductor circuit configuration, and fabrication method

Also Published As

Publication number Publication date
US7531418B2 (en) 2009-05-12
JP2006214002A (ja) 2006-08-17
US20060128128A1 (en) 2006-06-15
TW200620475A (en) 2006-06-16
TWI292594B (en) 2008-01-11

Similar Documents

Publication Publication Date Title
DE60224379T2 (de) Methode, eine dielektrische Schicht abzuscheiden
DE60118817T2 (de) Integrierte Schaltung mit einem dielektrischen Schichtverbund und Verfahren
DE60023573T2 (de) Verfahren zur Herstellung eines Kondensators mit Tantalpentoxid in einem integrierten Schaltkreis
DE69635953T2 (de) VERFAHREN ZUR HERSTELLUNG EINER Ta205 DIELEKTRISCHEN SCHICHT
DE69113579T2 (de) Verfahren zur Herstellung einer DRAM-Zelle mit Stapelkondensator.
DE10142580B4 (de) Verfahren zur Herstellung einer Grabenstrukturkondensatoreinrichtung
DE10344814B3 (de) Speichervorrichtung zur Speicherung elektrischer Ladung und Verfahren zu deren Herstellung
DE4143116C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einer Metallelektrode
DE4221959A1 (de) Kondensator mit hoher dielektrizitaetskonstante und verfahren zur herstellung desselben
DE3241895A1 (de) Verfahren zur passivierung der oberflaeche eines halbleiterbauteils
DE3311635A1 (de) Halbleiterbauelement und verfahren zu dessen herstellung
DE3906874A1 (de) Kondensator und verfahren zu dessen herstellung
DE19841402B4 (de) Verfahren zur Herstellung eines Kondensators eines Halbleiterbauelementes
DE19720193C2 (de) Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE3785699T2 (de) Halbleiteranordnung mit zwei durch eine isolationsschicht getrennten elektroden.
DE19636054A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102004059668B3 (de) Halbleitertechnologieverfahren zur Herstellung einer leitfähigen Schicht
EP1114451A1 (de) Mikroelektronische struktur, verfahren zu deren herstellung und deren verwendung in einer speicherzelle
DE10161286A1 (de) Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator
DE10216614B4 (de) Verfahren zur Verstärkung einer dielektrischen Schicht auf einem Halbleitersubstrat an Fehlstellen und Anordnung mit einer verstärkten dielektrischen Schicht
DE19620833C2 (de) Verfahren zum Herstellen eines Kondensators einer Halbleitereinrichtung
EP1383938B1 (de) Verfahren zum erzeugen einer metallischen oder metallhaltigen schicht
DE19825266B4 (de) Verfahren zur Herstellung eines Kondensators für eine Halbleitereinrichtung
DE102006053930A1 (de) Herstellungsverfahren für eine Transistor-Gatestruktur
DE3702409A1 (de) Verfahren zur herstellung eines elektrischen widerstandes in einem halbleiterbaustein

Legal Events

Date Code Title Description
8100 Publication of patent without earlier publication of application
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee