KR19980019727A

KR19980019727A - 불휘발성 반도체 메모리 장치

Info

Publication number: KR19980019727A
Application number: KR1019960037935A
Authority: KR
Inventors: 강정의
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-09-02
Filing date: 1996-09-02
Publication date: 1998-06-25

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것이며, 본 발명의 목적은 필드 산화막 손실을 제거하여 활성영역간의 절연특성을 향상시킬 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 불휘발성 반도체 메모리 장치는 반도체 기판내에 형성된 제1드레인영역 및 제1소오스영역과, 상기 제1드레인영역과 제1소오스영역사이에 형성되는 채널상에 형성된 제1게이트 절연막과, 이 제1게이트 절연막상에 형성된 제1도전층을 가지는 선택 트랜지스터와; 상기 반도체 기판내에 형성된 제2드레인영역 및 제2소오스영역과, 상기 제2드레인영역과 제2소오스영역사이에 형성되는 채널상에 형성된 제2게이트 절연막과, 이 제2게이트절연막상에 형성된 제2도전층과, 이 제2도전층상에 형성된 절연막과, 이 절연막상에 형성된 제3도전층을 가지는 메모리 셀 트랜지스터를 구비하는 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것이다.

일반적으로, 낸드형 플래쉬 메모리의 셀 어레이는 데이타를 저장하는 다수의 셀 트랜지스터와 하나의 셀 트랜지스터를 선택하기 위한 2개의 선택 트랜지스터가 서로 직렬로 연결된 스트링구조가 반복되고, 하나의 비트라인 콘택에 2개의 스트링이 서로 마주보고 있는 구조로 되어 있다. 셀 트랜지스터는 플로팅된 플로팅게이트와 셀 트랜지스터를 제어하는 제어게이트가 적층된 구조를 하고 있으며, 이 제어게이트는 일반적으로 워드라인을 형성하고 있다. 선택 트랜지스터는 스트링의 양 끝에 위치하고, 비트라인 콘택에 인접한 스트링 선택 트랜지스터는 워드라인 방향과 평행하면서 스트링 선택 라인 SSL을 형성하고, 공통 소오스 라인에 인접하고 있는 그라운드 선택 트랜지스터는 워드라인 방향으로 그라운드 선택 라인 GSL을 형성하고 있다. 이 두 선택 트랜지스터는 셀 트랜지스터의 구조와 비슷하게 2개의 게이트가 적층되어 있으나 선택 트랜지스터는 데이타를 저장하는 셀 트랜지스터가 아니기 때문에 선택라인의 중간중간에 다수의 콘택을 통하여 상기 플로팅게이트와 제어게이트를 연결하여 전기적으로 하나의 게이트역할을 하도록 되어 있다. 이런 콘택을 다수 형성할 경우 칩 사이즈가 커지게 되어 일반적으로 다수의 콘택을 형성하는데 제한이 따르고 프로그램 및 소거를 통한 셀을 구동시키기 위하여 전압을 인가할 경우 하이 스피드용 소자에서는 신호 지연으로 부적합하다.

이러한 종래 기술의 제조방법은 다음과 같다.

도 2는 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 수직 단면도이며, 즉 워드라인사이의 오픈(Open)된 영역의 수직 단면도이며, 도 3은 C에서 C'방향으로 절단한 수직 단면도이고, 도 5는 B에서 B'방향으로 절단한 수직단면도인데. 이는 스트링 선택 트랜지스터의 형성과정을 나타낸 것이다.

도 2a와 도 5a에서 처럼 반도체 기판(201)상에 형성된 활성영역을 전기적으로 격리시키기 위한 소정의 국부 산화막 공정(LOCOS)을 통하여 필드 산화막(202)을 형성하고, 이 활성화영역상에 제1절연막인 게이트산화막(203)을 침적한후 플로팅 게이트로 사용하기 위한 제1도전체(204)를 적층한다. 이어 도 2a에서 처럼 필드 산화막(202)상에 일정 간격 중첩된 제1도전체(204)를 소정의 사진 및 식각공정에 의해 필드상에 일정간격 이격시켜 패턴을 형성한다. 이후 일련의 ONO(산화막/질화막/산화막)공정을 실시하여 제2절연막(205)을 형성하고, 도 2b에서 처럼 제어게이트로 사용될 제2도전체(206)를 적층하여 소정의 사진공정을 통하여 셀 어레이내의 서로 평행한 워드라인 및 스트링 선택 라인을 형성하기 위한 감광제를 패터닝한다. 이때 스트링 선택 라인 SSL이 형성될 부위의 패턴은 도 5b에서와 같다. 이후 도 2c에서와 같이 식각공정을 통하여 제2도전체(206)를 식각한다. 이후 ONO의 제2절연막(205)과 제1도전체(204)를 식각하여 도 3에서와 같은 메모리 셀 트랜지스터를 형성하게 되는데 상기 도면은 도 1에 도시된 레이아웃에서 C에서 C'방향으로 절단한 공정 단면도이다. 이러한 경우 워드라인 WL은 서로 평행한 각각의 비트라인 BL과 직교하면서 메모리 셀 트랜지스터를 형성하게 되는데 각 메모리 셀 트랜지스터는 각 비트라인 BL마다 제1도전체(204)의 플로팅 게이트를 갖고 제2도전체(206)의 제어게이트는 워드라인 WL을 따라서 연결되어 있다.

따라서, 메모리 셀 트랜지스터는 제1도전층(204)의 플로팅 게이트와 제2도전층(206)의 제어게이트가 적층된 구조를 하게 된다. 스트링 선택라인은 각 비트라인 BL과 직교하면서 스트링으로 연결되어 도 5d에서와 같이 제1도전층(204)과 제2도전층(206)이 적층된 구조를 하게 되지만 일정 길이의 스트링마다 다수의 콘택을 형성함으로서 제1도전체(204)의 제1게이트와 제2도전체(206)의 제2게이트를 전기적으로 연결하여 하나의 게이트 역할을 하도록 되어 있다. 상기의 식각 공정에 의해 형성된 워드라인과 워드라인사이의 오픈된 영역에 필드 손실(Loss)이 발생하게 되는데, 제2도전체(206)를 식각후 필드 산화막(202)상에 제1도전체(204)가 일정 간격 이격된 만큼 드러나서 ONO의 제2절연막 제거시에 필드산화막(202)이 동일 물질로서 식각되기 때문에 도 4에서와 같은 필드산화막 손실(208)이 발생하는 것이다. 상기 소자 공정에 의한 셀 트랜지스터 형성 공정에서는 스트링 선택 트랜지스터의 제1게이트와 제2게이트를 전기적으로 하나의 게이트 역할을 하도록 일정 길이의 스트링마다 콘택을 형성함으로서 칩 사이즈의 증가가 필연적이며, 콘택에 의해 연결된 스트링 길이에 의한 신호 지연이 있어 하이 스피드용 제품에서는 부적합할 수 있다. 또한, 워드라인 WL사이의 오픈된 부위의 필드산화막 손실(208)이 발생하여 후속의 엔형 이온주입등에 의해 필드 산화막(202) 하단의 채널 스톱영역에 엔형 도전형의 채널이 형성되어 활성영역간의 펀치스루(Punchthrough)를 일으킬 수 있는 문제점이 있다.

따라서, 본 발명의 목적은 칩 면적을 감소시킬 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다.

본 발명의 다른 목적은 필드 산화막 손실을 제거하여 활성영역간의 절연특성을 향상시킬 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다.

본 발명의 또 다른 목적은 칩의 신뢰성을 향상시킬 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다.

도 1은 일반적인 불휘발성 반도체 메모리 장치의 레이아웃을 보여주는 도면.

도 2는 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 종래기술의 수직 단면도.

도 3은 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 종래기술의 수직 단면도.

도 4는 종래기술의 필드 산화막 손실을 보여주는 공정 단면도.

도 5는 도 1에 도시된 레이아웃을 C에서 C'방향으로 절단한 종래기술의 수직 단면도.

도 6은 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 본 발명의 수직 단면도.

도 7은 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 본 발명의 수직 단면도.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 6과 도 7은 본 발명에 의한 메모리 셀 어레이의 수직 단면도로서, 도 6은 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 수직 단면도로서 서로 평행한 워드라인사이에 드러난 필드 산화막(602)의 구조를 나타낸다. 도 7는 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 수직 단면도로써 제2도전체로만 형성된 스트링 선택 트랜지스터를 나타낸다. 상기 본 발명에 의한 수직구조를 구현하는 방법은 다음과 같다.

도 6a에서 처럼, 서로 평행한 필드 산화막(602)에 의해 전기적으로 격리된 활성영역을 형성한다. 이후 제1도전층(604)의 폴리 실리콘을 적층하고 필드산화막(602) 상에 일련의 사진 및 식각공정을 통해 일정 간격을 지닌 제1도전체 패터닝을 형성한 후 제2도전체(606)와의 전기적인 절연(Isolation)을 위하여 ONO막(605)을 형성한다. 이때 도 7는 B에서 B'방향으로의 수직 단면도를 나타낸 것이다. 두개의 스트링 선택라인이 형성될 부위를 워드라인 방향으로 일정간격 제1도전체(604)를 식각하여 패터닝한 것이다. 이후 소자 공정에서는 제2도전체(606)로서 폴리실리콘 및 소정의 산화막을 적층하고 산화막 에치 백(Etch-back)공정을 실시하여 도 7b에서와 같이 일정간격을 유지한 제1도전체의 측면을 따라서 적층되어 있는 제2도전체(606)의 측벽에 산화막 스페이서(607)를 형성하게 한다. 실제로 제1도전체(604)의 측벽에 형성된 제2도전체(606)는 제1도전체(604)의 두께만큼 더 두터워지게 되며, 제1도전체(604)가 제거된 일정간격의 중심부에 가까울수록 제2도전체(606)는 상기 침적 두께만큼 유지된다. 이때 셀 어레이 영역의 필드 산화막(602)상을 중첩하여 칩적된 제2도전체(606)는 제1도전체(604)가 제거된 부위에서 골을 이루게 되며, 상기의 스페이서용 산화막(607)이 도 6b에서 처럼 골을 채우게 된다. 이후 제어게이트의 전기적 저항 특성을 향상시키기 위하여 소정의 텅스텐 실리사이드(608)를 침적하고 셀 어레이의 워드라인 및 선택 라인을 형성하기 위한 사진공정을 실시한다. 도 7b는 스트링 선택 트랜지스터 및 메모리 셀 트랜지스터를 형성하기 위한 감광제(610) 패턴을 나타내고 있다. 이후 식각 공정을 통하여 워드라인 및 선택 라인을 형성하는데, 우선적으로 텅스텐 실리사이드(608) 및 폴리실리콘(606)을 식각하여 도 7c에서의 폴리사이드(606)의 측벽에 형성되어 있는 스페이서(607)는 사진 공정시 감광제와 제1도전체(604)와의 미스얼라인으로 실리콘 표면의 피팅(Pitting)을 방지하기 위한 것이다. 제2도전체(606)를 식각하는 경우 제1도전체(604)가 식각되어 일정 간격 이격되어 형성된 공간(Space)의 내부와 중첩되어 있는 폴리 사이드(텅스텐 실리사이드/폴리실리콘)는 도 7c에서와 같이 일정 두께만큼 남기도록 하는데, 이는 후속공정의 ONO막(605) 식각시 상기 폴리사이드(606,608)가 버퍼역할을 하도록 하여 실리콘 피팅을 막기 위함이며, 이런 경우 서로 평행한 워드라인사이에 오픈된 제1절연막(603) 상부에는 스페이서용 산화막(607)이 마스크 역할을 하여 상기 산화막 하부의 제2도전체(606)는 식각되지 않는다. 도 7d는 제2도전체(606)를 제거하고 ONO막(605)을 식각했을 때의 수직 단면도로서 메모리 셀 트랜지스터의 형성부위와 선택 트랜지스터의 형성부위 사이에 남아있는 제2도전체(606)와 제1도전체(604)가 층을 이루며 형성되어 있게 된다. 상기의 ONO막(605)을 제거할 때 도 4C의 제2도전체(606)의 골을 메우고 있는 산화막은 동시에 제거되며, 종래 기술에서 처럼 ONO막(605)제거시 워드라인사이의 오픈된 영역에서의 필드 산화막 손실을 발생시키지 않게 되며, 제1도전체(604)를 식각하여 도 6e와 도 7e에서와 같은 수직 단면도를 가진다. 도 7e에서 보면 메모리 셀 트랜지스터와 선택 트랜지스터사이의 제1도전체(604)와 남아 있는 제2도전체(606)가 제거되어 메모리 셀 트랜지스터는 제1도전체(604)와 제2도전체(606)가 중첩된 수직구조를 가지며, 선택 트랜지스터는 제2도전체(606)의 단일 게이트로 구성된다. 또한 워드라인 사이의 오픈된 영역의 필드 산화막(602) 상부에 남아 잇는 제2도전체(606)도 식각되어 도 GE에서와 같은 필드 산화막(602)을 형성하게 된다.

본 발명의 장점은 기본적으로 선택 라인을 형성하는 선택 트랜지스터를 제2도전층(6060의 단일 게이트층으로 형성함으로서, 종래기술에서의 콘택 형성에 따르는 칩 사이즈의 증가를 줄일 수 있으며, 종래의 일정 길이의 스트링마다 콘택이 형성되었을 경우의 신호 지연을 제거할 수 있으며, 서로 평행한 워드라인사이에 오픈되어 드러난 필드산화막(602)의 손실이 발생치 않게 되어 엔형 도전형의 이온주입에 의한 필드 산화막(602) 하부로의 엔형 도전형의 채널이 형성이 어렵게 되고 활성 영역간의 절연특성을 향상시킬 수 있다.

전술한 바와 같이, 본 발명은 칩 면적을 감소시킬 수 있는 이점을 가진다. 또한, 본 발명은 필드 산화막 손실을 제거하여 활성영역간의 절연특성을 향상시킬 수 있는 이점을 가진다. 또한, 본 발명은 칩의 신뢰성을 향상시킬 수 있는 이점을 가진다.

Claims

불휘발성 반도체 메모리 장치에 있어서:

반도체 기판내에 형성된 제1드레인영역 및 제1소오스영역과, 상기 제1드레인영역과 제1소오스영역사이에 형성되는 채널상에 형성된 제1게이트 절연막과, 이 제1게이트 절연막상에 형성된 제1도전층을 가지는 선택 트랜지스터와;

상기 반도체 기판내에 형성된 제2드레인영역 및 제2소오스영역과, 상기 제2드레인영역과 제2소오스영역사이에 형성되는 채널상에 형성된 제2게이트 절연막과, 이 제2게이트절연막상에 형성된 제2도전층과, 이 제2도전층상에 형성된 절연막과, 이 절연막상에 형성된 제3도전층을 가지는 메모리 셀 트랜지스터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 제1도전층과 상기 제3도전층은 동일 물질로 형성되는 도전층임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 동일 물질은 텅스텐 실리사이드와 폴리 실리콘이 결합된 폴리사이드임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 제2도전층은 폴리 실리콘으로 이루어진 플로팅 게이트임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 절연막은 산화막과 질화막 및 산화막이 순차적으로 침적된 구조의 절연막임을 특징으로 하는 불휘발성 반도체 메모리 장치.