KR100306733B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

서지 또는 오염에 강한 폴리다이오드 소자를 포함하는 반도체 장치를 제공하는 것을 주요한 목적으로 한다.
폴리다이오드 소자(2)의 P 형 층(35)에 저항 소자(배리어 메탈막(32)+텅스텐 플러그(33))를 개재시켜, 알루미늄 배선(19)이 접속되어 있다. 폴리다이오드 소자(2)의 N형층(37)에, 저항 소자(배리어 메탈막(32)+텅스텐 플러그(33))를 개재시켜, 알루미늄 배선(19)이 접속되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은, 일반적으로 반도체 장치에 관한 것으로, 특히 서지 또는 오염에 강해지도록 개량된 폴리다이오드 소자를 구비한 반도체 장치에 관한 것이다.
불휘발성 반도체 기억 장치에서는, 메모리 셀의 기록/소거 동작에 고전압(일반적으로 10V 내지 20V)을 필요로 하기 때문에, 종래에는 2개의 외부 전원(Vpp/Vcc, Vpp로서는 고압 12V 정도)을 필요로 하고 있었다. 그러나, 최근에는 다른 디바이스와의 공통화를 위해, Vcc로의 단일 전원화가 계속 행해지고 있다. 그 경우에는, 칩 내에 Vcc 전원 전압으로부터 Vpp전압으로 승압하는 회로가 내장된다.
차지 펌프형(charge-pump) 승압 회로는, LSI에 있어서 승압 회로로서 이용되는 일반적인 회로이지만, 이하에 진술하는 문제점이 있다. 즉, 텍스트북「CMOS 초LSI의 설계」(培風館, 제192페이지 ∼ 193페이지)에, 차지 펌프 회로의 일례와 그 원리, 및 그 문제점이 기술되어 있다. 그것에 따르면, 차지 펌프형 승압 회로는, MOS 다이오드와 용량을 한 단위로 한 유닛을 직렬로 연결하고, 타이밍이 서로 다른 2개의 클럭에 의해 승압 동작을 행한다. 그러나, 정류 소자는 MOS 다이오드이다. MOS 다이오드의 임계 전압 Vth는, 기판 바이어스 효과로 인해, 단수가 많아지면 점점 커지므로, 단수와 함께 승압 효율이 악화한다고 하는 문제점이 있었다.
논문 IEEE International Solid-State Circuits Conference (1995) TA7.2에 개시되어 있는 차지 펌프형 승압 회로는, MOS 다이오드가 아니라, 기판의 트리플 웰 구조를 이용하여, 기판에 PN 접합형 다이오드를 형성하고 있다. 이것은, 기판 바이어스 효과에 따른 효율 악화를 받지 않는다. 그러나, 트리플 웰 구조를 형성해야하고, 프로세스가 복잡하고 비용이 든다고 하는 문제점이 있다. 또한, 기판 상에 형성하기 위해, N 웰-기판 사이의 용량이 기생 용량으로서 기능하고, 효율을 열화시킨다고 하는 결점이 있었다.
한편, 논문 "Lateral polysilicon p-n diodes" (J. Electrochem Soc., 제125권, 제1648페이지, 1978년, 10월 발행)은, 도 38에 도시된 바와 같은 폴리실리콘을 이용한 PN 접합형 다이오드(이하, 폴리다이오드 소자라고 함)를 사용한 차지 펌프형 승압 회로를 구비한 EEPROM을 개시한다. 이 EEPROM은, 또한 논문(IEEE J. Solid-State Circuits, vo1. SC-16, 제195페이지, 1981년, 6월)이나 논문(IEEE Trans. Electron Dcvices, vo1. ED-27, 제1211페이지, 1980년, 7월)에 발표되어 있다.
도 38을 참조하여, SiO2막(1) 상에 폴리다이오드 소자(2)가 형성되어 있다. 폴리다이오드 소자(2)를 덮도록 SiO2막(1) 상에 층간 절연막(3)이 형성되어 있다. 층간 절연막(3) 중에 설치된 컨택트 홀을 통해, 폴리다이오드 소자의 P 형층에 알루미늄 배선(4)이 접속되고, N형층에 알루미늄 배선(4)이 접합되어 있다.
도 38에 도시된 바와 같은 폴리다이오드 소자를 이용한 경우, MOS 다이오드를 이용한 경우나 기판에 형성되는 PN 다이오드를 이용한 경우에 발생하는 문제, 즉 기판 바이어스 효과나, 기생 용량의 문제는 없다. 그러나, 알루미늄 배선(4)이 폴리다이오드 소자(2)와 직접 전기적으로 접촉하고 있기 때문에, 잘 알려져 있듯이, 알루미늄 배선(4)과 폴리다이오드 소자(2)의 계면에서 반응이 발생하고, 그에 따라 접촉 저항이 변동, 나아가서는 폴리다이오드 소자(2)의 특성이 변이된다고 하는 결점이 있었다. 또한, 종래의 폴리다이오드 소자의 다른 결점으로는, 서지 등의 전기적 노이즈에 약하다고 하는 문제점이 있었다. 또한, 도 38에 도시된 종래의 폴리다이오드 소자는, 오염에 약하다고 하는 결점이 있었다.
본 발명은, 상기된 바와 같은 문제점을 해결하도록 이루어진 것으로, 고성능의 폴리다이오드 소자(PN 접합 소자)를 구비한 반도체 장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 그와 같은 폴리다이오드 소자를 이용함에 따라, 고성능의 차지 펌프형 승압 회로를 제공하는 것에 있다.
본 발명의 또 다른 목적은, 그와 같은 승압 회로를 이용한, 고성능의 불휘발성 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은, 그와 같은 폴리다이오드 소자를 구비한 반도체 장치를, 새로운 공정을 추가하지 않고, 또한 여분의 비용을 들이지 않고, 제조하는 방법을 제공하는 것에 있다.
제1 국면에 따른 반도체 장치는, 주표면을 구비한 반도체 기판을 구비한다. 상기 반도체 기판의 주표면에, 소자 분리 산화막이 설치되어 있다. 상기 소자 분리 산화막 상에, P 형층과 N형층을 구비한 PN 접합용 폴리실리콘층이 설치되어 있다. 상기 PN 접합용 폴리실리콘층을 덮도록 상기 반도체 기판의 표면에 층간 절연막이 설치되어 있다. 상기 층간 절연막 중에, 상기 P 형층을 노출시키는 제1 컨택트 홀과, 상기 N형층을 노출시키는 제2 컨택트 홀이 설치되어 있다. 상기 제1 컨택트 홀 내에, 상기 P 형층에 접속된 제1 저항 소자가 설치되어 있다. 상기 제2 컨택트 홀 내에, 상기 N형층에 접속된 제2 저항 소자가 설치되어 있다. 상기 제1 저항 소자를 개재시켜 상기 P 형층에 제1 배선층이 접속되어 있다. 상기 제2 저항 소자를 개재시켜 상기 N형층에, 제2 배선층이 접속되어 있다.
본 발명에 따르면, P형층에 제1 저항 소자를 개재시켜 제1 배선층이 접속되고, 제2 저항 소자를 개재시켜 N형층에 제2 배선층이 접속되어 있으므로, 서지등의 전기적 노이즈에 강한 반도체 장치를 얻을 수 있다.
제2 국면에 따른 반도체 장치에 따르면, 상기 반도체 기판 상에 형성된, 폴리실리콘의 플로우팅 게이트를 구비한 불휘발성 반도체 기억 소자를 더욱 포함하고, 상기 폴리다이오드 소자는, 상기 플로우팅 게이트와 동일한 재료로 형성되어 있다.
본 발명에 따르면, 폴리다이오드 소자가, 플로우팅 게이트와 동일한 재료로 형성되어 있으므로, 플로우팅 게이트와 동시에 만들 수 있고, 나아가서는 아무것도 새로운 공정을 추가하지 않고, 제조할 수 있다.
제3 국면에 따른 반도체 장치에 따르면, 상기 제1 및 제2 저항 소자는, 배리어 메탈 및/또는 텅스텐 플러그로 형성된다. 따라서, 제1 및 제2 저항 소자를, 범용의 재료로 형성할 수 있다.
제4 국면에 따른 반도체 장치에 따르면, 상기 N형층은, 상기 P 형층에 접속된 N+형층과, 상기 N+형층에 접속된 N++형층으로 이루어진다.
본 발명에 따르면, PN 다이오드의 순방향의 특성이 향상한다.
제5 국면에 따른 반도체 장치에 따르면, 상기 폴리다이오드 소자가, 차지 펌프형 승압 회로의 일부로서 조립되어 있다.
본 발명에 따르면, 상기 특징을 구비한 폴리다이오드 소자가, 차지 펌프형 승압 회로의 일부로서 조립되어 있으므로, 서지등의 전기적 노이즈에 강한, 차지 펌프형 승압 회로를 얻을 수 있다.
제6 국면에 따른 반도체 장치는, 불휘발성 반도체 기억 장치에 관한 것이다. 상기 반도체 장치는, 반도체 기판을 구비한다. 상기 반도체 기판 상에, 플로우팅 게이트와 컨트롤 게이트, 상기 플로우팅 게이트와 상기 컨트롤 게이트 사이에 설치된 인터폴리 절연막(interpoly dielectric film)을 구비한 불휘발성 반도체 기억 소자가 형성되어 있다. 상기 반도체 기판의 표면에, 소자 분리 산화막이 형성되어 있다. 상기 소자 분리 산화막 상에, 상기 플로우팅 게이트와 동일한 재질의, P 형층과 N형층을 구비한 폴리다이오드 소자가 설치되어 있다. 상기 폴리다이오드 소자를 덮도록 상기 반도체 기판 상에 층간 절연막이 설치되어 있다. 상기 층간 절연막 중에, 상기 P 형층을 노출시키는 제1 컨택트 홀과 상기 N형층을 노출시키는 제2 컨택트 홀이 설치되어 있다. 상기 제1 컨택트 홀 내에, 상기 P 형층에 접속된 제1 저항 소자가 설치된다. 상기 제2 컨택트 홀 내에, 상기 N형층에 접속된 제2 저항 소자가 설치되어 있다. 상기 제1 저항 소자를 개재시켜 상기 P 형층에 제1 배선층이 접속되어 있다. 상기 제2 저항 소자를 개재시켜 상기 N형층에 제2 배선층이 접속되어 있다.
본 발명에 따르면, 제1 배선층이 제1 저항 소자를 개재시켜 P 형층에 접속되고, 제2 배선층이 제2 저항 소자를 개재시켜 N형층에 접속되어 있으므로, 서지등의 전기적 노이즈에 강한 불휘발성 반도체 기억 장치를 얻을 수 있다.
제7국면에 따른 반도체 장치는, 차지 펌프형 승압 회로를 구비한 불휘발성 반도체 기억 장치에 관한 것이다. 상기 반도체 장치는, 반도체 기판을 구비한다. 상기 반도체 기판 상에, 플로우팅 게이트를 구비한 불휘발성 반도체 기억 소자와, 차지 펌프형 승압 회로가 형성되어 있다. 상기 차지 펌프형 승압 회로는, 상기 반도체 기판의 표면에 형성된 소자 분리 산화막과, 상기 소자 분리 산화막 상에 설치된, 상기 플로우팅 게이트와 동일한 재질의, P 형층과 N형층을 구비한 폴리다이오드 소자를 구비한다. 상기 폴리다이오드 소자를 덮도록 상기 반도체 기판 상에 층간 절연막이 설치되어 있다. 상기 층간 절연막 중에, 상기 P 형층을 노출시키는 제1 컨택트 홀과 상기 N형층을 노출시키는 제2 컨택트 홀이 설치되어 있다. 상기 제1 컨택트 홀 내에, 상기 P 형층에 접속된 제1 저항 소자가 설치되어 있다. 상기 제2 컨택트 홀 내에, 상기 N형층에 접속된 제2 저항 소자가 설치되어 있다. 상기제1 저항 소자를 개재시켜 상기 P 형층에 제1 배선층이 접속되어 있다. 상기 제2 저항 소자를 개재시켜 상기 N형층에 제2 배선층이 접속되어 있다.
본 발명에 따르면, 제1 배선층이 제1 저항 소자를 개재시켜 P 형층에 접속되고, 제2 배선층이 제2 저항 소자를 개재시켜 N형층에 접속되어 있으므로, 서지등의 전기적 노이즈에 강한 차지 펌프형 승압 회로를 구비하는 불휘발성 반도체 기억 장치를 얻을 수 있다.
제8 국면에 따른 반도체 장치는, 상기 폴리다이오드 소자 중 적어도 상부를 덮는 보호막을 더욱 구비한다.
본 발명에 따르면, 폴리다이오드 소자 중 적어도 상부를 보호막이 덮어져 있으므로, 오염에 강해진다.
제9 국면에 따른 반도체 장치는, 상기 폴리다이오드 소자 중 적어도 상부를 덮는 보호막을 더욱 구비하고, 상기 보호막은 상기 인터폴리 절연막과 동일한 재질로 형성되어 있다.
본 발명에 따르면, 보호막이 인터폴리 절연막과 동일한 재질로 형성되어 있으므로, 새로운 공정을 추가하지 않고, 오염에 강한 반도체 장치를 얻을 수 있다.
제10 국면에 따른 반도체 장치에서는, 상기 폴리다이오드 소자는, 비도핑 폴리실리콘으로 형성된다.
본 발명에 따르면, 비도핑 폴리실리콘을 이용하고 있으므로, 여러가지의 도전형으로 가공할 수 있다.
제11 국면에 따른 반도체 장치는, 불휘발성 반도체 기억 장치에 관한 것이다. 상기 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 불휘발성 반도체 기억 소자와 폴리다이오드 소자를 구비한다. 상기 불휘발성 반도체 기억 소자는, (A) 상기 반도체 기판 상에 형성된 N형 폴리실리콘의 플로우팅 게이트와, (B) 상기 플로우팅 게이트 상에 설치된, 산화막과 질화막의 다층막으로 이루어지는 인터폴리 절연막과, (C) 상기 인터폴리 절연막 상에 설치된, 그 하층이 N형 폴리실리콘이고, 그 상층이 메탈실리사이드인 컨트롤 게이트를 포함한다. 상기 폴리다이오드 소자는, 상기 반도체 기판의 주표면에 설치된 소자 분리 산화막을 구비한다. 상기 소자 분리 산화막 상에, P 형층과 N형층을 구비한 PN 접합용 폴리실리콘층이 설치된다. 상기 PN 접합용 폴리실리콘층을 덮도록 상기 반도체 기판 상에 층간 절연막이 설치된다. 상기 층간 절연막 중에, 상기 P 형층을 노출시키는 제1 컨택트 홀과, 상기 N형층을 노출시키는 제2 컨택트 홀이 설치된다. 상기 제1 컨택트 홀 내에, 상기 P 형층에 접속된, 배리어 메탈 및/또는 텅스텐 플러그로 이루어지는 제1 저항 소자가 설치된다. 상기 제2 컨택트 홀 내에, 상기 N형층에 접속된, 배리어 메탈 및/또는 텅스텐 플러그로 이루어지는 제2 저항 소자가 설치된다. 상기 제1 저항 소자를 개재시켜, 상기 P 형층에 제1 배선층이 접속되어 있다. 상기 제2 저항 소자를 개재시켜, 상기 N형층에 제2 배선층이 접속되어 있다.
본 발명에 따르면, 제1 저항 소자를 개재시켜, 제1 배선층이 P 형층에 접속되고, 제2 저항 소자를 개재시켜, 제2 배선층이 N형층에 접속되어 있으므로, 서지등의 전기적 노이즈에 강한 불휘발성 반도체 기억 장치를 얻을 수 있다.
제12 국면에 따른 반도체 장치의 제조 방법은, 주변 회로용 PMOS 트랜지스터와 폴리다이오드 소자를 구비한 반도체 장치의 제조 방법에 관한 것이다. 우선, 반도체 기판의 표면에 소자 분리 산화막을 형성한다. 상기 소자 분리 산화막 상에, 상기 폴리다이오드 소자의 모체가 되는 폴리실리콘층을 형성한다. 상기 PMOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 P+이온 주입과 동시에, 상기 P+이온을 상기 폴리실리콘층 중으로 주입하고, 그에 따라 상기 폴리다이오드 소자의 P 형층을 형성한다. 상기 폴리다이오드 소자의 N형층을 형성한다. 상기 반도체 기판 상에 PMOS 트랜지스터를 형성한다.
본 발명에 따르면, PMOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 P+이온 주입과 동시에, 상기 P+이온을 상기 폴리실리콘층 중으로 주입하고, 그에 따라 폴리다이오드 소자의 P 형층을 형성하고 있으므로, 새로운 공정을 추가하지 않고, 폴리다이오드 소자를 형성할 수 있다.
제13 국면에 따른 반도체 장치의 제조 방법은, 주변 회로용 NMOS 트랜지스터와 폴리다이오드 소자를 구비한 반도체 장치의 제조 방법에 관한 것이다. 우선, 반도체 기판의 표면에 소자 분리 산화막을 형성한다. 상기 소자 분리 산화막 상에, 상기 폴리다이오드 소자의 모체가 되는 폴리실리콘층을 형성한다. 상기 NMOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 N+이온 주입과 동시에, 상기 N+이온을 상기 폴리실리콘층 중으로 주입하고, 그에 따라 상기 폴리다이오드 소자의 N형층을 형성한다. 상기 폴리다이오드 소자의 P 형층을 형성한다. 상기 반도체 기판 상에, 상기 NMOS 트랜지스터를 형성한다.
본 발명에 따르면, NMOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 N+이온 주입과 동시에, 상기 N+이온을 상기 폴리실리콘층 중으로 주입하고, 그에 따라 상기 폴리다이오드 소자의 N형층을 형성하므로, 새로운 공정을 추가하지 않고, 폴리다이오드 소자를 형성할 수 있다.
제14 국면에 따른 반도체 장치의 제조 방법은, NMOS 형 메모리 셀 트랜지스터와 폴리다이오드 소자를 구비한 반도체 장치의 제조 방법에 관한 것이다. 우선, 반도체 기판의 표면에 소자 분리 산화막을 형성한다. 상기 소자 분리 산화막 상에, 상기 폴리다이오드 소자의 모체가 되는 폴리실리콘층을 형성한다. 상기 NMOS 형 메모리 셀 트랜지스터의 소스·드레인 영역을 형성하기 위한 N+이온 주입과 동시에, 상기 N+이온을 상기 폴리실리콘층 중으로 주입하고, 그에 따라 상기 폴리다이오드 소자의 N형층을 형성한다. 상기 폴리다이오드 소자의 P 형층을 형성한다. 상기 반도체 기판 상에 상기 NMOS 형 메모리 셀 트랜지스터를 형성한다.
본 발명에 따르면, NMOS 형 메모리 셀 트랜지스터의 소스·드레인 영역을 형성하기 위한 N+이온 주입과 동시에, 상기 N+이온을 상기 폴리실리콘층 중으로 주입하고, 그에 따라 상기 폴리다이오드 소자의 N형층을 형성하므로, 새로운 공정의 추가없이, 폴리다이오드 소자를 형성할 수 있다.
도 1a, 도 1b는 본 발명이 적용되는 불휘발성 반도체 기억 장치 중 하나인 DINOR 형 플래시 메모리의, 메모리 셀의 기록·소거 동작을 설명하는 도면.
도 2는 실시 형태에 따른 불휘발성 반도체 기억 장치의 단면도.
도 3은 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법 순서의 제1 공정에서의 반도체 장치의 단면도.
도 4는 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법 순서의 제2 공정에서의 반도체 장치의 단면도.
도 5는 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법 순서의 제3 공정에서의 반도체 장치의 단면도.
도 6은 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법 순서의 제4 공정에서의 반도체 장치의 단면도.
도 7은 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법 순서의 제5 공정에서의 반도체 장치의 단면도.
도 8은 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법 순서의 제6 공정에서의 반도체 장치의 단면도.
도 9는 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법 순서의 제7 공정에서의 반도체 장치의 단면도.
도 10은 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법 순서의 제8 공정에서의 반도체 장치의 단면도.
도 11은 실시예 1에 따른 폴리다이오드 소자의 단면도.
도 12는 실시예 2에 따른 폴리다이오드 소자의 단면도.
도 13a, 도 13b는 실시예 2에 따른 폴리다이오드 소자의 제조 방법을 나타내는 반도체 장치의 단면도.
도 14는 실시예 3에 따른 폴리다이오드 소자의 단면도.
도 15는 실시예 3에 따른 폴리다이오드 소자의 제조 방법의 주요 공정에서의 반도체 장치의 단면도.
도 16은 실시예 4에 따른 폴리다이오드 소자의 단면도.
도 17은 실시예 5에 따른 폴리다이오드 소자의 단면도.
도 18은 실시예 5에 따른 폴리다이오드 소자의 제조 방법 순서의 제1 공정에서의 반도체 장치의 단면도.
도 19는 실시예 5에 따른 폴리다이오드 소자의 제조 방법 순서의 제2 공정에서의 반도체 장치의 단면도.
도 20은 실시예 1 ∼ 5의 변형예에 따른 폴리다이오드 소자의 제조 방법의 주요 공정에서의 반도체 장치의 단면도.
도 21은 실시예 6에 따른 폴리다이오드 소자의 단면도.
도 22는 실시예 1 ∼ 6에 따른 폴리다이오드 소자의 등가 회로도.
도 23은 실시예 1 ∼ 6에서 얻어진 폴리다이오드 소자의 특성을 나타내는 도면.
도 24는 실시예 1 ∼ 6에서 얻어진 폴리다이오드 소자의 특성을 나타내는 도면.
도 25는 실시예 7에 따른 폴리다이오드 소자의 평면도와, A-A 선에 따르는 단면도.
도 26은 실시예 8에 따른 폴리다이오드 소자의 평면도와, A-A 선에 따르는 단면도.
도 27은 실시예 9에 따른 폴리다이오드 소자의 평면도와, A-A 선에 따르는 단면도.
도 28은 실시예 10에 따른 폴리다이오드 소자의 평면도와, A-A 선에 따르는 단면도.
도 29는 실시예 11에 따른 폴리다이오드 소자의 평면도와, A-A 선에 따르는 단면도와, B-B 선에 따르는 단면도.
도 30은 실시예 12에 따른 폴리다이오드 소자의 평면도와, A-A 선에 따르는 단면도.
도 31a 및 도 31b는 실시예 12에 따른 폴리다이오드 소자의 제조 방법 순서의 제1 공정에서의 반도체 장치의 단면도.
도 32는 실시예 12에 따른 폴리다이오드 소자의 제조 방법 순서의 제2 공정에서의 반도체 장치의 단면도.
도 33은 실시예 12에 따른 폴리다이오드 소자의 제조 방법 순서의 제3 공정에서의 반도체 장치의 단면도.
도 34는 실시예 12에 따른 폴리다이오드 소자의 제조 방법 순서의 제4 공정에서의 반도체 장치의 평면도.
도 35는 실시예 13에 따른 폴리다이오드 소자의 평면도와 A-A 선에 따르는 단면도.
도 36은 실시예 14에 따른 폴리다이오드 소자의 평면도와 A-A 선에 따르는 단면도.
도 37은 실시예 15에 따른 폴리다이오드 소자의 평면도와 A-A 선에 따르는 단면도.
도 38은 종래의 폴리다이오드 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 폴리다이오드 소자
6 : 플로우팅 게이트
7 : 반도체 기판
12 : 소자 분리 산화막
14 : 층간 절연막
15 : 제1 컨택트 홀
16 : 제2 컨택트 홀
17 : 제1 저항 소자
18 : 제2 저항 소자
19 : 배선층
우선, 본 발명이 적용되는 불휘발성 반도체 기억 장치 중 하나인 DINOR 형플래시 메모리의 메모리 셀의 기록·소거 동작을 설명한다.
도 1a 및 도 1b를 참조하여, 판독시에는 컨트롤 게이트(5)에 전원 전압 3.3V를 인가하고, 메모리 셀이 온인지 오프 상태인지를 검출함으로써, "1", "0"의 판별을 행한다. 기록(프로그램)은 컨트롤 게이트(5)에 -11V, 드레인 확산층에 5V ∼ 9V를 인가하고, 플로우팅 게이트(6)에 축적된 전자를 추출함에 따라 행해진다. 기록을 행하면 메모리 셀 임계치는 낮아진다. 소거는, 컨트롤 게이트(5)에 12V, P 웰에 -11V를 인가하고, 플로우팅 게이트(6)에 전자를 주입함으로써 행한다. 이에 따라, 임계치는 높아지게 된다. 불휘발성 반도체 메모리 셀의 동작에는, 일반적으로 다른 휘발성 반도체 메모리와 크게 다르고, 고전압이 필요하다.
도 2는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 단면도이다. 반도체 기판(7) 상에, 불휘발성 반도체 기억 소자(8)와 메모리 셀용 트랜지스터(9)와 주변 PMOS 트랜지스터(10)와 주변 NMOS 트랜지스터(11)와 폴리다이오드 소자(2)가 설치되어 있다(또, 도면 중, 불휘발성 반도체 기억 소자(8)는, 워드선 방향의 단면도를 나타내고 있고, 메모리 셀용 트랜지스터(9)는, 비트선 방향의 단면도를 나타내고 있다. 이하의 도면에서도 동일함.). 불휘발성 반도체 기억 소자(8)는, N형 폴리실리콘으로 형성된 플로우팅 게이트(6)와, 플로우팅 게이트(6)를 피복하도록 반도체 기판(7) 상에 설치된, 산화막과 질화막의 다층막으로 이루어지는 인터폴리 절연막(11)과, 인터폴리 절연막(11)을 개재시켜, 플로우팅 게이트(6)를 덮도록 설치된, 그 하층이 N형 폴리실리콘이고, 그 상층이 메탈실리사이드인 컨트롤 게이트(5)를 포함한다. 폴리다이오드 소자(2)는, 반도체 기판(7)의 주표면에 설치된 소자 분리 산화막(12)을 포함한다. 소자 분리 산화막(12) 상에, P 형층과 N형층을 구비한 PN 접합용 폴리실리콘층(13)이 설치되어 있다. PN 접합용 폴리실리콘층(13)을 덮도록, 반도체 기판(7) 상에 층간 절연막(14)이 설치되어 있다. 층간 절연막(14) 중에, P 형층을 노출시키는 제1 컨택트 홀(15)과, N형층을 노출시키는 제2 컨택트 홀(16)이 설치되어 있다. 제1 컨택트 홀(15) 내에, P 형층에 접속된, 배리어 메탈 및 텅스텐 플러그로 이루어지는 제1 저항 소자(17)가 설치되어 있다. 제2 컨택트 홀(16) 내에, N형층에 접속된, 배리어 메탈 및 텅스텐 플러그로 이루어지는 제2 저항 소자(18)가 설치되어 있다. 제1 저항 소자(17)를 개재시켜, P 형층에 배선층(19)이 접속되어 있다. 제2 저항 소자(18)를 개재시켜, N형층에 배선층(19)이 접속되어 있다. 제1 저항 소자(17) 및 제2 저항 소자(18)의 존재에 의해, 서지등의 전기적 노이즈에 강한, 폴리다이오드 소자가 된다.
다음에, 도 2에 도시하는 불휘발성 반도체 기억 장치의 제조 방법에 대해 설명한다.
도 3을 참조하여, 실리콘 기판(7)의 주표면에 소자 분리 산화막(12)과 P 웰과 N 웰을 형성한다.
도 4를 참조하여, 열산화법에 따라 메모리 셀의 터널 산화막(20)을 형성한다. 감압 CVD 법에 따라, 인농도가, 대개 1×1020atoms/㎤ 정도(5×1019atoms/㎤ ∼ 2×1020atoms/㎤의 범위에서 사용할 수 있음)의 인도핑 N형 다결정 폴리실리콘을, 두께 약 100㎚정도, 퇴적한다 (이하, 이것을 플로우팅 게이트재라고 함.). 사진 제판을 거쳐, 플로우팅 게이트재의 에칭을 행하고, 메모리 셀 어레이 내에서는 플로우팅 게이트재를 비트선 방향으로 스트라이프형으로 가공하고, 플로우팅 게이트(6)를 얻는다. 주변 회로부에서는, 플로우팅 게이트재를, 폴리다이오드 소자의 모체부(21)의 형상으로 가공한다. 그 밖의 부분의 플로우팅 게이트재는, 전부 제거한다.
도 5를 참조하여, 플로우팅 게이트(6)를 피복하도록, 반도체 기판(7) 상에 인터폴리 절연막(산화막/질화막/산화막의 3층 구조, 산화막 환산막 두께로 150 ∼ 200㎚ 정도) (22)를 형성한다. 그 후, 사진 제판을 거쳐 레지스트(23)를 이용하여, 모체부(21)를 제외한 주변 회로부의 인터폴리 절연막을 제거한다.
도 5와 도 6을 참조하여, 레지스트(23)를 제거 후에, 열산화에 의해, 주변 회로용 MOS 트랜지스터용의 게이트 산화막(24)을 형성한다. 그 후, 폴리다이오드의 모체부(21)에서도, 인터폴리 절연막을 제거한다. 다음에, 컨트롤 게이트재(텅스텐 폴리사이드 : 텅스텐 실리사이드/인도핑 N형 다결정 폴리실리콘=100㎚/100㎚ 막 두께)를 퇴적하고, 사진 제판을 거쳐 에칭을 행하고, 메모리 셀 어레이 중에서는 컨트롤 게이트(5)를 형성함과 동시에, 주변 회로부에서는 주변 회로용 MOS 트랜지스터 게이트(25)를 형성한다. 폴리다이오드 소자가 되는 모체부(21) 상에 피착된 컨트롤 게이트재는 이 때 제거된다.
도 6과 도 7을 참조하여, 메모리 셀 내에서 컨트롤 게이트(5)를 마스크로서, 인터폴리 절연막(11)과, 그 하부의 플로우팅 게이트재(6)를 에칭한다. 그 후, 이온 주입에 의해, 메모리 셀의 소스·드레인 영역(27)을 형성하고, 이에 따라, 메모리 셀을 완성시킨다. 메모리 셀 어레이부와 NMOS 트랜지스터부를 덮는 레지스트 패턴(28)을 형성하고, 주변 회로용 PMOS 트랜지스터의 P+확산층 형성을 위한 P+주입(붕소 또는 BF2)시에, 폴리다이오드 소자가 되는 모체부(21)의 일부 영역에도, BF2 이온을, 20KeV, 2 ∼ 4×1015atoms/㎠정도 주입한다. 주입 영역은 N형으로부터 P 형으로 반전하고, PN 접합이 형성된다.
레지스트 패턴(28)을 제거한다.
도 8을 참조하여, 메모리 셀부 주변 PMOS 트랜지스터부 및 폴리다이오드 소자가 되는 모체부(21)의 일부를 덮는 레지스트 패턴(29)을, 실리콘 기판(7) 상에 형성한다. 레지스트 패턴(29)을 마스크로 하여, 주변 회로용 NMOS 트랜지스터의 N+확산층 형성을 위한 N+주입(비소 또는 인)시에, 폴리다이오드 소자가 되는 모체부(21)의 일부 영역에, As 이온을, 50KeV, 2 ∼ 4×1015atoms/㎠정도 주입을 행하고, N형 영역의 가로 방향의 저항을 내린다.
도 9를 참조하여, 실리콘 기판(7) 상에 층간 절연막(14)을 형성하고, 사진 제판, 에칭 기술을 거쳐, 층간 절연막(14) 중에 PMOS 트랜지스터의 소스·드레인의 표면 및 NMOS 트랜지스터의 소스·드레인 영역의 표면 및 폴리다이오드 소자의 N 표면 및 P 표면을 노출시키는 컨택트 홀(31)을 형성한다.
도 9와 도 10을 참조하여, 컨택트 홀(31)의 저면 및 측벽을 피복하도록,TiSi2/TiN 으로 이루어지는 배리어 메탈막(32)을 형성한다. 실리콘 기판(7)의 상측 전면에, 텅스텐막을 CVD 법에 따라 퇴적한다. 얻어진 텅스텐막의 전면을 에칭함으로써, 텅스텐 플러그(33)를 컨택트 홀(31) 내에 매립한다. 이에 따라, 폴리다이오드 소자(2)가 완성한다. 계속해서, 알루미늄 배선재를 실리콘 기판(1) 상에 퇴적시키고, 사진 제판, 엣칭 공정을 거쳐 알루미늄 배선(19)을 형성하면, 불휘발성 반도체 기억 장치가 완성한다.
또, 상기 실시 형태에서는, 폴리다이오드 소자의 재료로서, 플로우팅 게이트재를 이용하였다. 그리고, 폴리다이오드부의 P+전극을 형성하기 위해, 주변 PMOS 트랜지스터의 P+이온 주입을 이용하였다. 또한, 폴리다이오드의 N+전극부의 저항을 저감시키기 위해, 주변 NMOS 트랜지스터의 N+주입을 이용하였다. 따라서, 폴리다이오드 소자를 형성하기 위해, 어떠한 여분의 공정도 추가할 필요가 없다.
또한, 이 변형으로서, 다음과 같은 실시예도 가능하다. 폴리다이오드 소자의 재료로서, 플로우팅 게이트재를 이용한다. P+전극 형성을 위해, 주변 PMOS 트랜지스터의 P+이온 주입을 이용한다. N+전극부의 저항 저감으로서, 메모리 셀의 소스·드레인 영역을 형성하기 위한 N+이온 주입을 이용한다. 이와 같이 해도, 폴리다이오드 소자를 형성할 수 있다. 이 실시 형태에서도, 폴리다이오드 소자를 형성하기 위해, 어떠한 여분의 공정도 추가하지 않으므로, 여분의 비용이 들지 않는다.
또한, NMOS 형 메모리 셀 트랜지스터의 소스·드레인 영역을 형성하기 위한 N+이온 주입과 동시에, 폴리다이오드 소자의 N+전극을 형성해도 좋다.
[실시예]
상기 실시 형태에 따른 방법에 따라 형성되는 여러가지 구조를 구비한 폴리다이오드 소자에 대해, 설명한다.
실시예 1
도 11은, 실시예 1에 따른 폴리다이오드 소자의 기본 구성을 도시하는 단면도이다. 폴리다이오드 소자는, P+부분(35)과, P+부분(35)에 접촉하는 N+부분(36)과 N+부분(36)보다도 농도가 높은 N+부분(37)을 포함한다. 배리어 메탈막(32)과 텅스텐 플러그(33)를 개재시켜, 알루미늄 배선(19)이, P+부분(35) 및 N+부분(37)에 접속되어 있다.
실시예 2
도 12는, 실시예 2에 따른 폴리다이오드 소자의 단면도이다. 도 11에 도시된 폴리다이오드 소자와 도 12에 도시된 폴리다이오드 소자와의 다른 점은, P+부분(35), N+부분(36) 및 N+부분(37) 상에, 인터폴리 절연막으로 이루어지는 보호막(22)이 형성되어 있는 점이다. 이러한 보호막(22)을 설치함에 따라, 폴리다이오드 소자가 오염되지 않는다고 하는 효과를 발휘한다.
이어서, 도 12에 도시된 폴리다이오드 소자의 제조 방법에 대해 설명한다.
도 13a 및 도 13b는, 도 4의 공정의 다른 변형예를 도시하는 도면이다. 즉, 도 13을 참조하여, 메모리 셀의 기초 형성 공정에서, 플로우팅 게이트재(26)를 퇴적하는 곳까지는, 도 4까지의 공정과 동일하다. 도 13a 및 도 13b에 도시하는 공정과 도 4에 도시하는 공정이 다른 점은, 사진 패턴을 변경하고, 셀 어레이 내에서는 플로우팅 게이트재(26)를 비트선 방향으로 스트라이프형으로 가공하지만, 주변 회로부에서는 플로우팅 게이트재(26)를 도면과 같이 남긴다.
도 13a를 참조하여, 계속해서 인터폴리 절연막(22)을 형성한다. 그 후, 도 13b를 참조하여, 사진 제판을 거쳐 레지스트(37)를 이용하여, 주변 회로부에서 폴리다이오드이외의 부분의 인터폴리 절연막 및 그 하부의 플로우팅 게이트재를 제거한다. 레지스트(37)를 제거한다. 그 후, 열산화에 의해 주변 회로용 MOS 트랜지스터용의 게이트 산화막을 형성한다. 이 후에는, 도 6 ∼ 도 10과 동일한 공정을 거쳐, 불휘발성 반도체 기억 장치가 완성한다. 이러한 제조 방법에 따라, 인터폴리 절연막(22)이 보호막으로서 폴리다이오드 소자 상에 남긴 폴리다이오드 소자를 얻을 수 있다.
실시예 3
도 14는 실시예 3에 관한 것으로, 폴리다이오드 소자의 단면도이다. 도 14에 도시된 폴리다이오드 소자가 도 11에 도시된 폴리다이오드 소자와 다른 점은, PN 접합층의 표면 전체가 인터폴리 절연막과 동일한 재료로 형성된 보호막(22)으로덮여져 있는 점이다.
이러한 폴리다이오드 소자의 제조 방법에 대해 설명한다.
우선, 도 1a로부터 도 4까지 도시하는 처리가 행해진다. 이어서, 도 15를 참조하여, 플로우팅 게이트(6) 및 폴리다이오드 소자의 모체부(21)를 덮도록, 실리콘 기판(7) 상에 인터폴리 절연막(22)을 형성한다. 다음에, 사진 제판을 거쳐, 레지스트(23)를 이용하여, 불필요한 부분의 인터폴리 절연막(22)을 제거한다. 그 후에는, 도 6 ∼ 도 10과 동일한 공정을 거침에 따라, 도 14에 도시된 불휘발성 반도체 기억 장치가 완성된다.
실시예 4
도 16은, 실시예 4에 따른 폴리다이오드 소자의 단면도이다. 도 16에 도시된 폴리다이오드 소자는, 이하의 점을 제외하고, 도 11에 도시된 폴리다이오드 소자와 동일하므로, 동일 또는 상당하는 부분에는, 동일한 참조 번호를 붙이고, 그 설명을 반복하지 않는다. 도 16에 도시된 폴리다이오드 소자와 도 11에 도시된 폴리다이오드 소자의 다른 점은, PN 접합면(35과 36의 경계면)이 컨택트 홀의 근방에 형성되어 있는 점이다. 이러한 폴리다이오드 소자는, 도 7에 도시된 공정에서, P+이온 주입을 행하지 않고, 도 9에 도시하는 공정에서 폴리다이오드의 P 형의 컨택트 홀에 P+이온 주입을 행함에 따라, 형성된다.
실시예 5
도 17은, 실시예 5에 따른 폴리다이오드 소자의 단면도이다. 도 17에 도시된 폴리다이오드 소자는, 모체부(21)의 측벽에만, 보호막(22)이 형성되어 있는 점에서, 도 14에 도시된 폴리다이오드 소자와 다르다. 이러한 구조를 구비한 폴리다이오드 소자는, 이하와 같이 함으로써 형성된다.
우선, 도 1a로부터 도 5까지의 공정을 경유한다. 즉, 폴리다이오드부에 인터폴리 절연막을 남긴다. 그 후, 도 6에 도시된 공정을 거친다.
그 후, 도 18을 참조하여, CVD 산화막(38)을, 실리콘 기판(7) 상에 전면에 퇴적한다.
도 18과 도 19를 참조하여, CVD 산화막(38)을 전면적으로 에치백함으로써, 측벽(39)이 형성됨과 동시에, 모체부(21)의 측벽에 인터폴리 절연막(22)이 보호층으로서 남는다. 또, 측벽 스페이서(39)를 형성할 목적은, 주변 트랜지스터에 LDD 구조를 구비하게 하기 위해서이다.
그 후, 도 7 ∼ 도 10에 도시된 공정과, 동일한 공정을 경유함으로써, 도 17에 도시된 폴리다이오드 소자를 얻을 수 있다.
또, 도 12에 도시된 폴리다이오드 소자의 제조 공정에서, 주변 트랜지스터에 LDD 구조를 이용하는 경우에는, 측벽 형성을 행하는 플로우에서, 도 18에 도시된 바와 같이 CVD 산화막을 전면 퇴적하고, 도 19와 마찬가지로 산화막의 전면 에치백을 행하면, PN 접합층 상에 형성된 인터폴리 절연막이 제거되어 버린다. 따라서, 주변 트랜지스터에 LDD 구조를 이용하는 경우에는, 도 20에 도시된 바와 같이, 산화막 에치백 공정에서, 사진 제판 기술에 의해, 다이오드부를 레지스트(40)로 마스크하고, 보호막인 인터폴리 절연막(22)을 보호할 필요가 있다.
일반적으로, 플로우팅 게이트재는, N형 폴리실리콘이지만, 불휘발성 기억 소자, 예를 들면 플래시 메모리의 셀 동작을 고려하면, 공지화하지 않은 것, 대규모 집적화 및 고밀도화의 요구로부터, 플로우팅 게이트재는 가능한 한 박막인 것이 요구되고 있다. 일반적인 플래시 메모리의 플로우팅 게이트재는, 인농도 1×1020/㎤로부터 6×1020/㎤, 막 두께 200㎚이하이다.
상기 발명의 실시 형태에서는, 1×1020/㎤, 100㎚막 두께의 플로우팅 게이트재를 사용했지만, 본 발명은 이것에 한정되는 것이 아니다.
또한, 도 4에 도시하는 공정에서 이용하는 플로우팅 게이트재(6)는, 감압 CVD 법에 따라 형성한 것이라도 좋고, 비도핑 폴리실리콘을 퇴적 후, 인의 열확산으로 원하는 인농도로 한 것이라도 좋다. 또한, 비도핑 폴리실리콘을 퇴적 후, 인의 이온 주입에 의해, 원하는 인농도로 한 것이라도 좋다.
실시예 6
상기 실시예에서는, 저항 소자로서, 배리어 메탈+텅스텐 기둥을 이용했지만, 본 발명은 이것에 한정되는 것이 아니다. 도 21은, 실시예 6에 따른 폴리다이오드 소자의 단면도이다. 도 21에 도시된 폴리다이오드 소자에서는, 텅스텐 기둥을 이용할 수 없고, 저항 소자는 배리어 메탈막(32)만으로 형성되어 있다. 저항 소자를 배리어 메탈만으로 형성하면, 효과는 작아지지만, 서지 대책으로는 충분히 유효하다.
상기 실시예 1 ∼ 6에서는, 배리어 메탈로서 TiSi2/TiN을 사용했지만, 본 발명은 이것에 한정되는 것이 아니라, IV, V, VI 족의 천이 금속의 질화물, 탄화물, 붕화물, 및 이들 복합막을, 배리어 메탈로서 사용할 수 있다.
도 22는, 실시예1 ∼ 6에 의해 얻어진 폴리다이오드 소자의, 등가 회로도를 도시한다. PN 다이오드의 양측에 저항 R을 추가함으로써, 서지등의 전기 노이즈가 인가됐을 경우라도, 다이오드의 전후로 설치된 저항 R에 의한 전압 강하에 의해, 다이오드에 직접 걸리는 전압은 경감되어, 파괴되기 어렵게 된다.
실시예 1 ∼ 6에서 얻어진 폴리다이오드 소자의 특성을 도 23 및 도 24에 도시한다. 도 23은, 세로축 log 스케일의 I-V 특성을 나타내고, 도 24는 세로축 리니아 스케일의 I-V 특성을 나타낸다.
실시예 7
실시예 7 이하는 N형 폴리실리콘을 베이스로 한 폴리다이오드 구조의 여러가지 형태에 관한 것이다.
도 25에, 실시예 7에 따른 폴리다이오드의 평면도와, A-A 선에 따르는 단면도를 도시한다. 폴리다이오드의 순방향의 특성 향상을 위해, N형 폴리실리콘의 P 형 이온 주입 영역이외의 영역에, 또한 N++영역을 형성하기 위한 N형 이온 주입을 행하는 것이다. P+주입 영역과 N++주입 영역 사이에는, 역방향의 내압의 확보를 위해, 일정한 거리를 설치하고 있다.
실시예 8
도 26에, 실시예 8에 따른 폴리다이오드의 평면도와 A-A 선에 따르는 단면도를 도시한다. N형 폴리실리콘에 P 형 이온(붕소, BF2)을 주입한다. 주입 에너지가 충분히 크고, P+주입 영역에서는 폴리실리콘재의 바닥부까지 P 반전한 타입이다. PN 다이오드의 주된 접합면은 P+주입 영역의 모서리면에 따르는 세로 방향의 단면이다.
실시예 9
도 27에, 실시예 9에 따른 폴리다이오드의 평면도와 A-A 선에 따르는 단면도를 도시한다.
N형 폴리실리콘에 P 형 이온(붕소, BF2)를 주입한다. 주입 에너지가 작고, 폴리실리콘재의 P+주입한 영역의 얕은 층이 P 반전한 타입이다. 폴리다이오드의 주된 접합면은, 그 얕은 P+주입층의 바닥부이다.
실시예10
도 28에, 실시예 10에 따른 폴리다이오드의 평면도와, A-A 선에 따르는 단면도를 도시한다.
폴리다이오드의 순방향의 특성 향상을 위해, N형 폴리실리콘의 P 형 이온 주입 영역 이외의 영역에 N형 이온 주입을 행한 타입이다. 역방향의 내압을 확보하기 위해, P+주입 영역과 N+주입 영역을 일정 거리 중복하고 있다. 중복된 영역은N-층 또는 P-층이 된다.
실시예 11
도 29에, 실시예 11에 따른 폴리다이오드의 평면도와, A-A선에 따르는 단면도 및 B-B 선에 따르는 단면도를 도시한다.
역방향의 누설을 저감시키기 위해, 접합면을 포함하는 부분을 일정한 폭 d이하로 하고, 그 다이오드의 여러개를 병렬로 연결한 타입이다. 일정한 폭 d는, 폴리실리콘의 그레인 사이즈의 수배 정도 이하로서, 1㎛ 이하이다.
실시예 12
도 30에, 실시예 12에 따른 폴리다이오드 소자의 평면도와 A-A 선에 따르는 단면도를 도시한다.
N++주입 영역과 P+주입 영역 사이의 거리가, 마스크재의 폭 Lg이 되는 것이다.
이러한 폴리다이오드 소자는, 다음과 같이 함으로써 만들어진다.
단면도를 도시하는 도 31a와, 평면도를 도시하고 있는 도 31b를 참조하여, 필드산화막(12) 상에, 폴리다이오드 소자의 모체부(21)를 형성한다.
도 32를 참조하여, 컨트롤 게이트를 형성하는 공정에서, 동시에 모체부(21) 상에, 폭 Lg의 마스크재(60)를 설치한다. 마스크재(60) 상에 P+주입 마스크용 레지스트(41)를 형성한다. P 형 이온을 주입하면, P 형 이온은 레지스트 및 마스크재(60)에서 마스크된 영역에는, 주입되지 않는다.
도 33을 참조하여, 계속해서 마스크재(60) 상에 N+주입 마스크 레지스트(42)를 형성한다. N형 이온을 주입할 때, N형 이온은 레지스트(42) 및 게이트(60)로 마스크된 영역에는 주입되지 않는다.
도 34를 참조하여, 이러한 이온 주입을 행함에 따라, P 형 이온 주입 영역과 N형 이온 주입 영역이, 일정한 거리(Lg) 분리된 폴리다이오드 소자를 얻을 수 있다.
실시예 13
실시예 13이하는, 비도핑 폴리실리콘을 베이스로 한, 폴리다이오드의 구조의 형태를 도시한다.
도 35에, 실시예 13에 따른 폴리다이오드 소자의 평면도와 A-A 선에 따르는 단면도를 도시한다.
비도핑 폴리실리콘에 P 형 이온(붕소, BF2) 및 N형 이온(As, 인)을 주입한다. 주입 에너지가 충분히 크고, N+주입 영역 및 P+주입 영역에서는, 폴리실리콘재의 바닥부까지, N 반전 또는 P 반전한 타입이다.
실시예 14
도 36에, 실시예 14에 따른 폴리다이오드 소자의 평면도와 A-A 선에 따르는 단면도를 도시한다.
역방향의 내압을 확보하기 위해, N+주입 영역과 P+주입 영역이, 일정 거리중복되어 있는 타입이다.
실시예 15
도 37에, 실시예 15에 따른 폴리다이오드 소자의 평면도와 A-A 선에 따르는 단면도를 도시한다.
비도핑 폴리실리콘에 N형 이온(As, 인)을 전면 주입한다. 주입 에너지가 충분히 큰 N+주입 영역에서는, 폴리실리콘재의 바닥부까지 N 반전한다. 또한, P 형 이온(붕소, BF2)를 일부 영역에 주입한다. P+주입 영역에서는, 주입 에너지가 작고, 얕은 층이 P 반전한 타입이다. PN 다이오드의 주된 접합면은, 그 얕은 P+주입층의 바닥부이다. 또, 이것과 역의 타입(N+과 P+가 역의 경우)도 동일한 효과를 발휘한다.
본 발명의 제1 국면에 따른 실시예에 따르면, P형층에 제1 저항 소자를 개재시켜 제1 배선층이 접속되고, 제2 저항 소자를 개재시켜 N형층에 제2 배선층이 접속되어 있으므로, 서지 등의 전기적 노이즈에 강한 반도체 장치를 얻을 수 있다. 이외의 본 발명의 다른 실시예에 따른 효과는 상세한 설명의 각 실시예에 대한 설명 말미에 기재하였으므로 그에 대한 설명은 생략하기로 한다.

Claims (3)

  1. 주표면을 구비한 반도체 기판(7),
    상기 반도체 기판(7)의 상기 주표면에 설치된 소자 분리 산화막(12),
    상기 소자 분리 산화막(12) 상에 설치된, P형층과 N형층을 구비한 PN 접합용 폴리실리콘층(13),
    상기 PN 접합용 폴리실리콘층(13)을 덮도록 상기 반도체 기판의 표면에 설치된 층간 절연막(14),
    상기 층간 절연막(14) 중에 설치된, 상기 P형층을 노출시키는 제1 컨택트 홀(15)과, 상기 N형층을 노출시키는 제2 컨택트 홀(16),
    상기 제1 컨택트 홀(15) 내에 설치되고, 상기 P형층에 접속된 제1 저항 소자(17),
    상기 제2 컨택트 홀(16) 내에 설치되고, 상기 N형층에 접속된 제2 저항 소자(18),
    상기 제1 저항 소자(17)를 개재시켜, 상기 P형층에 접속된 제1 배선층(19),
    상기 제2 저항 소자(18)를 개재시켜, 상기 N형층에 접속된 제2 배선층(19)을 구비한 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판(7)과,
    상기 반도체 기판(7) 상에 형성된 불휘발성 반도체 기억 소자(8)와 폴리다이오드 소자(2)를 구비하고,
    상기 불휘발성 반도체 기억 소자는,
    (A) 상기 반도체 기판(7) 상에 형성된 N형 폴리실리콘의 플로우팅 게이트(6),
    (B) 상기 플로우팅 게이트(6) 상에 설치된, 산화막과 질화막의 다층막으로 이루어지는 인터폴리 절연막(11),
    (C) 상기 인터폴리 절연막(11) 상에 설치된, 그 하층이 N형 폴리실리콘이고, 그 상층이 메탈 실리사이드인 컨트롤 게이트(5)를 포함하고,
    상기 폴리다이오드 소자는,
    (a) 상기 반도체 기판(7)의 표면에 설치된 소자 분리 산화막(12),
    (b) 상기 소자 분리 산화막(12) 상에 설치된, P형층과 N형층을 구비한 PN 접합용 폴리실리콘층(13),
    (c) 상기 PN 접합용 폴리실리콘층(13)을 덮도록 상기 반도체 기판(7) 상에 설치된 층간 절연막(14),
    (d) 상기 층간 절연막(14)중에 설치된, 상기 P형층을 노출시키는 제1 컨택트 홀(15), 상기 N형층을 노출시키는 제2 컨택트 홀(16)과,
    (e) 상기 제1 컨택트 홀(15) 내에 설치되고, 상기 P형층에 접속된, 배리어 메탈 및/또는 텅스텐 플러그로 이루어지는 제1 저항 소자(17),
    (f) 상기 제2 컨택트 홀(16) 내에 설치되고, 상기 N형층에 접속된, 배리어 메탈 및/또는 텅스텐 플러그로 이루어지는 제2 저항 소자(18),
    (g) 상기 제1 저항 소자(17)를 개재시켜, 상기 P형층에 접속된 제1 배선층(19),
    (h) 상기 제2 저항 소자(18)를 개재시켜, 상기 N형층에 접속된 제2 배선층(19),
    을 구비한 것을 특징으로 하는 반도체 장치.
  3. 주변 회로용 PMOS 트랜지스터와 폴리다이오드 소자를 구비한 반도체 장치의 제조 방법에 있어서,
    반도체 기판(7)의 표면에 소자 분리 산화막(12)을 형성하는 공정,
    상기 소자 분리 산화막(12) 상에, 상기 폴리다이오드 소자의 모체가 되는 폴리실리콘층(21)을 형성하는 공정,
    상기 PMOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 P+이온 주입과 동시에, 상기 P+이온을 상기 폴리실리콘층(21) 중으로 주입하고, 그에 따라 상기 폴리다이오드 소자의 P 형층을 형성하는 공정,
    상기 폴리다이오드 소자(2)의 N형층을 형성하는 공정,
    상기 반도체 기판(7) 상에 상기 PMOS 트랜지스터를 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100997699B1 (ko) 2002-03-05 2010-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034401A (en) * 1998-02-06 2000-03-07 Lsi Logic Corporation Local interconnection process for preventing dopant cross diffusion in shared gate electrodes
JP3626058B2 (ja) 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2002100761A (ja) 2000-09-21 2002-04-05 Mitsubishi Electric Corp シリコンｍｏｓｆｅｔ高周波半導体デバイスおよびその製造方法
JP2003188252A (ja) * 2001-12-13 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
JP4108444B2 (ja) * 2002-10-31 2008-06-25 富士通株式会社 半導体装置の製造方法
ITTO20021119A1 (it) * 2002-12-24 2004-06-25 St Microelectronics Srl Dispositivo mos e procedimento di fabbricazione di
ITTO20021118A1 (it) * 2002-12-24 2004-06-25 St Microelectronics Srl Dispositivo mos e procedimento di fabbricazione di
US7112488B2 (en) * 2004-05-27 2006-09-26 Micron Technology, Inc. Source lines for NAND memory devices
US7755129B2 (en) * 2005-08-15 2010-07-13 Macronix International Co., Ltd. Systems and methods for memory structure comprising a PPROM and an embedded flash memory
JP2007123431A (ja) * 2005-10-26 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009536454A (ja) * 2006-05-08 2009-10-08 エヌエックスピー ビー ヴィ 絶縁したトレンチゲートおよび絶縁分離領域を有する半導体デバイス
JP5448584B2 (ja) * 2008-06-25 2014-03-19 株式会社半導体エネルギー研究所 半導体装置
US8174047B2 (en) * 2008-07-10 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102274587B1 (ko) 2014-07-16 2021-07-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
FR3051969A1 (fr) * 2016-05-31 2017-12-01 Stmicroelectronics Rousset Procede de fabrication de diodes de puissance, en particulier pour former un pont de graetz, et dispositif correspondant
KR102377569B1 (ko) * 2018-03-15 2022-03-22 에스케이하이닉스 주식회사 비휘발성 메모리 소자
US10971633B2 (en) 2019-09-04 2021-04-06 Stmicroelectronics (Rousset) Sas Structure and method of forming a semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5726456A (en) * 1980-07-23 1982-02-12 Hitachi Ltd Semiconductor device
US4374391A (en) * 1980-09-24 1983-02-15 Bell Telephone Laboratories, Incorporated Device fabrication procedure
US4616404A (en) 1984-11-30 1986-10-14 Advanced Micro Devices, Inc. Method of making improved lateral polysilicon diode by treating plasma etched sidewalls to remove defects
US4835111A (en) * 1987-02-05 1989-05-30 Teledyne Industries, Inc. Method of fabricating self-aligned zener diode
US5182627A (en) 1991-09-30 1993-01-26 Sgs-Thomson Microelectronics, Inc. Interconnect and resistor for integrated circuits
US5591661A (en) * 1992-04-07 1997-01-07 Shiota; Philip Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures
US5485031A (en) * 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
JPH07283311A (ja) 1994-04-11 1995-10-27 Sony Corp 半導体装置の配線接続構造とその製法
US5594278A (en) * 1994-04-22 1997-01-14 Nippon Steel Corporation Semiconductor device having a via hole with an aspect ratio of not less than four, and interconnections therein
US5554552A (en) 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
DE19531629C1 (de) * 1995-08-28 1997-01-09 Siemens Ag Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur
KR0183877B1 (ko) * 1996-06-07 1999-03-20 김광호 불휘발성 메모리 장치 및 그 제조방법
US5716880A (en) * 1997-02-20 1998-02-10 Chartered Semiconductor Manufacturing Pte Ltd. Method for forming vertical polysilicon diode compatible with CMOS/BICMOS formation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100997699B1 (ko) 2002-03-05 2010-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터

Also Published As

Publication number Publication date
US6180996B1 (en) 2001-01-30
KR19990071395A (ko) 1999-09-27
DE19838854A1 (de) 1999-08-19
JPH11224939A (ja) 1999-08-17
TW420831B (en) 2001-02-01
US6387745B1 (en) 2002-05-14
JP4392867B2 (ja) 2010-01-06

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