JPH07142568A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】 素子間分離手段に特徴を有する半導体装置に
関し、制御容易な製造工程によって低電圧電源動作可能
な半導体装置を提供する。 【構成】 素子間分離用のｐｎ接合３４にかかる電圧
が、このｐｎ接合の順方向耐圧より低く設定され、この
ｐｎ接合に逆方向の電圧がかかったときはもちろん、順
方向の電圧がかかったときでも素子間分離を維持する。
この素子間分離手段を用いると、同じ導電型のチャネル
を有する２個のＭＩＳＦＥＴ（Ｄ31，Ｓ31，Ｇ31および
Ｄ32，Ｓ32，Ｇ32）によってＣＭＯＳ型インバータ、ま
たは、Ｅ／Ｄ型インバータと同様の機能を有する半導体
装置を実現することができ、前者の場合は、同じ導電型
の不純物を導入することによってＣＭＯＳ型インバータ
を形成することができ、後者の場合は、デプレーション
型ＭＩＳＦＥＴを用いないため、動作速度を高速化する
ことができる。
関し、制御容易な製造工程によって低電圧電源動作可能
な半導体装置を提供する。 【構成】 素子間分離用のｐｎ接合３４にかかる電圧
が、このｐｎ接合の順方向耐圧より低く設定され、この
ｐｎ接合に逆方向の電圧がかかったときはもちろん、順
方向の電圧がかかったときでも素子間分離を維持する。
この素子間分離手段を用いると、同じ導電型のチャネル
を有する２個のＭＩＳＦＥＴ（Ｄ31，Ｓ31，Ｇ31および
Ｄ32，Ｓ32，Ｇ32）によってＣＭＯＳ型インバータ、ま
たは、Ｅ／Ｄ型インバータと同様の機能を有する半導体
装置を実現することができ、前者の場合は、同じ導電型
の不純物を導入することによってＣＭＯＳ型インバータ
を形成することができ、後者の場合は、デプレーション
型ＭＩＳＦＥＴを用いないため、動作速度を高速化する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、低電圧で素子間分離を
行い、低電圧電源によって動作することができる半導体
装置に関する。
行い、低電圧電源によって動作することができる半導体
装置に関する。
【０００２】近年高まっている半導体装置の高集積化、
動作の高速化の要求に応えて、半導体装置を構成する素
子が微細化されている。このため、縦横方向の縮小化
（ｓｃａｌｉｎｇ ｄｏｗｎ）が推進されているが、素
子およびその端子間の絶縁耐力に制約があるため、絶縁
膜にかかる電界強度を一定値以上に大きくすることがで
きず、電源電圧もこれに応じて低下することになる。
動作の高速化の要求に応えて、半導体装置を構成する素
子が微細化されている。このため、縦横方向の縮小化
（ｓｃａｌｉｎｇ ｄｏｗｎ）が推進されているが、素
子およびその端子間の絶縁耐力に制約があるため、絶縁
膜にかかる電界強度を一定値以上に大きくすることがで
きず、電源電圧もこれに応じて低下することになる。
【０００３】
【従来の技術】従来、半導体装置において、ＣＭＯＳ型
回路やＥ／Ｄ型ＭＯＳ回路を用いて低電圧動作と高速度
化を達成する努力が続けられていた。
回路やＥ／Ｄ型ＭＯＳ回路を用いて低電圧動作と高速度
化を達成する努力が続けられていた。
【０００４】図５は、従来の２つのＭＩＳＦＥＴを用い
たインバータの回路図であり、（Ａ）はＣＭＯＳ型イン
バータ、（Ｂ）はＥ／Ｄ型インバータを示している。
たインバータの回路図であり、（Ａ）はＣＭＯＳ型イン
バータ、（Ｂ）はＥ／Ｄ型インバータを示している。
【０００５】この図において、５１はｐチャネル型ＭＩ
ＳＦＥＴ、５２はｎチャネル型ＭＩＳＦＥＴ、５３，５
７は入力端子、５４，５８は出力端子、５５はデプレー
ション型ＭＩＳＦＥＴ、５６はエンハンスメント型ＭＩ
ＳＦＥＴ、Ｄ51，Ｄ52，Ｄ53，Ｄ54はドレイン、Ｓ51，
Ｓ52，Ｓ53，Ｓ54はソース、Ｇ51，Ｇ52，Ｇ53，Ｇ54は
ゲートである。
ＳＦＥＴ、５２はｎチャネル型ＭＩＳＦＥＴ、５３，５
７は入力端子、５４，５８は出力端子、５５はデプレー
ション型ＭＩＳＦＥＴ、５６はエンハンスメント型ＭＩ
ＳＦＥＴ、Ｄ51，Ｄ52，Ｄ53，Ｄ54はドレイン、Ｓ51，
Ｓ52，Ｓ53，Ｓ54はソース、Ｇ51，Ｇ52，Ｇ53，Ｇ54は
ゲートである。
【０００６】図５（Ａ）のＣＭＯＳ型インバータにおい
ては、ｐチャネル型ＭＩＳＦＥＴ５１のドレインＤ51と
ｎチャネル型ＭＩＳＦＥＴ５２のドレインＤ52が接続さ
れて出力端子５４が形成され、ｐチャネル型ＭＩＳＦＥ
Ｔ５１のゲートＧ51とｎチャネル型ＭＩＳＦＥＴ５２の
ゲートＧ52が接続されて入力端子５３が形成され、ｐチ
ャネル型ＭＩＳＦＥＴ５１のソースＳ51が電源Ｖccに接
続され、ｎチャネル型ＭＩＳＦＥＴ５２のソースＳ52が
接地されている。
ては、ｐチャネル型ＭＩＳＦＥＴ５１のドレインＤ51と
ｎチャネル型ＭＩＳＦＥＴ５２のドレインＤ52が接続さ
れて出力端子５４が形成され、ｐチャネル型ＭＩＳＦＥ
Ｔ５１のゲートＧ51とｎチャネル型ＭＩＳＦＥＴ５２の
ゲートＧ52が接続されて入力端子５３が形成され、ｐチ
ャネル型ＭＩＳＦＥＴ５１のソースＳ51が電源Ｖccに接
続され、ｎチャネル型ＭＩＳＦＥＴ５２のソースＳ52が
接地されている。
【０００７】このＣＭＯＳ型インバータには、ｐチャネ
ル型ＭＩＳＦＥＴ５１とｎチャネル型ＭＩＳＦＥＴ５２
が混在するために製造工程が煩雑で、ｐチャネル型ＭＩ
ＳＦＥＴ５１とｎチャネル型ＭＩＳＦＥＴ５２の双方の
特性を目標値に制御する際の微妙な調整が必要で、ｐチ
ャネル型ＭＩＳＦＥＴ５１はｎチャネル型ＭＩＳＦＥＴ
５２に比べ駆動能力が劣るため幅で電流を稼ぎ素子の面
積増大をきたすという問題があった。
ル型ＭＩＳＦＥＴ５１とｎチャネル型ＭＩＳＦＥＴ５２
が混在するために製造工程が煩雑で、ｐチャネル型ＭＩ
ＳＦＥＴ５１とｎチャネル型ＭＩＳＦＥＴ５２の双方の
特性を目標値に制御する際の微妙な調整が必要で、ｐチ
ャネル型ＭＩＳＦＥＴ５１はｎチャネル型ＭＩＳＦＥＴ
５２に比べ駆動能力が劣るため幅で電流を稼ぎ素子の面
積増大をきたすという問題があった。
【０００８】また、図５（Ｂ）のＥ／Ｄ型インバータに
おいては、ゲートＧ53とソースＳ53が短絡されたデプレ
ーション型ＭＩＳＦＥＴ５５のソースＳ53とエンハンス
ハント型ＭＩＳＦＥＴ５６のドレインＤ54が接続されて
出力端子５８が形成され、エンハンスハント型ＭＩＳＦ
ＥＴ５６のゲートＧ54に入力端子５７が形成され、デプ
レーション型ＭＩＳＦＥＴ５５のドレインＤ53が電源Ｖ
ccに接続され、エンハンスメント型ＭＩＳＦＥＴ５６の
ソースＳ54が接地されている。
おいては、ゲートＧ53とソースＳ53が短絡されたデプレ
ーション型ＭＩＳＦＥＴ５５のソースＳ53とエンハンス
ハント型ＭＩＳＦＥＴ５６のドレインＤ54が接続されて
出力端子５８が形成され、エンハンスハント型ＭＩＳＦ
ＥＴ５６のゲートＧ54に入力端子５７が形成され、デプ
レーション型ＭＩＳＦＥＴ５５のドレインＤ53が電源Ｖ
ccに接続され、エンハンスメント型ＭＩＳＦＥＴ５６の
ソースＳ54が接地されている。
【０００９】この、Ｅ／Ｄ型インバータには、デプレー
ション型ＭＩＳＦＥＴ５５とエンハンスハント型ＭＩＳ
ＦＥＴ５６で構成され、２つのＭＩＳＦＥＴのチャネル
の導電型が同一で、製造工程を単純化することができる
という利点がある反面、非動作時も常時オン状態のノー
マリオンのデプレーション型ＭＩＳＦＥＴ５５を用いる
ため、消費電力が大きいという問題があった。
ション型ＭＩＳＦＥＴ５５とエンハンスハント型ＭＩＳ
ＦＥＴ５６で構成され、２つのＭＩＳＦＥＴのチャネル
の導電型が同一で、製造工程を単純化することができる
という利点がある反面、非動作時も常時オン状態のノー
マリオンのデプレーション型ＭＩＳＦＥＴ５５を用いる
ため、消費電力が大きいという問題があった。
【００１０】
【発明が解決しようとする課題】したがって、製造工程
が単純で、かつ、消費電力が小さいインバータは得られ
ていなかった。特にＥ／Ｄ型インバータは、低電圧電源
で使用される場合には、電源として用いる乾電池等の一
次電池、ニッケルカドミウム電池等の二次電池の使用可
能時間に影響するため、携帯化されているワードプロセ
サ、ノート型パソコン等にとって致命的な欠点になると
いう問題があった。
が単純で、かつ、消費電力が小さいインバータは得られ
ていなかった。特にＥ／Ｄ型インバータは、低電圧電源
で使用される場合には、電源として用いる乾電池等の一
次電池、ニッケルカドミウム電池等の二次電池の使用可
能時間に影響するため、携帯化されているワードプロセ
サ、ノート型パソコン等にとって致命的な欠点になると
いう問題があった。
【００１１】また、前者のＣＭＯＳ型インバータは、ｎ
型ゲート電極構造を採用して場合にはｐ型のチャネル部
が埋め込みチャネルであるため、低閾値電圧化と、高い
パンチスルー耐性を実現することが困難で、ｎ型チャネ
ルの上にｎ型ゲート電極構造を形成し、ｐ型チャネルの
上にｐ型ゲート電極構造を形成するという煩雑な工夫が
必要になるという問題があった。
型ゲート電極構造を採用して場合にはｐ型のチャネル部
が埋め込みチャネルであるため、低閾値電圧化と、高い
パンチスルー耐性を実現することが困難で、ｎ型チャネ
ルの上にｎ型ゲート電極構造を形成し、ｐ型チャネルの
上にｐ型ゲート電極構造を形成するという煩雑な工夫が
必要になるという問題があった。
【００１２】本発明は、従来技術が有する前記の問題を
解決するため、単純な回路構成を有し、制御容易な製造
工程によって低電圧の電源によって動作させることがで
きる半導体装置を提供することを目的とする。
解決するため、単純な回路構成を有し、制御容易な製造
工程によって低電圧の電源によって動作させることがで
きる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明にかかる半導体装
置においては、素子間分離用のｐｎ接合にかかる電圧
が、該ｐｎ接合の順方向耐圧より低く設定されている構
成を採用した。
置においては、素子間分離用のｐｎ接合にかかる電圧
が、該ｐｎ接合の順方向耐圧より低く設定されている構
成を採用した。
【００１４】この場合、同一導電型のチャネルが直列接
続された２つのＭＩＳＦＥＴの間の基板に素子間分離用
のｐｎ接合を形成することができる。
続された２つのＭＩＳＦＥＴの間の基板に素子間分離用
のｐｎ接合を形成することができる。
【００１５】また、この場合、ｎチャネルＭＩＳＦＥＴ
のドレインとそのゲートを、素子間分離用のｐｎ接合の
順方向耐圧より低い正の電圧に接続するか、ｐチャネル
ＭＩＳＦＥＴのドレインとそのゲートを、素子間分離用
のｐｎ接合の順方向耐圧より絶対値で低い負の電圧に接
続することができる。
のドレインとそのゲートを、素子間分離用のｐｎ接合の
順方向耐圧より低い正の電圧に接続するか、ｐチャネル
ＭＩＳＦＥＴのドレインとそのゲートを、素子間分離用
のｐｎ接合の順方向耐圧より絶対値で低い負の電圧に接
続することができる。
【００１６】また、この場合、ｎチャネルＭＩＳＦＥＴ
のゲートに素子間分離用のｐｎ接合の順方向耐圧より低
い正の電圧を印加し、その基板に負の電圧から該素子間
分離用のｐｎ接合の順方向耐圧より低い正の電圧の範囲
の電圧を印加するか、ｐチャネルＭＩＳＦＥＴのゲート
に素子間分離用のｐｎ接合の順方向耐圧より絶対値で低
い負の電圧を印加し、その基板に正の電圧から該素子間
分離用のｐｎ接合の順方向耐圧より絶対値で低い負の電
圧の範囲の電位を印加することができる。
のゲートに素子間分離用のｐｎ接合の順方向耐圧より低
い正の電圧を印加し、その基板に負の電圧から該素子間
分離用のｐｎ接合の順方向耐圧より低い正の電圧の範囲
の電圧を印加するか、ｐチャネルＭＩＳＦＥＴのゲート
に素子間分離用のｐｎ接合の順方向耐圧より絶対値で低
い負の電圧を印加し、その基板に正の電圧から該素子間
分離用のｐｎ接合の順方向耐圧より絶対値で低い負の電
圧の範囲の電位を印加することができる。
【００１７】また、この場合、チャネルの閾値電圧の絶
対値を素子間分離用のｐｎ接合の順方向耐圧より低くす
ることができる。
対値を素子間分離用のｐｎ接合の順方向耐圧より低くす
ることができる。
【００１８】また、この場合、同一導電型のチャネルが
直列に接続された２つのＭＩＳＦＥＴによってインバー
タ動作させることができる。
直列に接続された２つのＭＩＳＦＥＴによってインバー
タ動作させることができる。
【００１９】また、この場合、シリコン基板に形成され
たチャネルを用い、素子間分離用のｐｎ接合にかかる電
圧の絶対値を１．０Ｖ以下にすることができる。
たチャネルを用い、素子間分離用のｐｎ接合にかかる電
圧の絶対値を１．０Ｖ以下にすることができる。
【００２０】また、この場合、２つのＭＩＳＦＥＴをそ
れぞれウェル内に形成し、該ウェルの間を電気的に分離
することができる。
れぞれウェル内に形成し、該ウェルの間を電気的に分離
することができる。
【００２１】
【作用】図１は、本発明の原理説明図であり、（Ａ）は
ｐｎ接合の電圧電流特性を示し、（Ｂ）はｐｎ接合を模
式的に示し、（Ｃ）は回路図を示している。
ｐｎ接合の電圧電流特性を示し、（Ｂ）はｐｎ接合を模
式的に示し、（Ｃ）は回路図を示している。
【００２２】この図において、１１はｐ型基板、１２は
ｎ型領域、１３は可変電圧電源、１４は電流計、Ｄ11は
ドレイン、Ｓ11はソース、Ｇ11はゲートである。
ｎ型領域、１３は可変電圧電源、１４は電流計、Ｄ11は
ドレイン、Ｓ11はソース、Ｇ11はゲートである。
【００２３】図１（Ａ）は、図１（Ｂ）のように、ｐ型
基板１１上にｎ型領域１２を形成し、このｐｎ接合に可
変電圧電源１３によって電圧を加え、電流計１４によっ
て電流を測定した結果を示すもので、ｐｎ接合に順方向
電圧を印加した場合、ビルトインポテンシャルＶbiまで
は電流が流れないことを示している。このビルトインポ
テンシャルＶbiはシリコンの場合通常用いられている不
純物濃度では０．５Ｖ程度である。
基板１１上にｎ型領域１２を形成し、このｐｎ接合に可
変電圧電源１３によって電圧を加え、電流計１４によっ
て電流を測定した結果を示すもので、ｐｎ接合に順方向
電圧を印加した場合、ビルトインポテンシャルＶbiまで
は電流が流れないことを示している。このビルトインポ
テンシャルＶbiはシリコンの場合通常用いられている不
純物濃度では０．５Ｖ程度である。
【００２４】一般的には、ビルトインポテンシャルＶbi
は下記のように表される。 Ｖbi＝ｋＴ／ｑ・ｌｎ（ＮD ＮA ／ｎi 2 ） ここで、ｋはボルツマン定数 Ｔは絶対温度 ｑは電子の電荷量 ＮD はドナ濃度 ＮA はアクセプタ濃度 ｎi は真性半導体のキャリア濃度で常温では１．５×１
０10ｃｍ-3である。この式から、シリコンの場合不純物
濃度をウェル（ＮA ）で１０16ｃｍ-3、接合用拡散層
（ＮD ）で１０21ｃｍ-3程度にすると、ビルトインポテ
ンシャルＶbiは１Ｖ程度まで上昇することがわかる。
は下記のように表される。 Ｖbi＝ｋＴ／ｑ・ｌｎ（ＮD ＮA ／ｎi 2 ） ここで、ｋはボルツマン定数 Ｔは絶対温度 ｑは電子の電荷量 ＮD はドナ濃度 ＮA はアクセプタ濃度 ｎi は真性半導体のキャリア濃度で常温では１．５×１
０10ｃｍ-3である。この式から、シリコンの場合不純物
濃度をウェル（ＮA ）で１０16ｃｍ-3、接合用拡散層
（ＮD ）で１０21ｃｍ-3程度にすると、ビルトインポテ
ンシャルＶbiは１Ｖ程度まで上昇することがわかる。
【００２５】また、ｐｎ接合に逆方向電圧を印加した場
合、ブレイクダウン電圧Ｖbdまでは電流が流れない。こ
のブレイクダウン電圧Ｖbdはシリコンの不純物濃度に依
存するが、通常使用されている不純物濃度範囲で１０Ｖ
程度である。
合、ブレイクダウン電圧Ｖbdまでは電流が流れない。こ
のブレイクダウン電圧Ｖbdはシリコンの不純物濃度に依
存するが、通常使用されている不純物濃度範囲で１０Ｖ
程度である。
【００２６】本発明の半導体装置においては、図１
（Ｃ）のように、基板Ｂ11とドレインＤ 11の間のｐｎ接
合のバイアス電圧Ｖ、または、基板Ｂ11とソースＳ11の
間のｐｎ接合のバイアス電圧Ｖ’を、ビルトインポテン
シャルＶbiによって決まる順方向耐圧以下に抑えること
によって、このｐｎ接合によってトランジスタ等の回路
素子間を電気的に分離し、基板内に配置するトランジス
タ等の回路素子の極性や配置に自由度を与えるようにし
ている。
（Ｃ）のように、基板Ｂ11とドレインＤ 11の間のｐｎ接
合のバイアス電圧Ｖ、または、基板Ｂ11とソースＳ11の
間のｐｎ接合のバイアス電圧Ｖ’を、ビルトインポテン
シャルＶbiによって決まる順方向耐圧以下に抑えること
によって、このｐｎ接合によってトランジスタ等の回路
素子間を電気的に分離し、基板内に配置するトランジス
タ等の回路素子の極性や配置に自由度を与えるようにし
ている。
【００２７】そのため、例えば、ｎ型チャネルのＭＩＳ
ＦＥＴとｐ型チャネルＭＩＳＦＥＴを用いていた従来の
ＣＭＯＳ型インバータ回路と同じ機能を有する半導体装
置を、２つのｎチャネルのＭＩＳＦＥＴ、あるいは、２
つのｐ型チャネルＭＩＳＦＥＴによって構成することが
できる。
ＦＥＴとｐ型チャネルＭＩＳＦＥＴを用いていた従来の
ＣＭＯＳ型インバータ回路と同じ機能を有する半導体装
置を、２つのｎチャネルのＭＩＳＦＥＴ、あるいは、２
つのｐ型チャネルＭＩＳＦＥＴによって構成することが
できる。
【００２８】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図２は、第１実施例のインバータの回路
説明図であり、（Ａ）〜（Ｃ）は種々の電圧を印加した
場合の動作を示している。この図において、２１は第１
のｎチャネル型ＭＩＳＦＥＴ、２２は第２のｎチャネル
型ＭＩＳＦＥＴ、２３は入力端子、２４は出力端子、２
５は電源端子、２６は接地線、Ｄ21，Ｄ22はドレイン、
Ｓ21，Ｓ22はソース、Ｇ21，Ｇ22はゲートである。
説明図であり、（Ａ）〜（Ｃ）は種々の電圧を印加した
場合の動作を示している。この図において、２１は第１
のｎチャネル型ＭＩＳＦＥＴ、２２は第２のｎチャネル
型ＭＩＳＦＥＴ、２３は入力端子、２４は出力端子、２
５は電源端子、２６は接地線、Ｄ21，Ｄ22はドレイン、
Ｓ21，Ｓ22はソース、Ｇ21，Ｇ22はゲートである。
【００２９】この実施例のインバータにおいては、第１
のｎチャネル型ＭＩＳＦＥＴ２１のソースＳ21と第２の
ｎチャネル型ＭＩＳＦＥＴ２２のドレインＤ22が接続さ
れて出力端子２４が形成され、第１のｎチャネル型ＭＩ
ＳＦＥＴ２１の基板と第２のｎチャネル型ＭＩＳＦＥＴ
２２のゲートＧ22が接続されて入力端子２３が形成さ
れ、第１のｎチャネル型ＭＩＳＦＥＴ２１のドレインＤ
21が電源Ｖcc２５に接続され、第２のｎチャネル型ＭＩ
ＳＦＥＴ２２のソースＳ22が接地線２６に接続されてい
る。
のｎチャネル型ＭＩＳＦＥＴ２１のソースＳ21と第２の
ｎチャネル型ＭＩＳＦＥＴ２２のドレインＤ22が接続さ
れて出力端子２４が形成され、第１のｎチャネル型ＭＩ
ＳＦＥＴ２１の基板と第２のｎチャネル型ＭＩＳＦＥＴ
２２のゲートＧ22が接続されて入力端子２３が形成さ
れ、第１のｎチャネル型ＭＩＳＦＥＴ２１のドレインＤ
21が電源Ｖcc２５に接続され、第２のｎチャネル型ＭＩ
ＳＦＥＴ２２のソースＳ22が接地線２６に接続されてい
る。
【００３０】この実施例のインバータは、チャネルがと
もにｎ型である第１のｎチャネル型ＭＩＳＦＥＴ２１と
第２のｎチャネル型ＭＩＳＦＥＴ２２を用いるために製
造工程が単純化される。
もにｎ型である第１のｎチャネル型ＭＩＳＦＥＴ２１と
第２のｎチャネル型ＭＩＳＦＥＴ２２を用いるために製
造工程が単純化される。
【００３１】図２（Ａ） 電源電圧Ｖccを、ビルトインポテンシャルＶbi以下の電
圧、例えば、０．３Ｖに設定し、入力端子２３に印加す
る電圧を０〜０．３Ｖの範囲にする。
圧、例えば、０．３Ｖに設定し、入力端子２３に印加す
る電圧を０〜０．３Ｖの範囲にする。
【００３２】図２（Ｂ） 電源電圧Ｖccを０．３Ｖに設定したままで、入力端子２
３に高レベルである０．３Ｖの電圧を印加すると、第１
のｎチャネル型ＭＩＳＦＥＴ２１の基板とゲートＧ21に
０．３Ｖが印加されるから、ゲート絶縁膜にかかる電圧
が０になるためオフ状態になり、第２のｎチャネル型Ｍ
ＩＳＦＥＴ２２の基板が０Ｖであり、ゲートＧ22に０．
３Ｖがかかるため、閾値電圧がこの値より小さく設定さ
れているとオン状態になり、出力端子２４には低レベル
（約０Ｖ）の信号が発生する。
３に高レベルである０．３Ｖの電圧を印加すると、第１
のｎチャネル型ＭＩＳＦＥＴ２１の基板とゲートＧ21に
０．３Ｖが印加されるから、ゲート絶縁膜にかかる電圧
が０になるためオフ状態になり、第２のｎチャネル型Ｍ
ＩＳＦＥＴ２２の基板が０Ｖであり、ゲートＧ22に０．
３Ｖがかかるため、閾値電圧がこの値より小さく設定さ
れているとオン状態になり、出力端子２４には低レベル
（約０Ｖ）の信号が発生する。
【００３３】図２（Ｃ） 電源電圧Ｖccを０．３Ｖに設定したままで、入力端子２
３に低レベルである０Ｖの電圧を印加すると、第１のｎ
チャネル型ＭＩＳＦＥＴ２１の基板に０Ｖがかかり、ゲ
ートＧ21に０．３Ｖが印加されるから、閾値電圧がこの
値より小さく設定されているとオンになり、第２のｎチ
ャネル型ＭＩＳＦＥＴ２２の基板とゲートＧ22に０Ｖが
かかり、ゲート絶縁膜にかかる電圧が０になるためオフ
状態になり、出力端子２４には高レベル（約０．３Ｖ）
の信号が発生する。
３に低レベルである０Ｖの電圧を印加すると、第１のｎ
チャネル型ＭＩＳＦＥＴ２１の基板に０Ｖがかかり、ゲ
ートＧ21に０．３Ｖが印加されるから、閾値電圧がこの
値より小さく設定されているとオンになり、第２のｎチ
ャネル型ＭＩＳＦＥＴ２２の基板とゲートＧ22に０Ｖが
かかり、ゲート絶縁膜にかかる電圧が０になるためオフ
状態になり、出力端子２４には高レベル（約０．３Ｖ）
の信号が発生する。
【００３４】このように、入力端子に印加される高低レ
ベル信号を、低高レベル信号に変換するから、インバー
タ回路を構成することができる。
ベル信号を、低高レベル信号に変換するから、インバー
タ回路を構成することができる。
【００３５】図３は、第１実施例のインバータの断面構
成説明図である。この図において、３１はｐ--シリコン
基板、３２はＬＯＣＯＳ酸化膜、３３1，３３2 は基板
コンタクト用ｐ+ 領域、３４は素子間分離用ｐｎ接合、
３５は層間絶縁膜、３６1 ，３６2 ，３６3 ，３６4 ，
３６5 は配線層、３７は入力端子、３８は出力端子、３
９は電源端子、４０は接地線、Ｄ31，Ｄ32はドレイン、
Ｓ 31，Ｓ32はソース、Ｇ31，Ｇ32はゲートである。
成説明図である。この図において、３１はｐ--シリコン
基板、３２はＬＯＣＯＳ酸化膜、３３1，３３2 は基板
コンタクト用ｐ+ 領域、３４は素子間分離用ｐｎ接合、
３５は層間絶縁膜、３６1 ，３６2 ，３６3 ，３６4 ，
３６5 は配線層、３７は入力端子、３８は出力端子、３
９は電源端子、４０は接地線、Ｄ31，Ｄ32はドレイン、
Ｓ 31，Ｓ32はソース、Ｇ31，Ｇ32はゲートである。
【００３６】この実施例のインバータにおいては、ｐ--
シリコン基板３１の上面に素子形成領域を画定するため
のＬＯＣＯＳ酸化膜３２が形成され、その素子形成領域
に基板コンタクト用ｐ+ 領域３３1 ，３３2 、ドレイン
Ｄ31，Ｄ32、ソースＳ31，Ｓ 32が形成され、ドレインＤ
31とソースＳ31の間、および、ドレインＤ32とソースＳ
32の間に、ゲート絶縁膜を介してゲートＧ31，Ｇ32が形
成され、その上に層間絶縁膜３５が形成され、その上に
配線層３６1 ，３６2 ，３６3 ，３６4 ，３６ 5 が形成
され、入力端子３７、出力端子３８、電源端子３９、接
地線４０が設けられている。なお、ｐ--シリコン基板３
１とソースＳ31の間には、本発明の特徴である素子間分
離用ｐｎ接合３４が形成されている。
シリコン基板３１の上面に素子形成領域を画定するため
のＬＯＣＯＳ酸化膜３２が形成され、その素子形成領域
に基板コンタクト用ｐ+ 領域３３1 ，３３2 、ドレイン
Ｄ31，Ｄ32、ソースＳ31，Ｓ 32が形成され、ドレインＤ
31とソースＳ31の間、および、ドレインＤ32とソースＳ
32の間に、ゲート絶縁膜を介してゲートＧ31，Ｇ32が形
成され、その上に層間絶縁膜３５が形成され、その上に
配線層３６1 ，３６2 ，３６3 ，３６4 ，３６ 5 が形成
され、入力端子３７、出力端子３８、電源端子３９、接
地線４０が設けられている。なお、ｐ--シリコン基板３
１とソースＳ31の間には、本発明の特徴である素子間分
離用ｐｎ接合３４が形成されている。
【００３７】このインバータの入力端子３７、出力端子
３８、電源端子３９、接地線４０に、ｐ--シリコン基板
３１とソースＳ31の間に形成された素子間分離用ｐｎ接
合３４の順方向耐圧以下で、目的とする機能を生じる電
圧を与えることによって、ドレインＤ31，ソースＳ31，
ゲートＧ31から構成される第１のＭＩＳＦＥＴと、ドレ
インＤ32，ソースＳ32，ゲートＧ32から構成される第２
のＭＩＳＦＥＴの間を、素子間分離用ｐｎ接合３４によ
ってその逆方向はもちろん、順方向においても電気的に
分離することができる。
３８、電源端子３９、接地線４０に、ｐ--シリコン基板
３１とソースＳ31の間に形成された素子間分離用ｐｎ接
合３４の順方向耐圧以下で、目的とする機能を生じる電
圧を与えることによって、ドレインＤ31，ソースＳ31，
ゲートＧ31から構成される第１のＭＩＳＦＥＴと、ドレ
インＤ32，ソースＳ32，ゲートＧ32から構成される第２
のＭＩＳＦＥＴの間を、素子間分離用ｐｎ接合３４によ
ってその逆方向はもちろん、順方向においても電気的に
分離することができる。
【００３８】図４は、第２実施例のインバータの断面構
成説明図である。この図において、４１はｎ--シリコン
基板、４１1 は第１のｐ--ウェル、４１ 2 は第２のｐ--
ウェル、４２はＬＯＣＯＳ酸化膜、４３1 ，４３2 は基
板コンタクト用ｐ+ 領域、４４は素子間分離用ｐｎ接
合、４５は層間絶縁膜、４６1 ，４６2 ，４６3 ，４６
4 ，４６5 は配線層、４７は入力端子、４８は出力端
子、４９は電源端子、５０は接地線、Ｄ41，Ｄ42はドレ
イン、Ｓ41，Ｓ42はソース、Ｇ 41，Ｇ42はゲートであ
る。
成説明図である。この図において、４１はｎ--シリコン
基板、４１1 は第１のｐ--ウェル、４１ 2 は第２のｐ--
ウェル、４２はＬＯＣＯＳ酸化膜、４３1 ，４３2 は基
板コンタクト用ｐ+ 領域、４４は素子間分離用ｐｎ接
合、４５は層間絶縁膜、４６1 ，４６2 ，４６3 ，４６
4 ，４６5 は配線層、４７は入力端子、４８は出力端
子、４９は電源端子、５０は接地線、Ｄ41，Ｄ42はドレ
イン、Ｓ41，Ｓ42はソース、Ｇ 41，Ｇ42はゲートであ
る。
【００３９】この実施例のインバータにおいては、ｎ--
シリコン基板４１の上面に第１のｐ --ウェル４１1 と第
２のｐ--ウェル４１2 が形成され、その上に、素子形成
領域を画定するためのＬＯＣＯＳ酸化膜４２が形成さ
れ、その素子形成領域に基板コンタクト用ｐ+ 領域４３
1 ，４３2 、ドレインＤ41，Ｄ42、ソースＳ41，Ｓ42が
形成され、ドレインＤ41とソースＳ41の間、および、ド
レインＤ42とソースＳ42の間に、ゲート絶縁膜を介して
ゲートＧ41，Ｇ42が形成され、その上に層間絶縁膜４５
が形成され、その上に配線層４６1 ，４６2 ，４６3 ，
４６4 ，４６5 が形成され、入力端子４７、出力端子４
８、電源端子４９、接地線５０が設けられている。な
お、ｐ--ウェル４１1 とソースＳ41の間には、本発明の
特徴である素子間分離用ｐｎ接合４４が形成されてい
る。
シリコン基板４１の上面に第１のｐ --ウェル４１1 と第
２のｐ--ウェル４１2 が形成され、その上に、素子形成
領域を画定するためのＬＯＣＯＳ酸化膜４２が形成さ
れ、その素子形成領域に基板コンタクト用ｐ+ 領域４３
1 ，４３2 、ドレインＤ41，Ｄ42、ソースＳ41，Ｓ42が
形成され、ドレインＤ41とソースＳ41の間、および、ド
レインＤ42とソースＳ42の間に、ゲート絶縁膜を介して
ゲートＧ41，Ｇ42が形成され、その上に層間絶縁膜４５
が形成され、その上に配線層４６1 ，４６2 ，４６3 ，
４６4 ，４６5 が形成され、入力端子４７、出力端子４
８、電源端子４９、接地線５０が設けられている。な
お、ｐ--ウェル４１1 とソースＳ41の間には、本発明の
特徴である素子間分離用ｐｎ接合４４が形成されてい
る。
【００４０】このインバータの入力端子４７、出力端子
４８、電源端子４９、接地線５０に、ｐ--ウェル４１1
とソースＳ41の間に形成された素子間分離用ｐｎ接合４
４の順方向耐圧以下で、目的とする機能を生じる電圧を
与えることによって、ドレインＤ41，ソースＳ41，ゲー
トＧ41から構成される第１のＭＩＳＦＥＴと、ドレイン
Ｄ42，ソースＳ42，ゲートＧ42から構成される第２のＭ
ＩＳＦＥＴの間を、素子間分離用ｐｎ接合４４によって
その逆方向はもちろん、順方向においても電気的に分離
することができる。
４８、電源端子４９、接地線５０に、ｐ--ウェル４１1
とソースＳ41の間に形成された素子間分離用ｐｎ接合４
４の順方向耐圧以下で、目的とする機能を生じる電圧を
与えることによって、ドレインＤ41，ソースＳ41，ゲー
トＧ41から構成される第１のＭＩＳＦＥＴと、ドレイン
Ｄ42，ソースＳ42，ゲートＧ42から構成される第２のＭ
ＩＳＦＥＴの間を、素子間分離用ｐｎ接合４４によって
その逆方向はもちろん、順方向においても電気的に分離
することができる。
【００４１】この実施例によると、第１のＭＩＳＦＥＴ
が形成される第１のｐ--ウェル４１ 1 と第２のＭＩＳＦ
ＥＴが形成される第２のｐ--ウェル４１2 の間にＬＯＣ
ＯＳ酸化膜４２が存在するため、その間を流れる電流を
遮断することができ、多数のインバータを集積化した場
合の電力消費量を低減して、電池の寿命を延長すること
ができる。
が形成される第１のｐ--ウェル４１ 1 と第２のＭＩＳＦ
ＥＴが形成される第２のｐ--ウェル４１2 の間にＬＯＣ
ＯＳ酸化膜４２が存在するため、その間を流れる電流を
遮断することができ、多数のインバータを集積化した場
合の電力消費量を低減して、電池の寿命を延長すること
ができる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
素子間分離用ｐｎ接合の順方向耐圧によって素子間を分
離するため、ｎ型またはｐ型の導電型のチャネルを有す
るＭＩＳＦＥＴのみで、ＣＭＯＳ型インバータ回路と同
様の動作を行う半導体装置を容易に構成することがで
き、その半導体装置にデプレーション型トランジスタを
含まないようにすることができるため、高速動作と低消
費電力動作を実現することができ、低電圧電源駆動半導
体装置の性能向上に寄与するところが大きい。
素子間分離用ｐｎ接合の順方向耐圧によって素子間を分
離するため、ｎ型またはｐ型の導電型のチャネルを有す
るＭＩＳＦＥＴのみで、ＣＭＯＳ型インバータ回路と同
様の動作を行う半導体装置を容易に構成することがで
き、その半導体装置にデプレーション型トランジスタを
含まないようにすることができるため、高速動作と低消
費電力動作を実現することができ、低電圧電源駆動半導
体装置の性能向上に寄与するところが大きい。
【図１】本発明の原理説明図であり、（Ａ）はｐｎ接合
の電圧電流特性を示し、（Ｂ）はｐｎ接合を模式的に示
し、（Ｃ）は回路図を示している。
の電圧電流特性を示し、（Ｂ）はｐｎ接合を模式的に示
し、（Ｃ）は回路図を示している。
【図２】第１実施例のインバータの回路説明図であり、
（Ａ）〜（Ｃ）は種々の電圧を印加した場合の動作を示
している。
（Ａ）〜（Ｃ）は種々の電圧を印加した場合の動作を示
している。
【図３】第１実施例のインバータの断面構成説明図であ
る。
る。
【図４】第２実施例のインバータの断面構成説明図であ
る。
る。
【図５】従来の２つのＭＩＳＦＥＴを用いたインバータ
の回路図であり、（Ａ）はＣＭＯＳ型インバータ、
（Ｂ）はＥ／Ｄ型インバータを示している。
の回路図であり、（Ａ）はＣＭＯＳ型インバータ、
（Ｂ）はＥ／Ｄ型インバータを示している。
１１ ｐ型基板 １２ ｎ型領域 １３ 可変電圧電源 １４ 電流計 Ｄ11 ドレイン Ｓ11 ソース Ｇ11 ゲート ２１ 第１のｎチャネル型ＭＩＳＦＥＴ ２２ 第２のｎチャネル型ＭＩＳＦＥＴ ２３ 入力端子 ２４ 出力端子 ２５ 電源端子 ２６ 接地線 Ｄ21，Ｄ22 ドレイン Ｓ21，Ｓ22 ソース Ｇ21，Ｇ22 ゲート ３１ ｐ--シリコン基板 ３２ ＬＯＣＯＳ酸化膜 ３３1 ，３３2 基板コンタクト用ｐ+ 領域 ３４ 素子間分離用ｐｎ接合 ３５ 層間絶縁膜 ３６1 ，３６2 ，３６3 ，３６4 ，３６5 配線層 ３７ 入力端子 ３８ 出力端子 ３９ 電源端子 ４０ 接地線 Ｄ31，Ｄ32 ドレイン Ｓ31，Ｓ32 ソース Ｇ31，Ｇ32 ゲート ４１ ｎ--シリコン基板 ４１1 第１のｐ--ウェル ４１2 第２のｐ--ウェル ４２ ＬＯＣＯＳ酸化膜 ４３1 ，４３2 基板コンタクト用ｐ+ 領域 ４４ 素子間分離用ｐｎ接合 ４５ 層間絶縁膜 ４６1 ，４６2 ，４６3 ，４６4 ，４６5 配線層 ４７ 入力端子 ４８ 出力端子 ４９ 電源端子 ５０ 接地線 Ｄ41，Ｄ42 ドレイン Ｓ41，Ｓ42 ソース Ｇ41，Ｇ42 ゲート ５１ ｐチャネル型ＭＩＳＦＥＴ ５２ ｎチャネル型ＭＩＳＦＥＴ ５３，５７ 入力端子 ５４，５８ 出力端子 ５５ デプレーション型ＭＩＳＦＥＴ ５６ エンハンスメント型ＭＩＳＦＥＴ Ｄ51，Ｄ52，Ｄ53，Ｄ54 ドレイン Ｓ51，Ｓ52，Ｓ53，Ｓ54 ソース Ｇ51，Ｇ52，Ｇ53，Ｇ54 ゲート
Claims (7)
- 【請求項１】 同一導電型のチャネルが直列接続された
２つのＭＩＳＦＥＴの拡散層と基板又はウェルの間に素
子間分離用のｐｎ接合が形成され、該素子間分離用のｐ
ｎ接合にかかる電圧が、該ｐｎ接合の順方向耐圧より低
く設定されていることを特徴とする半導体装置。 - 【請求項２】 ｎチャネルＭＩＳＦＥＴのドレインとそ
のゲートに素子間分離用のｐｎ接合の順方向耐圧より低
い正の電圧が印加されているか、ｐチャネルＭＩＳＦＥ
Ｔのドレインとそのゲートに素子間分離用のｐｎ接合の
順方向耐圧より絶対値で低い負の電圧が印加されている
ことを特徴とする請求項１に記載された半導体装置。 - 【請求項３】 ｎチャネルＭＩＳＦＥＴのゲートに素子
間分離用のｐｎ接合の順方向耐圧より低い正の電圧が印
加され、その基板に負の電位から該素子間分離用のｐｎ
接合の順方向耐圧より低い正の電圧の範囲の電圧が印加
されるか、ｐチャネルＭＩＳＦＥＴのゲートに素子間分
離用のｐｎ接合の順方向耐圧より絶対値で低い負の電圧
が印加され、その基板に正の電圧から該素子間分離用の
ｐｎ接合の順方向耐圧より絶対値で低い負の電圧の範囲
の電圧が印加されることを特徴とする請求項２に記載さ
れた半導体装置。 - 【請求項４】 チャネルの閾値電圧の絶対値が素子間分
離用のｐｎ接合の順方向耐圧より低いことを特徴とする
請求項３に記載されている半導体装置。 - 【請求項５】 同一導電型のチャネルが直列に接続され
た２つのＭＩＳＦＥＴによってインバータ動作させるこ
とを特徴とする請求項４に記載された半導体装置。 - 【請求項６】 シリコン基板に形成されたチャネルを用
い、素子間分離用のｐｎ接合にかかる電圧の絶対値が
１．０Ｖ以下であることを特徴とする請求項５に記載さ
れた半導体装置。 - 【請求項７】 ２つのＭＩＳＦＥＴをそれぞれウェル内
に形成し、該ウェルの間を電気的に分離したことを特徴
とする請求項６に記載された半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28463893A JP3379050B2 (ja) | 1993-11-15 | 1993-11-15 | 半導体装置 |
| US08/282,548 US5467048A (en) | 1993-11-15 | 1994-07-29 | Semiconductor device with two series-connected complementary misfets of same conduction type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28463893A JP3379050B2 (ja) | 1993-11-15 | 1993-11-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=17681065
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|---|---|---|---|
| JP28463893A Expired - Fee Related JP3379050B2 (ja) | 1993-11-15 | 1993-11-15 | 半導体装置 |
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|---|---|---|---|---|
| WO2010010944A1 (ja) * | 2008-07-25 | 2010-01-28 | 国立大学法人東北大学 | 相補型論理ゲート装置 |
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| US6326666B1 (en) | 2000-03-23 | 2001-12-04 | International Business Machines Corporation | DTCMOS circuit having improved speed |
| JP2002311063A (ja) * | 2001-04-19 | 2002-10-23 | Nanopower Solution Kk | 適応制御回路 |
| US6605981B2 (en) * | 2001-04-26 | 2003-08-12 | International Business Machines Corporation | Apparatus for biasing ultra-low voltage logic circuits |
| JP2004235499A (ja) * | 2003-01-31 | 2004-08-19 | Toshiba Corp | 半導体装置 |
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|---|---|---|---|---|
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| JPS5453240A (en) * | 1977-10-03 | 1979-04-26 | Toshiba Corp | Reverse voltage generating circuit |
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| US4647798A (en) * | 1985-04-15 | 1987-03-03 | Ncr Corporation | Negative input voltage CMOS circuit |
| JPH04129264A (ja) * | 1990-09-20 | 1992-04-30 | Fujitsu Ltd | 半導体集積回路 |
| JP2902804B2 (ja) * | 1991-04-08 | 1999-06-07 | 株式会社東芝 | 基板バイアス電圧発生回路 |
| EP0587931B1 (de) * | 1992-09-16 | 1996-06-26 | Siemens Aktiengesellschaft | CMOS-Pufferschaltung |
-
1993
- 1993-11-15 JP JP28463893A patent/JP3379050B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-29 US US08/282,548 patent/US5467048A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| WO2010010944A1 (ja) * | 2008-07-25 | 2010-01-28 | 国立大学法人東北大学 | 相補型論理ゲート装置 |
| US8227794B2 (en) | 2008-07-25 | 2012-07-24 | Taiichi Otsuji | Complementary logic gate device |
| JP5424274B2 (ja) * | 2008-07-25 | 2014-02-26 | 国立大学法人東北大学 | 相補型論理ゲート装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5467048A (en) | 1995-11-14 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021029 |
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