JPH06203560A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH06203560A JPH06203560A JP4349297A JP34929792A JPH06203560A JP H06203560 A JPH06203560 A JP H06203560A JP 4349297 A JP4349297 A JP 4349297A JP 34929792 A JP34929792 A JP 34929792A JP H06203560 A JPH06203560 A JP H06203560A
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Abstract
(57)【要約】
【目的】 センスアンプの高利得を維持しつつ、このセ
ンスアンプの動作速度を速めることにある。 【構成】 カレントミラー負荷回路を構成するｐＭＯＳ
トランジスタＴＰ１，ＴＰ２に対し、入力信号ＤIN、反
転入力信号バーＤINによって互いに相補的に駆動される
ｎＭＯＳトランジスタＴＮ１，ＴＮ２を直列に接続す
る。さらにこのトランジスタに対し、負荷素子として機
能するｎＭＯＳトランジスタＴＮ３，ＴＮ４をそれぞれ
直列に接続する。さらに、ｎＭＯＳトランジスタＴＮ１
或いはＴＮ２のゲートを、他方のｎＭＯＳトランジスタ
ＴＮ２或いはＴＮ１のソースに、それぞれコンデンサＣ
２，Ｃ１を介して接続して構成する。
ンスアンプの動作速度を速めることにある。 【構成】 カレントミラー負荷回路を構成するｐＭＯＳ
トランジスタＴＰ１，ＴＰ２に対し、入力信号ＤIN、反
転入力信号バーＤINによって互いに相補的に駆動される
ｎＭＯＳトランジスタＴＮ１，ＴＮ２を直列に接続す
る。さらにこのトランジスタに対し、負荷素子として機
能するｎＭＯＳトランジスタＴＮ３，ＴＮ４をそれぞれ
直列に接続する。さらに、ｎＭＯＳトランジスタＴＮ１
或いはＴＮ２のゲートを、他方のｎＭＯＳトランジスタ
ＴＮ２或いはＴＮ１のソースに、それぞれコンデンサＣ
２，Ｃ１を介して接続して構成する。
Description
【０００１】
【産業上の利用分野】本発明はセンスアンプ回路に関
し、主にカレントミラー負荷回路を備えたセンスアンプ
回路に関する。
し、主にカレントミラー負荷回路を備えたセンスアンプ
回路に関する。
【０００２】
【従来の技術】図６に従来の差動型センスアンプ回路を
示す。ｐＭＯＳトランジスタＴＰ１及びｎＭＯＳトラン
ジスタＴＮ１は、このアンプのファーストステージを構
成し、ｐＭＯＳトランジスタＴＰ２及びｎＭＯＳトラン
ジスタＴＮ２は、このアンプのセカンドステージを構成
する。また、ｎＭＯＳトランジスタＴＮ５は、一定レベ
ルの信号Ｓの入力を受け、定電流回路として機能する。
なお、各ｐＭＯＳトランジスタＴＰ１とＴＰ２、及び、
ｎＭＯＳトランジスタＴＮ１とＴＮ２は、互いに電気的
特性が同一となるように設計されている。
示す。ｐＭＯＳトランジスタＴＰ１及びｎＭＯＳトラン
ジスタＴＮ１は、このアンプのファーストステージを構
成し、ｐＭＯＳトランジスタＴＰ２及びｎＭＯＳトラン
ジスタＴＮ２は、このアンプのセカンドステージを構成
する。また、ｎＭＯＳトランジスタＴＮ５は、一定レベ
ルの信号Ｓの入力を受け、定電流回路として機能する。
なお、各ｐＭＯＳトランジスタＴＰ１とＴＰ２、及び、
ｎＭＯＳトランジスタＴＮ１とＴＮ２は、互いに電気的
特性が同一となるように設計されている。
【０００３】いま、仮に、入力信号ＤINと反転入力信号
バーＤINが同電位であるとすると、ゲートを共通にする
ｐＭＯＳトランジスタＴＰ１とＴＰ２の導通状態は同一
である。また、ソースを共通にするｎＭＯＳトランジス
タＴＮ１とＴＮ２も、導通状態が同一となる。従って、
点Ｄ１の電位と出力ＤOUT の電位は、同電位となる。こ
の時の出力Ｄout の電位の値は、このアンプを構成する
トランジスタの特性によって定まる。
バーＤINが同電位であるとすると、ゲートを共通にする
ｐＭＯＳトランジスタＴＰ１とＴＰ２の導通状態は同一
である。また、ソースを共通にするｎＭＯＳトランジス
タＴＮ１とＴＮ２も、導通状態が同一となる。従って、
点Ｄ１の電位と出力ＤOUT の電位は、同電位となる。こ
の時の出力Ｄout の電位の値は、このアンプを構成する
トランジスタの特性によって定まる。
【０００４】次に、反転入力信号バーＤINの電位が入力
信号ＤINより低くなると、ファーストステージとセカン
ドステージの負荷の状態は同一であるから、ｎＭＯＳト
ランジスタＴＮ２は、見掛け上、オン抵抗が増加する。
このｎＭＯＳトランジスタＴＮ２のドレイン電圧となる
アンプの出力ＤOUT は、点Ｄ１の電位より高くなる。さ
らに、定電流回路を構成するｎＭＯＳトランジスタＴＮ
５に流れ込む電流は、セカンドステージからの電流が減
少する結果、ファーストステージからの電流が増加す
る。
信号ＤINより低くなると、ファーストステージとセカン
ドステージの負荷の状態は同一であるから、ｎＭＯＳト
ランジスタＴＮ２は、見掛け上、オン抵抗が増加する。
このｎＭＯＳトランジスタＴＮ２のドレイン電圧となる
アンプの出力ＤOUT は、点Ｄ１の電位より高くなる。さ
らに、定電流回路を構成するｎＭＯＳトランジスタＴＮ
５に流れ込む電流は、セカンドステージからの電流が減
少する結果、ファーストステージからの電流が増加す
る。
【０００５】従って、点Ｄ１の電位は、入力信号ＤINと
反転入力信号バーＤINがバランスした際の電位より低く
なる。この結果、点Ｄ１の電位がゲートに入力されるｐ
ＭＯＳトランジスタＴＰ２のオン抵抗はさらに低下し、
出力ＤOUT の電位はさらに上昇し、ハイレベルを出力す
る。
反転入力信号バーＤINがバランスした際の電位より低く
なる。この結果、点Ｄ１の電位がゲートに入力されるｐ
ＭＯＳトランジスタＴＰ２のオン抵抗はさらに低下し、
出力ＤOUT の電位はさらに上昇し、ハイレベルを出力す
る。
【０００６】一方、反転入力信号バーＤINの電位が入力
信号ＤINより高くなると、こんどはセカンドステージか
ら定電流回路としてのｎＭＯＳトランジスタＴＮ５に流
れ込む電流が増加し、出力ＤOUT の電位は低下する。そ
して、ｎＭＯＳトランジスタＴＮ５のドレインの電位は
上昇するため、これをソース電位とするｎＭＯＳトラン
ジスタＴＮ１のオン抵抗は増加し、点Ｄ１の電位も上昇
する。従って、点Ｄ１の電位がゲートに入力されるｐＭ
ＯＳトランジスタＴＰ２のオン抵抗は増加するため、出
力ＤOUT の電位はさらに低下しローレベルを出力する。
信号ＤINより高くなると、こんどはセカンドステージか
ら定電流回路としてのｎＭＯＳトランジスタＴＮ５に流
れ込む電流が増加し、出力ＤOUT の電位は低下する。そ
して、ｎＭＯＳトランジスタＴＮ５のドレインの電位は
上昇するため、これをソース電位とするｎＭＯＳトラン
ジスタＴＮ１のオン抵抗は増加し、点Ｄ１の電位も上昇
する。従って、点Ｄ１の電位がゲートに入力されるｐＭ
ＯＳトランジスタＴＰ２のオン抵抗は増加するため、出
力ＤOUT の電位はさらに低下しローレベルを出力する。
【０００７】
【発明が解決しようとする課題】このような動作によっ
て、差動型のセンスアンプ回路は、帰還ループの動作に
より高利得を実現している。しかし、換言すれば、高利
得を実現する上で、各トランジスタに入力される信号
は、その振幅が極めて小さいものとなっており、各トラ
ンジスタは、この小さな信号振幅を受け、しきい値電圧
（ＶT ）を境として電位レベルの僅かな振幅でオン・オ
フ動作を行っている。このため、センスアンプ内を流れ
る電流も微小であり、互いに影響し合う出力ＤOUT の電
位と点Ｄ１の電位とが、一定のレベルに上昇或いは下降
するまでに要す時間が大となる欠点があった。この欠点
は、アンプを高利得化するほど、より一層、顕著に現れ
るものである。
て、差動型のセンスアンプ回路は、帰還ループの動作に
より高利得を実現している。しかし、換言すれば、高利
得を実現する上で、各トランジスタに入力される信号
は、その振幅が極めて小さいものとなっており、各トラ
ンジスタは、この小さな信号振幅を受け、しきい値電圧
（ＶT ）を境として電位レベルの僅かな振幅でオン・オ
フ動作を行っている。このため、センスアンプ内を流れ
る電流も微小であり、互いに影響し合う出力ＤOUT の電
位と点Ｄ１の電位とが、一定のレベルに上昇或いは下降
するまでに要す時間が大となる欠点があった。この欠点
は、アンプを高利得化するほど、より一層、顕著に現れ
るものである。
【０００８】本発明は、このような課題を解決すべくな
さたものであり、その目的は、センスアンプの高利得を
維持しつつ、センスアンプの動作速度を速めることを目
的とする。
さたものであり、その目的は、センスアンプの高利得を
維持しつつ、センスアンプの動作速度を速めることを目
的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明にかかるセンスアンプ回路は、２つのｐ
ＭＯＳトランジスタによって構成したカレントミラー負
荷回路を備えており、この各ｐＭＯＳトランジスタに対
して、ｎＭＯＳトランジスタをそれぞれ直列に接続す
る。このうち、一方のｎＭＯＳトランジスタのゲートに
は入力信号が与えられ、他方のｎＭＯＳトランジスタの
ゲートには反転入力信号が与えられることにより、この
２つのｎＭＯＳトランジスタは互いに相補的に駆動され
る。また、各ｎＭＯＳトランジスタには、他のトランジ
スタなどによって構成する負荷素子をそれぞれ直列に接
続し、この負荷素子の出力側を共通に接続する。さら
に、各ｎＭＯＳトランジスタのゲートを、他方のｎＭＯ
Ｓトランジスタのソースに、それぞれ容量素子を介して
接続して構成する。
め、第１の発明にかかるセンスアンプ回路は、２つのｐ
ＭＯＳトランジスタによって構成したカレントミラー負
荷回路を備えており、この各ｐＭＯＳトランジスタに対
して、ｎＭＯＳトランジスタをそれぞれ直列に接続す
る。このうち、一方のｎＭＯＳトランジスタのゲートに
は入力信号が与えられ、他方のｎＭＯＳトランジスタの
ゲートには反転入力信号が与えられることにより、この
２つのｎＭＯＳトランジスタは互いに相補的に駆動され
る。また、各ｎＭＯＳトランジスタには、他のトランジ
スタなどによって構成する負荷素子をそれぞれ直列に接
続し、この負荷素子の出力側を共通に接続する。さら
に、各ｎＭＯＳトランジスタのゲートを、他方のｎＭＯ
Ｓトランジスタのソースに、それぞれ容量素子を介して
接続して構成する。
【００１０】また、第２の発明にかかるセンスアンプ回
路は、第１の発明におけるカレントミラー負荷回路を以
下の負荷回路に置き換えて構成する。即ち、この負荷回
路は、２つのｐＭＯＳトランジスタを有し、この各ｐＭ
ＯＳトランジスタのゲートを、他方のｐＭＯＳトランジ
スタのドレインにそれぞれ接続して構成するものであ
る。
路は、第１の発明におけるカレントミラー負荷回路を以
下の負荷回路に置き換えて構成する。即ち、この負荷回
路は、２つのｐＭＯＳトランジスタを有し、この各ｐＭ
ＯＳトランジスタのゲートを、他方のｐＭＯＳトランジ
スタのドレインにそれぞれ接続して構成するものであ
る。
【００１１】なお、第１の発明及び第２の発明にかかる
センスアンプ回路とも、さらに電流回路を形成する第２
のｎＭＯＳトランジスタを用い、この第２のｎＭＯＳト
ランジスタのドレインを各負荷素子の共通端子に接続
し、かつ、ソースを接地電位に接続して構成することも
できる。
センスアンプ回路とも、さらに電流回路を形成する第２
のｎＭＯＳトランジスタを用い、この第２のｎＭＯＳト
ランジスタのドレインを各負荷素子の共通端子に接続
し、かつ、ソースを接地電位に接続して構成することも
できる。
【００１２】
【作用】例えば、一方のｎＭＯＳトランジスタのゲート
に与えられる入力信号の電位がロウレベルになった場
合、このｎＭＯＳトランジスタはオフ状態に遷移しよう
とするが、この際、反転入力信号のハイレベルの電位
が、容量素子を介してこのｎＭＯＳトランジスタのソー
スに与えられる。この作用により、このｎＭＯＳトラン
ジスタのゲートーソース間の電位差はより一層縮まり、
オフ遷移が早期に行われる。
に与えられる入力信号の電位がロウレベルになった場
合、このｎＭＯＳトランジスタはオフ状態に遷移しよう
とするが、この際、反転入力信号のハイレベルの電位
が、容量素子を介してこのｎＭＯＳトランジスタのソー
スに与えられる。この作用により、このｎＭＯＳトラン
ジスタのゲートーソース間の電位差はより一層縮まり、
オフ遷移が早期に行われる。
【００１３】この動作と同時に、他方のｎＭＯＳトラン
ジスタのゲートには、反転入力信号のハイレベルの電位
が与えられ、このｎＭＯＳトランジスタはオン状態に遷
移しようとする。この際、入力信号のロウレベルの電位
が、容量素子を介してこのｎＭＯＳトランジスタのソー
スに与えられるため、ゲートーソース間の電位差はより
一層広がり、オン遷移が早期に行われる。
ジスタのゲートには、反転入力信号のハイレベルの電位
が与えられ、このｎＭＯＳトランジスタはオン状態に遷
移しようとする。この際、入力信号のロウレベルの電位
が、容量素子を介してこのｎＭＯＳトランジスタのソー
スに与えられるため、ゲートーソース間の電位差はより
一層広がり、オン遷移が早期に行われる。
【００１４】なお、各容量素子を介して各ｎＭＯＳトラ
ンジスタのソース側に与えられる電位レベルは、一方が
ハイレベル、他方がロウレベルであるので、この間を負
荷素子を介して接続することにより、各ソース側に与え
られる電位が回り込んで互いに相殺されるのを防止して
いる。
ンジスタのソース側に与えられる電位レベルは、一方が
ハイレベル、他方がロウレベルであるので、この間を負
荷素子を介して接続することにより、各ソース側に与え
られる電位が回り込んで互いに相殺されるのを防止して
いる。
【００１５】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。なお、図６に示した回路と同一の構成要素に
は同一の参照番号を付す。
説明する。なお、図６に示した回路と同一の構成要素に
は同一の参照番号を付す。
【００１６】図１に、本実施例にかかるセンスアンプ回
路を示す。順に直列に接続されたｐＭＯＳトランジスタ
ＴＰ１、ｎＭＯＳトランジスタＴＮ１及びｎＭＯＳトラ
ンジスタＴＮ３は、このアンプのファーストステージを
構成し、対向側に順に直列に接続されたｐＭＯＳトラン
ジスタＴＰ２、ｎＭＯＳトランジスタＴＮ２及びｎＭＯ
ＳトランジスタＴＮ４は、このアンプのセカンドステー
ジを構成する。
路を示す。順に直列に接続されたｐＭＯＳトランジスタ
ＴＰ１、ｎＭＯＳトランジスタＴＮ１及びｎＭＯＳトラ
ンジスタＴＮ３は、このアンプのファーストステージを
構成し、対向側に順に直列に接続されたｐＭＯＳトラン
ジスタＴＰ２、ｎＭＯＳトランジスタＴＮ２及びｎＭＯ
ＳトランジスタＴＮ４は、このアンプのセカンドステー
ジを構成する。
【００１７】また、反転入力信号バーＤINが与えられる
トランジスタＴＮ２のゲートに対し、トランジスタＴＮ
１のソースがコンデンサＣ１を介して接続されており、
入力信号ＤINが与えられるトランジスタＴＮ１のゲート
に対し、トランジスタＴＮ２のソースがコンデンサＣ２
を介して接続されている。
トランジスタＴＮ２のゲートに対し、トランジスタＴＮ
１のソースがコンデンサＣ１を介して接続されており、
入力信号ＤINが与えられるトランジスタＴＮ１のゲート
に対し、トランジスタＴＮ２のソースがコンデンサＣ２
を介して接続されている。
【００１８】なお、各ｐＭＯＳトランジスタＴＰ１とＴ
Ｐ２、ｎＭＯＳトランジスタＴＮ１とＴＮ２、及び、ｎ
ＭＯＳトランジスタＴＮ３とＴＮ４は、互いに電気的特
性が同一となるように設計されている。また、このｎＭ
ＯＳトランジスタＴＮ３とＴＮ４は、インピーダンス素
子として機能するものであり、トランジスタに代えて抵
抗体を用いることもできる。さらに、この回路構成で
は、ｎＭＯＳトランジスタＴＮ３とＴＮ４のゲートに、
1.5 〜2 ［Ｖ］程度の信号Ｓを与えて常時オン状態とす
る構成としたが、このゲートに、電源電圧ＶDDを与える
構成にしても良い。
Ｐ２、ｎＭＯＳトランジスタＴＮ１とＴＮ２、及び、ｎ
ＭＯＳトランジスタＴＮ３とＴＮ４は、互いに電気的特
性が同一となるように設計されている。また、このｎＭ
ＯＳトランジスタＴＮ３とＴＮ４は、インピーダンス素
子として機能するものであり、トランジスタに代えて抵
抗体を用いることもできる。さらに、この回路構成で
は、ｎＭＯＳトランジスタＴＮ３とＴＮ４のゲートに、
1.5 〜2 ［Ｖ］程度の信号Ｓを与えて常時オン状態とす
る構成としたが、このゲートに、電源電圧ＶDDを与える
構成にしても良い。
【００１９】ここで、このセンスアンプ回路の動作を説
明する。
明する。
【００２０】いま、入力信号ＤINと反転入力信号バーＤ
INの電位が同レベルの状態から、反転入力信号バーＤIN
の電位が入力信号ＤINの電位より低くなったとすると、
ｎＭＯＳトランジスタＴＮ２はオフ状態に遷移しようと
し、見掛け上、オン抵抗が増加するため、出力ＤOUT の
電位が上昇する。このとき、対向側のトランジスタＴＮ
１のゲートに与えられる入力信号ＤINがハイレベルの電
位であり、この電位がコンデンサＣ２を介してトランジ
スタＴＮ２のソースに与えられる。この結果、トランジ
スタＴＮ２のソース電位が押し上げられ、ゲートーソー
ス間の電位差はより一層縮まるため、トランジスタＴＮ
２の動作速度が速まり、出力ＤOUT の電位上昇が従来に
比べて早期に行われる（図５（ａ）：（イ）参照）。
INの電位が同レベルの状態から、反転入力信号バーＤIN
の電位が入力信号ＤINの電位より低くなったとすると、
ｎＭＯＳトランジスタＴＮ２はオフ状態に遷移しようと
し、見掛け上、オン抵抗が増加するため、出力ＤOUT の
電位が上昇する。このとき、対向側のトランジスタＴＮ
１のゲートに与えられる入力信号ＤINがハイレベルの電
位であり、この電位がコンデンサＣ２を介してトランジ
スタＴＮ２のソースに与えられる。この結果、トランジ
スタＴＮ２のソース電位が押し上げられ、ゲートーソー
ス間の電位差はより一層縮まるため、トランジスタＴＮ
２の動作速度が速まり、出力ＤOUT の電位上昇が従来に
比べて早期に行われる（図５（ａ）：（イ）参照）。
【００２１】一方、対向側のトランジスタＴＮ１に着目
すると、入力信号ＤINがハイレベルの電位であるためオ
ン状態に遷移しようとし、見掛け上、オン抵抗が低下す
るため、点Ｄ１の電位が低下する。このとき、対向側の
トランジスタＴＮ２のゲートに与えられる反転入力信号
バーＤINがロウレベルの電位であり、この電位がコンデ
ンサＣ１を介してトランジスタＴＮ１のソースに与えら
れる。この結果、トランジスタＴＮ１のソース電位が引
き下げられ、ゲートーソース間の電位差はより一層広が
るため、トランジスタＴＮ１の動作速度が速まり、点Ｄ
１の電位低下が従来に比べて早期に行われる（図５
（ａ）：（ロ）参照）。
すると、入力信号ＤINがハイレベルの電位であるためオ
ン状態に遷移しようとし、見掛け上、オン抵抗が低下す
るため、点Ｄ１の電位が低下する。このとき、対向側の
トランジスタＴＮ２のゲートに与えられる反転入力信号
バーＤINがロウレベルの電位であり、この電位がコンデ
ンサＣ１を介してトランジスタＴＮ１のソースに与えら
れる。この結果、トランジスタＴＮ１のソース電位が引
き下げられ、ゲートーソース間の電位差はより一層広が
るため、トランジスタＴＮ１の動作速度が速まり、点Ｄ
１の電位低下が従来に比べて早期に行われる（図５
（ａ）：（ロ）参照）。
【００２２】なお、この際、トランジスタＴＮ１及びＴ
Ｎ２のソース側には、コンデンサＣ１及びＣ２を介し
て、それぞれ相反する電位が与えられるが、トランジス
タＴＮ３及びＴＮ４を介在させて、与えられる電位が互
いに回り込んで相殺されるのを防止している。
Ｎ２のソース側には、コンデンサＣ１及びＣ２を介し
て、それぞれ相反する電位が与えられるが、トランジス
タＴＮ３及びＴＮ４を介在させて、与えられる電位が互
いに回り込んで相殺されるのを防止している。
【００２３】またこの動作とは反対に、反転入力信号バ
ーＤINの電位が入力信号ＤINの電位より高くなったとす
ると、トランジスタＴＮ２はオン状態に遷移しようと
し、見掛け上、オン抵抗が低下するため、出力ＤOUT の
電位が低下する。このとき、対向側のトランジスタＴＮ
１のゲートに与えられる入力信号ＤINがロウレベルの電
位であり、この電位がコンデンサＣ２を介してトランジ
スタＴＮ２のソースに与えられる。この結果、トランジ
スタＴＮ２のソース電位が引き下げられ、ゲートーソー
ス間の電位差はより一層広がるため、トランジスタＴＮ
２の動作速度が速まり、出力ＤOUT の電位低下が従来に
比べて早期に行われる（図５（ｂ）：（ハ）参照）。
ーＤINの電位が入力信号ＤINの電位より高くなったとす
ると、トランジスタＴＮ２はオン状態に遷移しようと
し、見掛け上、オン抵抗が低下するため、出力ＤOUT の
電位が低下する。このとき、対向側のトランジスタＴＮ
１のゲートに与えられる入力信号ＤINがロウレベルの電
位であり、この電位がコンデンサＣ２を介してトランジ
スタＴＮ２のソースに与えられる。この結果、トランジ
スタＴＮ２のソース電位が引き下げられ、ゲートーソー
ス間の電位差はより一層広がるため、トランジスタＴＮ
２の動作速度が速まり、出力ＤOUT の電位低下が従来に
比べて早期に行われる（図５（ｂ）：（ハ）参照）。
【００２４】一方、対向側のトランジスタＴＮ１に着目
すると、入力信号ＤINがロウレベルの電位であるためオ
フ状態に遷移しようとし、見掛け上、オン抵抗が増加す
るため、点Ｄ１の電位が上昇する。このとき、対向側の
トランジスタＴＮ２のゲートに与えられる反転入力信号
バーＤINがハイレベルの電位であり、この電位がコンデ
ンサＣ１を介してトランジスタＴＮ１のソースに与えら
れる。この結果、トランジスタＴＮ１のソース電位が押
し上げられ、ゲートーソース間の電位差はより一層縮ま
るため、トランジスタＴＮ１の動作速度が速まり、点Ｄ
１の電位上昇が従来に比べて早期に行われるものである
（図５（ｂ）：（ハ）参照）。
すると、入力信号ＤINがロウレベルの電位であるためオ
フ状態に遷移しようとし、見掛け上、オン抵抗が増加す
るため、点Ｄ１の電位が上昇する。このとき、対向側の
トランジスタＴＮ２のゲートに与えられる反転入力信号
バーＤINがハイレベルの電位であり、この電位がコンデ
ンサＣ１を介してトランジスタＴＮ１のソースに与えら
れる。この結果、トランジスタＴＮ１のソース電位が押
し上げられ、ゲートーソース間の電位差はより一層縮ま
るため、トランジスタＴＮ１の動作速度が速まり、点Ｄ
１の電位上昇が従来に比べて早期に行われるものである
（図５（ｂ）：（ハ）参照）。
【００２５】また、他の実施例を図２に示す。このセン
スアンプ回路は、図１に示した回路構成のうち、カレン
トミラー負荷回路を構成する２つのｐＭＯＳトランジス
タＰＮ１，ＰＭ２の各ゲートを、他方のｐＭＯＳトラン
ジスタのドレインに接続して負荷回路を構成したもので
ある。このような構成にした場合には、図１の回路にく
らべ、出力ＤOUT の論理振幅を大きくとることができ
る。
スアンプ回路は、図１に示した回路構成のうち、カレン
トミラー負荷回路を構成する２つのｐＭＯＳトランジス
タＰＮ１，ＰＭ２の各ゲートを、他方のｐＭＯＳトラン
ジスタのドレインに接続して負荷回路を構成したもので
ある。このような構成にした場合には、図１の回路にく
らべ、出力ＤOUT の論理振幅を大きくとることができ
る。
【００２６】以上、図１及び図２に示した各回路構成で
は、定電流回路として機能するｎＭＯＳトランジスタＴ
Ｎ５を備えた例を示したが、図３及び図４に示すよう
に、このｎＭＯＳトランジスタＴＮ５を取り去り、ｎＭ
ＯＳトランジスタＴＮ３、ＴＮ４のソースを接地電位に
接続して構成しても同様の作用・効果を奏するものであ
る。
は、定電流回路として機能するｎＭＯＳトランジスタＴ
Ｎ５を備えた例を示したが、図３及び図４に示すよう
に、このｎＭＯＳトランジスタＴＮ５を取り去り、ｎＭ
ＯＳトランジスタＴＮ３、ＴＮ４のソースを接地電位に
接続して構成しても同様の作用・効果を奏するものであ
る。
【００２７】
【発明の効果】以上説明したように、第１及び第２の発
明にかかるセンスアンプ回路によれば、それぞれ入力信
号及び反転入力信号が与えられる２つのｎＭＯＳトラン
ジスタのゲートを、他方のｎＭＯＳトランジスタのソー
スに、それぞれ容量素子を介して接続した。従って、入
力信号或いは反転入力信号が与えられ、オフ状態に遷移
しようするｎＭＯＳトランジスタのソースの電位が押し
上げられ、オン状態に遷移しようするｎＭＯＳトランジ
スタのソースの電位が引き下げられる。この結果、各ｎ
ＭＯＳトランジスタの動作速度が速められ、高利得を維
持しつつ、高速動作が可能なセンスアンプ回路を提供す
ることができる。
明にかかるセンスアンプ回路によれば、それぞれ入力信
号及び反転入力信号が与えられる２つのｎＭＯＳトラン
ジスタのゲートを、他方のｎＭＯＳトランジスタのソー
スに、それぞれ容量素子を介して接続した。従って、入
力信号或いは反転入力信号が与えられ、オフ状態に遷移
しようするｎＭＯＳトランジスタのソースの電位が押し
上げられ、オン状態に遷移しようするｎＭＯＳトランジ
スタのソースの電位が引き下げられる。この結果、各ｎ
ＭＯＳトランジスタの動作速度が速められ、高利得を維
持しつつ、高速動作が可能なセンスアンプ回路を提供す
ることができる。
【図１】本発明のセンスアンプ回路の構成を示す回路図
である。
である。
【図２】他の実施例を示すセンスアンプ回路の回路図で
ある。
ある。
【図３】他の実施例を示すセンスアンプ回路の回路図で
ある。
ある。
【図４】他の実施例を示すセンスアンプ回路の回路図で
ある。
ある。
【図５】（ａ），（ｂ）は、それぞれ入力信号、反転入
力信号の変化に対し、図示する各節点の電位推移を示す
グラフである。
力信号の変化に対し、図示する各節点の電位推移を示す
グラフである。
【図６】従来のセンスアンプ回路の構成を示す回路図で
ある。
ある。
ＴＰ１，ＴＰ２…ｐＭＯＳトランジスタ、ＴＮ１，ＴＮ
２…ｎＭＯＳトランジスタ、ＴＮ３，ＴＮ４…ｎＭＯＳ
トランジスタ（負荷素子）、ＴＮ５…ｎＭＯＳトランジ
スタ（第２のｎＭＯＳトランジスタ）、Ｃ１，Ｃ２…コ
ンデンサ（容量素子）。
２…ｎＭＯＳトランジスタ、ＴＮ３，ＴＮ４…ｎＭＯＳ
トランジスタ（負荷素子）、ＴＮ５…ｎＭＯＳトランジ
スタ（第２のｎＭＯＳトランジスタ）、Ｃ１，Ｃ２…コ
ンデンサ（容量素子）。
Claims (4)
- 【請求項１】 ２つのｐＭＯＳトランジスタによって構
成したカレントミラー負荷回路と、 前記カレントミラー負荷回路を構成する各ｐＭＯＳトラ
ンジスタに対してそれぞれ直列に接続され、一方に入力
信号が与えられ、他方に反転入力信号が与えられること
により、互いに相補的に駆動される２つのｎＭＯＳトラ
ンジスタと、 前記各ｎＭＯＳトランジスタに対してそれぞれ直列に接
続され、かつ、その出力側が共通に接続された２つの負
荷素子とを備えており、 前記各ｎＭＯＳトランジスタのゲートを、他方の前記ｎ
ＭＯＳトランジスタのソースに、それぞれ容量素子を介
して接続してなるセンスアンプ回路。 - 【請求項２】 前記各負荷素子の共通端子にドレインが
接続され、接地電位にソースが接続された第２のｎＭＯ
Ｓトランジスタをさらに備えることを特徴とする請求項
１記載のセンスアンプ回路。 - 【請求項３】 ２つのｐＭＯＳトランジスタを有し、こ
の各ｐＭＯＳトランジスタのドレインを、他方のｐＭＯ
Ｓトランジスタのゲートにそれぞれ接続して構成した負
荷回路と、 前記負荷回路を構成する各ｐＭＯＳトランジスタに対し
てそれぞれ直列に接続され、一方に入力信号が与えら
れ、他方に反転入力信号が与えられることにより、互い
に相補的に駆動される２つのｎＭＯＳトランジスタと、 前記各ｎＭＯＳトランジスタに対してそれぞれ直列に接
続され、かつ、その出力側が共通に接続された２つの負
荷素子とを備えており、 前記各ｎＭＯＳトランジスタのゲートを、他方の前記ｎ
ＭＯＳトランジスタのソースに、それぞれ容量素子を介
して接続してなるセンスアンプ回路。 - 【請求項４】 前記各負荷素子の共通端子にドレインが
接続され、接地電位にソースが接続された第２のｎＭＯ
Ｓトランジスタをさらに備えることを特徴とする請求項
３記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349297A JPH06203560A (ja) | 1992-12-28 | 1992-12-28 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349297A JPH06203560A (ja) | 1992-12-28 | 1992-12-28 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203560A true JPH06203560A (ja) | 1994-07-22 |
Family
ID=18402816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4349297A Pending JPH06203560A (ja) | 1992-12-28 | 1992-12-28 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147976A (ja) * | 1994-11-17 | 1996-06-07 | Kawasaki Steel Corp | 半導体集積回路 |
| JP2008171478A (ja) * | 2007-01-09 | 2008-07-24 | Sony Corp | 半導体メモリデバイスおよびセンスアンプ回路 |
-
1992
- 1992-12-28 JP JP4349297A patent/JPH06203560A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147976A (ja) * | 1994-11-17 | 1996-06-07 | Kawasaki Steel Corp | 半導体集積回路 |
| JP2008171478A (ja) * | 2007-01-09 | 2008-07-24 | Sony Corp | 半導体メモリデバイスおよびセンスアンプ回路 |
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