JPS59205828A - 出力回路 - Google Patents
出力回路Info
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- JPS59205828A JPS59205828A JP58081213A JP8121383A JPS59205828A JP S59205828 A JPS59205828 A JP S59205828A JP 58081213 A JP58081213 A JP 58081213A JP 8121383 A JP8121383 A JP 8121383A JP S59205828 A JPS59205828 A JP S59205828A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補ＭＯ８（以下ＣＭＯ８と略記）と、バイ
ポーラトランジスタ（以下Ｂｉｐ、Ｔｒと略記）とを組
み合わせた出力回路に関する。
ポーラトランジスタ（以下Ｂｉｐ、Ｔｒと略記）とを組
み合わせた出力回路に関する。
通常、ＣＭＯ８のみによる出力回路では、ＣＭＯＳトラ
ンジスタの電流駆動能力が、同等の大きさのＢｉｐ、Ｔ
ｒと較べて小さい為、容量性負荷による動作速度の劣化
を生じ易く、これを補う為にトランジスタの大きさを大
きく（所謂Ｗ、Ｌ比を大きく）する必要がある。
ンジスタの電流駆動能力が、同等の大きさのＢｉｐ、Ｔ
ｒと較べて小さい為、容量性負荷による動作速度の劣化
を生じ易く、これを補う為にトランジスタの大きさを大
きく（所謂Ｗ、Ｌ比を大きく）する必要がある。
一方、上記による出力回路の占有面積の増加を防ぐ為、
電流駆動能力の大きな、Ｂｉｐ、Ｔｒを付加して出力回
路の占有面積が小さくても、負荷容量による動作速度劣
化を少なくし得る方法が２，３知られている。
電流駆動能力の大きな、Ｂｉｐ、Ｔｒを付加して出力回
路の占有面積が小さくても、負荷容量による動作速度劣
化を少なくし得る方法が２，３知られている。
第１図はＢｉｐ、Ｔｒ付加による、高電流駆動能力を有
する、ＣＭＯ８’ Ｂｉｐ、 Ｔ’ｒ混成出力回路の例
を示す。
する、ＣＭＯ８’ Ｂｉｐ、 Ｔ’ｒ混成出力回路の例
を示す。
Ｍ 図（ａ）は、デジタルシステム内に用いられる論理
回路用ＣＭＯ８集積回路等の出力回路に用いられる公知
向１路側で、Ｂｉｐ、 Ｔｒ 、、 Ｑ、３及びＱ４に
よる、所謂ダッシュニブル回路によ夕、出力端、子ＯＵ
Ｔに配線容′に等の容ｆｉｌ’注負荷が大量に付加され
ても、Ｂｉｐ・−’Ｉｒ Ｑ３によるＸａ排出、Ｂｉｐ
−Ｔｒ Ｑ４ Ｋよる電流吸入ｌｃより、信号伝般速度
の・劣化を小さく坤える事が出来る。
回路用ＣＭＯ８集積回路等の出力回路に用いられる公知
向１路側で、Ｂｉｐ、 Ｔｒ 、、 Ｑ、３及びＱ４に
よる、所謂ダッシュニブル回路によ夕、出力端、子ＯＵ
Ｔに配線容′に等の容ｆｉｌ’注負荷が大量に付加され
ても、Ｂｉｐ・−’Ｉｒ Ｑ３によるＸａ排出、Ｂｉｐ
−Ｔｒ Ｑ４ Ｋよる電流吸入ｌｃより、信号伝般速度
の・劣化を小さく坤える事が出来る。
同図（ｂ）は、電流吸入側のトランジスタをＰＮＰトラ
ンジスタＱａＫよるエミッタフォロアとする事により、
所謂コンプリメンタリ・ブツシュ・プル回路を構成し、
上記（ａ）の回路側よシ、電流吸入能の速度向上を図っ
た公知回路骨１である。
ンジスタＱａＫよるエミッタフォロアとする事により、
所謂コンプリメンタリ・ブツシュ・プル回路を構成し、
上記（ａ）の回路側よシ、電流吸入能の速度向上を図っ
た公知回路骨１である。
以上の公知回路４列は電流駆動能力、容量性負荷駆動能
力に於いて、０ＭＯ８のみによる出力回路に対し著しい
改善効果を示し、極めて有用であるが、付加されたＢｉ
ｐ、Ｔｒの為に、その出力電位、即ち１情しベル出力電
位ｖａｎ、及び低レベル出力電位ｖｏＬが、ＣＭＯ８出
力回路のそれらと異ってしまう欠点があった。
力に於いて、０ＭＯ８のみによる出力回路に対し著しい
改善効果を示し、極めて有用であるが、付加されたＢｉ
ｐ、Ｔｒの為に、その出力電位、即ち１情しベル出力電
位ｖａｎ、及び低レベル出力電位ｖｏＬが、ＣＭＯ８出
力回路のそれらと異ってしまう欠点があった。
通常、０ＭＯ８のみの出力回路では、高レベル出力電位
ＶＯＲは、高位側電圧源ＶＤＤと、又、低レベル出力電
位ｖｏＬは、低位側電圧源（通常０ ［：Ｖ’１）Ｖｓ
ｓと、各々はぼ等しくなるのに対し、Ｂｊｐ、Ｔｒを用
いた出力回路、例えば前記回路側では、高レベル出力電
圧ＶＯＮは、Ｂｉｐ −Ｔｒ−Ｑｓ ｔ Ｑ７のベース
−エミツタ間順電圧亀圧ＶＦ□・だけ、高位側電圧源Ｖ
ＤＤよシ・下ったものとなシ、又、低レベル出力電圧Ｖ
Ｏ，，は箋Ｂｊｐ−ＴＴＱａ −Ｑｓのベース・エミッ
タ間１１方向電圧ＶＦｔだけ、低位側電圧源Ｖｓｓより
上またものとなる。
ＶＯＲは、高位側電圧源ＶＤＤと、又、低レベル出力電
位ｖｏＬは、低位側電圧源（通常０ ［：Ｖ’１）Ｖｓ
ｓと、各々はぼ等しくなるのに対し、Ｂｊｐ、Ｔｒを用
いた出力回路、例えば前記回路側では、高レベル出力電
圧ＶＯＮは、Ｂｉｐ −Ｔｒ−Ｑｓ ｔ Ｑ７のベース
−エミツタ間順電圧亀圧ＶＦ□・だけ、高位側電圧源Ｖ
ＤＤよシ・下ったものとなシ、又、低レベル出力電圧Ｖ
Ｏ，，は箋Ｂｊｐ−ＴＴＱａ −Ｑｓのベース・エミッ
タ間１１方向電圧ＶＦｔだけ、低位側電圧源Ｖｓｓより
上またものとなる。
上記は、第２図に示した、第１図（ａ）の回路側の高レ
ベル及び低レベル出力時の等価回路及び第３図に示した
第１図（ｂ）の高レベル出力時の等価回路によシ明らか
である。
ベル及び低レベル出力時の等価回路及び第３図に示した
第１図（ｂ）の高レベル出力時の等価回路によシ明らか
である。
上記出力レベルの相異は、０Ｍ０８回路の高耐雑音性を
損うばかシか、用途によって通常のＣ′ＭＯ８論理回路
との混用が出来ない事もあり得る。
損うばかシか、用途によって通常のＣ′ＭＯ８論理回路
との混用が出来ない事もあり得る。
本発明の目的は、Ｂｉｐ、Ｔｒ付加による電流駆動能力
、容量性負荷駆動能力を損う事なく、その出力レベルを
、通常のＣＭＯ８出力回路と全く等しくする事にある。
、容量性負荷駆動能力を損う事なく、その出力レベルを
、通常のＣＭＯ８出力回路と全く等しくする事にある。
゛
その為、第１ＯＮチヤネルＭＯＳトランジスタと、第１
のＰチャネルＭＯ８）ランジスタとにより構成されるＣ
ＭＯＳインバータ回路に、２個以上のＢｉｐ、Ｔｒを伺
して電流駆動能力の向上を図ったｃＭｏ Ｓ−Ｂ ｔ
ｐ −Ｔｒ混成出力回路に於いて、第２のＰチャネルＭ
Ｏ８）ランジスタを高位側電圧源と、上記出力回路の出
力端子との間に挿入し、該第２（１）ＰｆヤネルＭＯ８
）ランジスタのゲートを上記出力回路の入力端子に接続
すると共に、第２のＮチャネルＭＯ８）ランジスタを、
低位側電圧源と、前記出力回路の出力回路の出力端子と
の間に挿入し、該第２のＮチャネルトランジスタのゲー
トを、前記出力回路の入力端子に接続する。
のＰチャネルＭＯ８）ランジスタとにより構成されるＣ
ＭＯＳインバータ回路に、２個以上のＢｉｐ、Ｔｒを伺
して電流駆動能力の向上を図ったｃＭｏ Ｓ−Ｂ ｔ
ｐ −Ｔｒ混成出力回路に於いて、第２のＰチャネルＭ
Ｏ８）ランジスタを高位側電圧源と、上記出力回路の出
力端子との間に挿入し、該第２（１）ＰｆヤネルＭＯ８
）ランジスタのゲートを上記出力回路の入力端子に接続
すると共に、第２のＮチャネルＭＯ８）ランジスタを、
低位側電圧源と、前記出力回路の出力回路の出力端子と
の間に挿入し、該第２のＮチャネルトランジスタのゲー
トを、前記出力回路の入力端子に接続する。
第４図１の本発明を、前記〔第１図〕（ａ）の出力回路
に適用した実施例を示し、第５図に本実施例の動作を示
すタイムチャートを示す。
に適用した実施例を示し、第５図に本実施例の動作を示
すタイムチャートを示す。
第４図で、入力端子ＬＮに低レベル入力電圧が印加され
ているとすると、ＰチャネルＭ ０８ Ｑ９゜Ｑｔｓが
導通、ＮチャネルＭ ０８ Ｑ、ｏ −Ｑ１４が非導通
となり、出力レベルは、はぼ高位側電圧源■ＤＤと等し
くなっている。（第５図で、Ａで示した状態）この状態
から、入力端子電圧ＶＩＮを高レベル（通常ＶＤＤ）に
変化させると、ＮチャネルＭＯ８Ｑｒｏが導通と７【シ
、”Ｉ’ −Ｔｒ ＱｌｔがＯＮする。
ているとすると、ＰチャネルＭ ０８ Ｑ９゜Ｑｔｓが
導通、ＮチャネルＭ ０８ Ｑ、ｏ −Ｑ１４が非導通
となり、出力レベルは、はぼ高位側電圧源■ＤＤと等し
くなっている。（第５図で、Ａで示した状態）この状態
から、入力端子電圧ＶＩＮを高レベル（通常ＶＤＤ）に
変化させると、ＮチャネルＭＯ８Ｑｒｏが導通と７【シ
、”Ｉ’ −Ｔｒ ＱｌｔがＯＮする。
この時、出力端子０υＴに接続されている負荷容量ｃ、
、ｉｃ充亀されていた電荷は、ＢｉＰ、 Ｔｒ Ｑ、２
を通って下位１ｎ！ｉ電源Ｖｓｓに流入し、出力端子電
圧ｖＯは速やかに低下する。（第５図Ｂ） 一方、ＮチャネルＭＯ８Ｑ、、も、Ｑｓｏと共に導通状
態となり、 Ｂｉｐ、 Ｔｒ Ｑｓｔのコレクターエミ
ッタ間を所謂ＯＮ抵抗によって短結し、負荷容景ＣＬか
らの放電々流の一部は、ＮチャネルＭＯ８Ｑ、４のドレ
イン電流となって分流する。出力電圧ｖＯが、Ｖｈ＋Ｖ
ｓｓ（但し、ＶＦ＆’ｉ、Ｂｉ ｐ 、’■ｒ Ｑ１２
の順方向ベース−エミッタ電圧）迄低下すると、Ｂｉｐ
−Ｔｒ Ｑｓ ｔはＯＨｌ、て、負荷界ｆＡ：ｃＬから
の放電々流は、ＮチャネルＭ （７Ｓ Ｑ、４のドレイ
ン−ソース間のみ流れ、（第５図Ｃ）遂には完全に放電
されて、出力電圧Ｖｏは、ＶＳ３にほぼ等しくなる。（
第５図］））従って、出力電圧■０は、ＶＤＤから、Ｖ
Ｆ２＋ＶＳＳ迄は、Ｂｉｐ −Ｔｒ Ｑｌ ２によシ急
速に低下し７、Ｖｐ２ ＋ ＶｓｓからＶＳＳ迄は、Ｎ
チャネルＭＯＳ Ｑｌ４により５Ｖｓｓ にな迄低下す
るから、入力電圧ＶＩＮが入力振幅（ＶＤＤ−Ｖｓｓ）
の５０ｃ％）Ｋ違してから、出力電圧Ｖｏが、出力振幅
（ＶＤＤ−ＶＳ８）の５０〔％〕に達する迄の信号伝搬
時間ｔｐｄは、Ｂｉｐ、 ＴｒのはたらきＫよシ高速に
行われ、尚かつ最終的な低レベル出力電圧は、低電側電
圧源Ｖｓｓと特し、く、即ち、ＣＨＯ８出力回路と同一
になる。入力端子電圧Ｖ ｉ ｎを再び低レベル（通常
Ｎ’ｓｓ） に変化させると、Ｂｉｐ、ＴｒＱｕ
ＩｃよルＶＤＤ −Ｖｈ （（Ｅｉ Ｌ、ＶＦＩ ｋｔ
、ＢＩ ｐ、 ’ｌｒ （７） Ｉｌｌ 方向ベース−
エミッタ電圧）迄の高速充電と、ＰチャネルｈｉｏｓＱ
１．ｉｃよるＶＤＤへの短路とにより、出力電圧Ｖｏは
高速かつＣＭＯ８回路と同等の高レベル（ＶＤＤ）に迄
上昇する。
、ｉｃ充亀されていた電荷は、ＢｉＰ、 Ｔｒ Ｑ、２
を通って下位１ｎ！ｉ電源Ｖｓｓに流入し、出力端子電
圧ｖＯは速やかに低下する。（第５図Ｂ） 一方、ＮチャネルＭＯ８Ｑ、、も、Ｑｓｏと共に導通状
態となり、 Ｂｉｐ、 Ｔｒ Ｑｓｔのコレクターエミ
ッタ間を所謂ＯＮ抵抗によって短結し、負荷容景ＣＬか
らの放電々流の一部は、ＮチャネルＭＯ８Ｑ、４のドレ
イン電流となって分流する。出力電圧ｖＯが、Ｖｈ＋Ｖ
ｓｓ（但し、ＶＦ＆’ｉ、Ｂｉ ｐ 、’■ｒ Ｑ１２
の順方向ベース−エミッタ電圧）迄低下すると、Ｂｉｐ
−Ｔｒ Ｑｓ ｔはＯＨｌ、て、負荷界ｆＡ：ｃＬから
の放電々流は、ＮチャネルＭ （７Ｓ Ｑ、４のドレイ
ン−ソース間のみ流れ、（第５図Ｃ）遂には完全に放電
されて、出力電圧Ｖｏは、ＶＳ３にほぼ等しくなる。（
第５図］））従って、出力電圧■０は、ＶＤＤから、Ｖ
Ｆ２＋ＶＳＳ迄は、Ｂｉｐ −Ｔｒ Ｑｌ ２によシ急
速に低下し７、Ｖｐ２ ＋ ＶｓｓからＶＳＳ迄は、Ｎ
チャネルＭＯＳ Ｑｌ４により５Ｖｓｓ にな迄低下す
るから、入力電圧ＶＩＮが入力振幅（ＶＤＤ−Ｖｓｓ）
の５０ｃ％）Ｋ違してから、出力電圧Ｖｏが、出力振幅
（ＶＤＤ−ＶＳ８）の５０〔％〕に達する迄の信号伝搬
時間ｔｐｄは、Ｂｉｐ、 ＴｒのはたらきＫよシ高速に
行われ、尚かつ最終的な低レベル出力電圧は、低電側電
圧源Ｖｓｓと特し、く、即ち、ＣＨＯ８出力回路と同一
になる。入力端子電圧Ｖ ｉ ｎを再び低レベル（通常
Ｎ’ｓｓ） に変化させると、Ｂｉｐ、ＴｒＱｕ
ＩｃよルＶＤＤ −Ｖｈ （（Ｅｉ Ｌ、ＶＦＩ ｋｔ
、ＢＩ ｐ、 ’ｌｒ （７） Ｉｌｌ 方向ベース−
エミッタ電圧）迄の高速充電と、ＰチャネルｈｉｏｓＱ
１．ｉｃよるＶＤＤへの短路とにより、出力電圧Ｖｏは
高速かつＣＭＯ８回路と同等の高レベル（ＶＤＤ）に迄
上昇する。
以上によシ、本発明によれば、Ｂｉｐ、Ｔｒ付加Ｉ＃Ｃ
よる、容量性負荷に対する高速動作を損わずに、完全ｖ
ｃｃｙｏｓ回路と同一の出力レベルを得る事が出来る為
、ＣＭＯ８集積回ｉ１！によるデジタルシステム等に於
いて、配線容λ等による云搬遅匙侍間の増加を小さくす
ると共に、０ＭＯ８の４奢つ高い雑音余裕度ケ＋得る手
が可能と？２る。
よる、容量性負荷に対する高速動作を損わずに、完全ｖ
ｃｃｙｏｓ回路と同一の出力レベルを得る事が出来る為
、ＣＭＯ８集積回ｉ１！によるデジタルシステム等に於
いて、配線容λ等による云搬遅匙侍間の増加を小さくす
ると共に、０ＭＯ８の４奢つ高い雑音余裕度ケ＋得る手
が可能と？２る。
以上の説明は＝Ａ １図（ａ）に本発明を適用した場合
について行ったが、同図（ｂ）の回路例にも同様ＶＣ１
本発明を適用し１、上記とＰ、ｊ様の効果全発糧し倚る
のは明白である。
について行ったが、同図（ｂ）の回路例にも同様ＶＣ１
本発明を適用し１、上記とＰ、ｊ様の効果全発糧し倚る
のは明白である。
尚、本発明により付加されるＰチャネル及びＮチャネル
λ４０Ｓトランジスタは、電流駆動能力は少なくてよい
から、その大きさ即ちＶ’Ｊ ｔ Ｌ比は小さなもので
よい。従って出刃回路の占翁面槓の拡大は極く微かであ
る。
λ４０Ｓトランジスタは、電流駆動能力は少なくてよい
から、その大きさ即ちＶ’Ｊ ｔ Ｌ比は小さなもので
よい。従って出刃回路の占翁面槓の拡大は極く微かであ
る。
第１図（ａ） ｐ （ｂ）はバイポーラトランジスタ付
加ＶＣよる高電流駆動能力を有する、Ｃ，ｋｆＯ８・バ
イポーラ混成出力回路の従来例を示す図、第２図は、ｒ
゛； １図（ａ）に於ける、（ａ）高レベル出力時、及
びｆｂ）低レベル出力時の等価回路図、第３図は第１図
（ｂ）に於けるｔａ）高レベル出力時、及び（ｂ）低レ
ベル出力時の等価回路図、第４図は本発明の実施りｊを
示す図、第５図は本発明の実施例（第４図）の動作を示
すタイムチャート図である。 Ｑｌｌ ！ Ｑ、１３・・・・・・Ｐチャネル式４０８
）ランジスタ、Ｑ＋ ｏ ＋ （、ＩＩ、４− 、、、
ｐｌチャネルＩＶＩＯ８）ランジスタ、Ｑｌｌ ＋ Ｑ
ｌ２・・・・・・ＮＰＮ型バイポーラトランジスタ、Ｃ
Ｌ・・・・・・負荷容廿。 （１：Ｌ）
（ｂン第 ３ 図 ６１／２ 菜４図 第５図
加ＶＣよる高電流駆動能力を有する、Ｃ，ｋｆＯ８・バ
イポーラ混成出力回路の従来例を示す図、第２図は、ｒ
゛； １図（ａ）に於ける、（ａ）高レベル出力時、及
びｆｂ）低レベル出力時の等価回路図、第３図は第１図
（ｂ）に於けるｔａ）高レベル出力時、及び（ｂ）低レ
ベル出力時の等価回路図、第４図は本発明の実施りｊを
示す図、第５図は本発明の実施例（第４図）の動作を示
すタイムチャート図である。 Ｑｌｌ ！ Ｑ、１３・・・・・・Ｐチャネル式４０８
）ランジスタ、Ｑ＋ ｏ ＋ （、ＩＩ、４− 、、、
ｐｌチャネルＩＶＩＯ８）ランジスタ、Ｑｌｌ ＋ Ｑ
ｌ２・・・・・・ＮＰＮ型バイポーラトランジスタ、Ｃ
Ｌ・・・・・・負荷容廿。 （１：Ｌ）
（ｂン第 ３ 図 ６１／２ 菜４図 第５図
Claims (1)
- 第１のＮチャネルＭＯ８）ランジスタと、第１のＰチャ
ネルＭＯＳトランジスタとによシ構成される、相補ＭＯ
Ｓインバータ回路に、２個以上のバイポーラトランジス
タを付加して、電流駆動能力の向上を図った相補ＭＯ８
・バイポーラ混成出力回路に於いて、第２のＰチャネル
ＭＯ８）ランジスタを高位側電圧源と、上記出力回路の
出力端子との間に挿入し、該第２のＰチャネルＭＯ８）
ランジスタのゲートを、上記出力回路の、入力端子に接
続すると共に、第２のＮチャネルＭＯＳトランジスタを
、低位側電圧源と、前記出力回路の出力端子との間に挿
入し、該第２のＮチャネルトランジスタのゲートを、前
記出力回路の入力端子に接続した事を特徴とする出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081213A JPS59205828A (ja) | 1983-05-10 | 1983-05-10 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081213A JPS59205828A (ja) | 1983-05-10 | 1983-05-10 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59205828A true JPS59205828A (ja) | 1984-11-21 |
Family
ID=13740201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081213A Pending JPS59205828A (ja) | 1983-05-10 | 1983-05-10 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205828A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292412A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 出力回路 |
| JPS625723A (ja) * | 1985-02-07 | 1987-01-12 | Hitachi Ltd | 半導体集積回路装置 |
| EP0212004A2 (en) * | 1985-07-01 | 1987-03-04 | Kabushiki Kaisha Toshiba | A solid state inverting circuit having a bipolar transistor for rapidly processing I/O signals |
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
| US4902914A (en) * | 1987-02-17 | 1990-02-20 | Kabushiki Kaisha Toshiba | Logic circuit used in standard IC or CMOS logic level |
| JPH02105611A (ja) * | 1988-10-14 | 1990-04-18 | Hitachi Ltd | Ｄ型ラッチ回路 |
| JPH02243018A (ja) * | 1988-04-21 | 1990-09-27 | Samsung Electron Co Ltd | ＢｉＣＭＯＳインバータ回路 |
| JPH02268515A (ja) * | 1989-03-14 | 1990-11-02 | Internatl Business Mach Corp <Ibm> | Ｂｉｃｍｏｓロジツク回路 |
-
1983
- 1983-05-10 JP JP58081213A patent/JPS59205828A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625723A (ja) * | 1985-02-07 | 1987-01-12 | Hitachi Ltd | 半導体集積回路装置 |
| US4813020A (en) * | 1985-02-07 | 1989-03-14 | Hitachi, Ltd. | Semiconductor device |
| JPS61292412A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 出力回路 |
| EP0212004A2 (en) * | 1985-07-01 | 1987-03-04 | Kabushiki Kaisha Toshiba | A solid state inverting circuit having a bipolar transistor for rapidly processing I/O signals |
| US4719370A (en) * | 1985-07-01 | 1988-01-12 | Kabushiki Kaisha Toshiba | BiMOS high speed inverter circuit |
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
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| JPH02268515A (ja) * | 1989-03-14 | 1990-11-02 | Internatl Business Mach Corp <Ibm> | Ｂｉｃｍｏｓロジツク回路 |
| JP2534377B2 (ja) * | 1989-03-14 | 1996-09-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ｂｉｃｍｏｓロジツク回路 |
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