JP2698833B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例
えば、バイポーラ・CMOS型のランダム・アクセス・メモ
リ（以下、バイポーラ・CMOS型RAMと称す）等に利用し
て特に有効な技術に関するものである。

〔従来の技術〕

MOSFET（絶縁ゲート型電界効果トランジスタ）を基本
構成とするメモリアレイと、バイポーラトランジスタと
CMOS（相補型MOSFET）及びこれらが組み合わされてなる
Bi・CMOS複合論理ゲート回路を基本構成とする周辺回路
とを具備するバイポーラ・CMOS型RAMがある。バイポー
ラ・CMOS型RAMの上記周辺回路は、差動形態とされるバ
イポーラトランジスタを基本構成とするプリアンプやメ
インアンプ等を含み、これらのアンプ等に動作電流を供
給する複数の定電流源を含む。

バイポーラ・CMOS型RAMについては、例えば、特開昭5
6-58193号公報等に記載されている。

〔発明が解決しようとする課題〕

第５図には、本願発明者等がこの発明に先立って開発
したバイポーラ・CMOS型RAMの定電圧発生回路VG及びそ
の関連部の部分的な回路図が示されている。第５図にお
いて、バイポーラ・CMOS型RAMは、複数のサブメモリア
レイSM0等に対応して設けられる複数のプリアンプPA0等
と、これらのプリアンプの相補出力信号ｒ・を受ける
センス回路SC及びデータ出力バッファDOBを含む。プリ
アンプPA0等は、トランジスタT7及びT8を基本構成とす
るレベルシフト回路と、差動トランジスタT9・T10を基
本構成とする差動増幅回路とをそれぞれ含む。また、セ
ンス回路SCは、トランジスタT11及びT12を基本構成とす
るカスケード回路を含み、データ出力バッファDOBは、
トランジスタT13及びT14を基本構成とする入力エミッタ
フォロワ回路ならびに差動トランジスタT15・T16を基本
構成とするメインアンプを含む。

プリアンプPA0等のレベルシフト回路及び差動増幅回
路には、ＮチャンネルMOSFETQ22〜Q24からなる定電流源
がそれぞれ設けられる。また、センス回路SCのカスケー
ド回路には、ＮチャンネルMOSFETQ25〜Q27からなる定電
流源が設けられ、データ出力バッファDOBの入力エミッ
タフォロワ回路及びメインアンプには、ＮチャンネルMO
SFETQ28〜Q30からなる定電流源がそれぞれ設けられる。

バイポーラ・CMOS型RAMは、さらに、トランジスタT22
及びT23とＰチャンネルMOSFETQ9ならびにＮチャンネルM
OSFETQ32及びQ33とにより構成され定電圧Vcsを形成する
定電圧発生回路VGを含む。この定電圧Vcsは、定電流源
を構成する上記MOSFETQ25〜Q30のゲートに直接供給され
るとともに、ＰチャンネルMOSFETQ7及びＮチャンネルMO
SFETQ19〜Q21により構成され選択信号s0等に従って選択
的に伝達状態とされるスイッチ回路を介して、定電流源
を構成する上記MOSFETQ22〜Q24のゲートに供給される。
これにより、プリアンプPA0等は、対応する選択信号s0
等に従って選択的に動作状態とされる。つまり、第５図
のバイポーラ・CMOS型RAMでは、サブメモリアレイSM0等
に対応して複数個設けられるプリアンプPA0等の定電流
源をＮチャンネルMOSFETにより構成し、これらのMOSFET
を選択信号s0等に従って選択的にオン状態とすること
で、動作電流を削減し、低消費電力化を図っている。

ところが、上記バイポーラ・CMOS型RAMには、次のよ
うな問題点があることが明らかとなった。すなわち、上
記定電圧発生回路VGは、その回路構成上、電源電圧や周
辺温度の変動を充分補償しえないことに加えて、定電流
源を構成するＮチャンネルMOSFETQ22〜Q30も、その電気
的特性が比較的大きなプロセスバラツキを呈する。この
ため、上記プリアンプやメインアンプ等に供給される動
作電流が不安定な値となり、最悪条件時において、充分
な動作特性を得ることができない。その結果、等価的に
バイポーラ・CMOS型RAMの高速化が制限され、あるいは
その低消費電力化が制限される。

この発明の目的は、MOSFETにより構成されかつプロセ
スバラツキ等の影響を受けにくい比較的安定した定電流
源を提供することにある。この発明の他の目的は、複数
の定電流源を含むバイポーラ・CMOS型RAM等の高速化と
低消費電力化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
ＮチャンネルMOSFETからなる複数の定電流源を含むバイ
ポーラ・CMOS型RAM等に、所定の定電圧を形成する定電
流源と、上記定電圧を受け第１の定電流を形成する第１
の定電流源と、ＰチャンネルMOSFETからなり上記第１の
定電流を受けて第２の定電流を形成する電流ミラー回路
と、上記第２の定電流をそのドレイン電流とし上記複数
の定電流源を構成するＮチャンネルMOSFETと実質的に電
流ミラー形態とされるＮチャンネルMOSFETとを含む定電
圧発生回路を設けるものである。

〔作用〕

上記した手段によれば、電流ミラー形態とされる上記
ＰチャンネルMOSFETあるいはＮチャンネルMOSFETのゲー
ト幅比率に従った任意の値を有しかつプロセスバラツキ
等の影響を受けにくい比較的安定した定電流を供給しう
る定電流源を実現できる。これにより、バイポーラ・CM
OS型RAM等に含まれるプリアンプ及びメインアンプ等の
動作特性を安定化し、等価的にバイポーラ・CMOS型RAM
等の高速化と低消費電力化を図ることができる。

〔実施例〕

第２図には、この発明が適用されたバイポーラ・CMOS
型RAMの一実施例の回路ブロック図が示されている。同
図の各回路素子ならびに各ブロックを構成する回路素子
は、公知のバイポーラ・CMOS集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。以下の図におい
て、チャンネル（バックゲート）部に矢印が付加される
MOSFETはＰチャンネル型であり、矢印の付加されないＮ
チャンネルMOSFETと区別される。また、図示されるバイ
ポーラトランジスタは、トランジスタT31及びT32を除
き、すべてNPN型トランジスタである。

第２図において、この実施例のバイポーラ・CMOS型RA
Mは、半導体基板の大半の面積を占めて配置されるメモ
リアレイMARYを、その基本構成とする。メモリアレイMA
RYは、特に制限されないが、８個のサブメモリアレイSM
0〜SM7を含む。

メモリアレイMARYを構成するサブメモリアレイSM0〜S
M7は、第２図のサブメモリアレイSM0に代表して示され
るように、水平方向に配置されるｍ＋１本のワード線W0
〜Wmと、垂直方向に配置されるｎ＋１組の相補データ線
D0・▲▼〜Dn・▲▼とをそれぞれ含む。これら
のワード線及び相補データ線の交点には、（ｍ＋１）×
（ｎ＋１）個のスタティック型メモリセルMCがそれぞれ
格子状に配置される。

各メモリセルMCは、第２図に例示的に示されるよう
に、Ｎチャンネル型の駆動MOSFETQ11及びQ12をそれぞれ
含む。これらのMOSFETQ11及びQ12のゲート及びドレイン
は、互いに交差結合される。MOSFETQ11及びQ12のドレイ
ンと回路の電源電圧との間には、特に制限されないが、
ポリシリコン（多結晶シリコン）層からなる高抵抗値の
負荷抵抗R1及びR2がぞれぞれ設けられる。ここで、回路
の電源電圧は、特に制限されないが、＋5Vのような正の
電源電圧とされる。MOSFETQ11及びQ12のソースは、回路
の接地電位に結合される。これにより、駆動MOSFETQ11
及びQ12は、上記負荷抵抗R1及びR2とともに、このバイ
ポーラ・CMOS型RAMの記憶素子となるフリップフロップ
を構成する。

これらのフリップフロップの入出力ノードとなるMOSF
ETQ11及びQ12のドレインは、Ｎチャンネル型の伝送ゲー
トMOSFETQ13及びQ14を介して、対応する相補データ線の
非反転信号線D0及び反転信号線▲▼にそれぞれ結合
される。また、これらの伝送ゲートMOSFETQ13及びQ14の
ゲートは、対応するワード線W0に共通結合される。

他のメモリセルMCも、すべて上記メモリセルMCと同一
の回路構成とされる。サブメモリアレイSM0〜SM7の同一
の列に配置されるｍ＋１個のメモリセルMCの入出力ノー
ドは、対応する伝送ゲートMOSFETを介して、対応する相
補データ線D0・▲▼〜Dn・▲▼にそれぞれ共通
結合される。また、サブメモリアレイSM0〜SM7の同一の
行に配置される８×（ｎ＋１）個のメモリセルMCの伝送
ゲートMOSFETQ13及びQ14等のゲートは、対応するワード
線W0〜Wmにそれぞれ共通結合される。

メモリアレイMARYのサブメモリアレイSM0〜SM7を構成
するワード線W0〜Wmは、ＸアドレスデコーダXADに結合
され、択一的に選択状態とされる。

ＸアドレスデコーダXADには、特に制限されないが、
ＸアドレスバッファXABからｉ＋１ビットの相補内部ア
ドレス信号ax0〜axi（ここで、例えば非反転内部アドレ
ス信号ax0と反転内部アドレス信号▲▼をあわせ
て相補内部アドレス信号ax0のように表す。以下同様）
が供給され、タイミング発生回路TGからタイミング信号
φceが供給される。ここで、タイミング信号φceは、通
常ロウレベルとされ、バイポーラ・CMOS型RAMが選択状
態とされるとき所定のタイミングでハイレベルとされ
る。

ＸアドレスデコーダXADは、上記タイミング信号φce
がハイレベルとされることで選択的に動作状態とされ
る。この動作状態において、ＸアドレスデコーダXAD
は、上記相補内部アドレス信号ax0〜axiをデコードし、
メモリアレイMARYの対応するワード線W0〜Wmを択一的に
ハイレベルの選択状態とする。

ＸアドレスバッファXABは、外部端子AX0〜AXiを介し
て供給されるＸアドレス信号AX0〜AXiを取り込み、これ
を保持する。また、これらのＸアドレス信号をもとに、
上記相補内部アドレス信号ax0〜axiを形成し、Ｘアドレ
スデコーダXADに供給する。

一方、メモリアレイMARYのサブメモリアレイSM0〜SM7
を構成する相補データ線D0・▲▼〜Dn・▲▼
は、その一方において、対応するＰチャンネルMOSFETQ1
・Q2等を介して回路の電源電圧に結合され、その他方に
おいて、カラムスイッチCSWの対応するカラムスイッチC
S0〜CS7の対応する相補スイッチMOSFETQ3・Q15及びQ4・
Q16等にそれぞれ結合される。

上記ＰチャンネルMOSFETQ1及びQ2等は、そのゲートが
回路の接地電位に結合されることで常時オン状態とさ
れ、対応する相補データ線D0・▲▼〜Dn・▲▼
に対する負荷MOSFETとして作用する。

カラムスイッチCS0〜CS7は、特に制限されないが、サ
ブメモリアレイSM0〜SM7の相補データ線D0・▲▼〜
Dn・▲▼に対応して設けられるｎ＋１組の相補スイ
ッチMOSFETQ3・Q15及びQ4・Q16等をそれぞれ含む。これ
らの相補スイッチMOSFETの一方は、前述のように、対応
するサブメモリアレイSM0〜SM7の対応する相補データ線
D0・▲▼〜Dn・▲▼にそれぞれ結合され、その
他方は、対応する相補共通データ線CD0・▲▼〜C
D7・▲▼にそれぞれ結合される。各相補スイッチ
MOSFETのＰチャンネルMOSFETQ3及びQ4等ならびにＮチャ
ンネルMOSFETQ15及びQ16等のゲートは、それぞれ共通結
合され、対応するＹアドレスデコーダYAD0〜YAD7から、
対応するデータ線選択信号Y0〜Ynあるいはそのインバー
タ回路N1等による反転信号がそれぞれ供給される。

カラムスイッチCS0〜CS7の相補スイッチMOSFETQ3・Q1
5及びQ4・Q16等は、対応する上記データ線選択信号Y0〜
Ynが択一的にハイレベルとされることで同時にオン状態
とされる。その結果、サブメモリアレイSM0〜SM7の対応
する１本の相補データ線が、対応する相補共通データ線
CD0・▲▼〜CD7・▲▼に選択的に接続され
る。

ＹアドレスデコーダYAD0〜YAD7には、特に制限されな
いが、ＹアドレスバッファYABからｊ−２ビットの相補
内部アドレス信号ay0〜ayj−３が共通に供給され、アレ
イ選択回路ASLから対応するアレイ選択信号s0〜s7がそ
れぞれ供給される。

ＹアドレスデコーダYAD0〜YAD7は、対応する上記アレ
イ選択信号s0〜s7がハイレベルとされることで、選択的
に動作状態とされる。この動作状態において、Ｙアドレ
スデコーダYAD0〜YAD7は、上記相補内部アドレス信号ay
0〜ayj−３をデコードし、対応する上記データ線選択信
号Y0〜Ynを択一的に形成して、対応するカラムスイッチ
CS0〜CS7に供給する。その結果、サブメモリアレイSM0
〜SM7のうちアレイ選択信号s0〜s7によって指定される
１個のサブメモリアレイから、データ線選択信号Y0〜Yn
によって指定される１組の相補データ線が、対応する相
補共通データ線CD0・▲▼〜CD7・▲▼に接
続される。

ＹアドレスバッファYABは、外部端子AY0〜AYjを介し
て供給されるＹアドレス信号AY0〜AYjを取り込み、これ
を保持する。また、これらのＹアドレス信号をもとに、
相補内部アドレス信号ay0〜ayjを形成する。このうち、
特に制限されないが、上位３ビットの相補内部アドレス
信号ayj−２〜ayjは、アレイ選択回路ASLに供給され、
その他の相補内部アドレス信号ay0〜ayj−３は、Ｙアド
レスデコーダYAD0〜YAD7に共通に供給される。

相補共通データ線CD0・▲▼〜CD7・▲▼
は、対応するプリアンプPA0〜PA7の入力端子にそれぞれ
結合され、さらに対応するライトアンプWA0〜WA7の出力
端子にそれぞれ結合される。

プリアンプPA0〜PA7の出力端子は、相補読み出し信号
線ｒ・に共通結合され、さらにセンス回路SCの入力端
子に結合される。センス回路SCの出力端子は、データ出
力バッファDOBの入力端子に結合され、データ出力バッ
ファDOBの出力端子はさらにデータ出力端子Doutに結合
される。プリアンプPA0〜PA7には、上記アレイ選択回路
ASLから、対応するアレイ選択信号s0〜s7がそれぞれ供
給される。また、データ出力バッファDOBには、タイミ
ング発生回路TGから、タイミング信号φoeが供給され
る。ここで、タイミング信号φoeは、バイポーラ・CMOS
型RAMが読み出しモードで選択状態とされるとき、所定
のタイミングでハイレベルとされる。一方、ライトアン
プWA0〜WA7の入力端子は、相補書き込み信号線ｗ・に
共通結合され、さらにデータ入力バッファDIBの入力端
子に結合される。データ入力バッファDIBの入力端子
は、データ入力端子データinに結合される。ライトアン
プWA0〜WA7には、上記アレイ選択回路ASLから対応する
アレイ選択信号s0〜s7がそれぞれ供給されるとともに、
タイミング発生回路TGからタイミング信号φｗが共通に
供給される。ここで、タイミング信号φｗは、特に制限
されないが、バイポーラ・CMOS型RAMが書き込みモード
で選択状態とされるとき、所定のタイミングでハイレベ
ルとされる。

プリアンプPA0〜PA7は、対応する上記アレイ選択信号
s0〜s7がハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、プリアンプPA0〜PA7
は、対応するサブメモリアレイSM0〜SM7の選択されたメ
モリセルMCから、対応する相補共通データ線CD0・▲
▼〜CD7・▲▼を介して出力される読み出し
信号を増幅し、電流信号に変換して、センス回路SCに伝
達する。

センス回路SCは、上記プリアンプPA0〜PA7から伝達さ
れる電流信号を、電圧信号に戻し、データ出力バッファ
DOBに伝達する。

データ出力バッファDOBは、上記タイミング信号φoe
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、データ出力バッファDOB
は、上記センス回路SCから伝達される電圧信号をさらに
増幅し、読み出しデータとして、データ出力端子Doutか
ら外部に送出する。

上記プリアンプPA0〜PA7とセンス回路SCならびにデー
タ出力バッファDOBは、後述するように、ＮチャンネルM
OSFETからなる複数の定電流源を含む。これらのMOSFET
は、そのゲートに定電圧発生回路VGから所定の定電圧Vc
mが供給されることで、定電圧発生回路VGの終段に設け
られたＮチャンネルMOSFETと電流ミラー形態とされる。
その結果、上記定電圧Vcmに従った従来の定電流が、定
電流源を構成する上記MOSFETのプロセスバラツキに影響
されることなく安定に形成される。

プリアンプPA0〜PA7,センス回路SC及びデータ出力バ
ッファDOBならびに定電圧発生回路VGの具体的な回路構
成とその動作については、後で詳細に説明する。

データ入力バッファDIBは、バイポーラ・CMOS型RAMが
書き込みモードとされるとき、データ入力端子Dinを介
して外部から供給される書き込みデータを相補書き込み
信号とし、相補書き込み信号線ｗ・を介してライトア
ンプWA0〜WA7に伝達する。

ライトアンプWA0〜WA7は、上記アレイ選択信号s0〜s7
が択一的にハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、ライトアンプWA0
〜WA7は、データ入力バッファDIBから供給される相補書
き込み信号に従った書き込み電流を形成し、対応する相
補共通データ線CD0・▲▼〜CD7・▲▼を介
して、サブメモリアレイSM0〜SM7の選択されたメモリセ
ルYMCに伝達する。

アレイ選択回路ASLには、上記ＹアドレスバッファAB
から上位３ビットの相補内部アドレス信号ayj−２〜ayj
が供給され、タイミング発生回路TGから上述のタイミン
グ信号φceが供給される。

アレイ選択回路ASLは、上記タイミング信号φceがハ
イレベルとされることで、選択的に動作状態とされる。
この動作状態において、アレイ選択回路ASLは、上位３
ビットの相補内部アドレス信号ayj−２〜ayjをデコード
し、対応する上記アレイ選択信号s0〜s7を択一的にハイ
レベルとする。

タイミング発生回路TGは、外部から制御信号として供
給されるチップ選択信号▲▼及びライトイネーブル
信号▲▼をもとに、上記各種のタイミング信号を形
成し、各回路に供給する。

第１図には、第２図のバイポーラ・CMOS型RAMの定電
圧発生回路VGとその関連部の一実施例の回路図が示され
ている。同図により、この実施例のバイポーラ・CMOS型
RAMの定電圧発生回路VGとプリアンプPA0〜PA7,センス回
路SC及びデータ出力バッファDOBの具体的な回路構成と
動作の概要を説明する。

第１図において、プリアンプPA0〜PA7は、プリアンプ
PA0に代表して示されるように、一対の差動トランジス
タT9・T10を基本構成とする。トランジスタT9のベース
は、トランジスタT7及びダイオードD4を介して回路の電
源電圧に結合され、またＮチャンネルMOSFETQ22からな
る定電流源を介して回路の接地電位に結合される。トラ
ンジスタT7のベースは、対応する相補共通データ線の非
反転信号線CD0〜CD7に結合される。これにより、トラン
ジスタT7とダイオードD4ならびにMOSFETQ22からなる定
電流源は、トランジスタT9に対するレベルシフト回路を
構成する。同様に、トランジスタT10のベースは、トラ
ンジスタT8及びダイオードD5を介して回路の電源電圧に
結合され、またＮチャンネルMOSFETQ24からなる定電流
源を介して回路の接地電位に結合される。トランジスタ
T8のベースは、対応する相補共通データ線の反転信号線
▲▼〜▲▼に結合される。これにより、ト
ランジスタT8とダイオードD5ならびにMOSFETQ24からな
る定電流源は、トランジスタT10に対するレベルシフト
回路を構成する。

定電流源を構成する上記MOSFETQ22〜Q24のゲートは共
通結合され、定電圧発生回路VGから、Ｎチャンネル型の
伝送ゲートMOSFETQ19を介して、定電圧Vcmが供給され
る。MOSFETQ22〜Q24の共通結合されたゲートと回路の接
地電位との間には、ＮチャンネルMOSFETQ21が設けられ
る。上記伝送ゲートMOSFETQ19のゲートには、対応する
上記アレイ選択信号s0〜s7がそれぞれ供給される。ま
た、上記MOSFETQ21のゲートには、ＰチャンネルMOSFETQ
7及びＮチャンネルMOSFETQ20からなるインバータ回路を
介して、対応する上記アレイ選択信号s0〜s7の反転信号
がそれぞれ供給される。

対応するアレイ選択信号s0〜s7がロウレベルとされる
とき、上記MOSFETQ21がオン状態となり、伝送ゲートMOS
FETQ19はオフ状態となる。したがって、定電流源を構成
するMOSFETQ22〜Q24は、そのゲートが回路の接地電位の
ようなロウレベルとされ、すべてオフ状態となる。その
結果、プリアンプPA0〜PA7は、非動作状態とされる。一
方、対応するアレイ選択信号s0〜s7がハイレベルとされ
るとき、上記MOSFETQ21はオフ状態となり、代わって伝
送ゲートMOSFETQ19がオン状態となる。したがって、MOS
FETQ22〜Q24は、そのゲートに所定の定電圧Vcmが供給さ
れることで、定電流源として作用する。その結果、上記
差動トランジスタT9・T10ならびにトランジスタT7及びT
8には、所定の動作電流が供給され、対応するプリアン
プPA0〜PA7が択一的に動作状態とされる。このとき、差
動トランジスタT9・T10は、対応するサブメモリアレイS
M0〜SM7の選択されたメモリセルMCから相補共通データ
線CD0・▲▼〜CD7・▲▼を介して出力され
る読み出し信号をもとに、所定の電流信号を形成する。
これらの電流信号は、相補読み出し信号線ｒ・を介し
て、センス回路SCに伝達される。

センス回路SCは、特に制限されないが、そのベースが
共通結合される一対のトランジスタT11及びT12を含む。
これらのトランジスタの共通結合されたベースは、ダイ
オードD6を介して回路の電源電圧に結合されるととも
に、ＮチャンネルMOSFETQ26からなる定電流源を介して
回路の接地電位に結合される。トランジスタT11及びT12
のコレクタは、対応する負荷抵抗R10及びR11を介して回
路の電源電圧に結合されるとともに、センス回路SCの反
転出力端子及び非反転出力端子ｓとして、データ出力
バッファDOBのトランジスタT14及びT13のベースにそれ
ぞれ結合される。また、トランジスタT11及びT12のエミ
ッタは、上記相補読み出し信号線の非反転信号線ｒ及び
反転信号線にそれぞれ結合されるとともに、Ｎチャン
ネルMOSFETQ25及びQ27からなる定電流源を介して回路の
接地電位に結合される。これらのMOSFETQ25〜Q27のゲー
トには、特に制限されないが、定電圧発生回路VGから上
記定電圧Vcmが常時供給される。

これらのことから、トランジスタT11及びT12のベース
電圧は、上記ダイオードD6の順方向電圧によって決まる
所定のレベルに固定される。したがって、トランジスタ
T11及びT12のエミッタ電圧すなわち相補読み出し信号線
の非反転信号線ｒ及び反転信号線のレベルは、そのベ
ース電圧よりそれぞれのベース・エミッタ電圧分だけ低
い所定のレベルに固定される。このため、相補読み出し
信号線ｒ・は、そのレベルを変化させることなく、言
い換えるならばチャージ又はディスチャージ動作をとも
なうとなく、選択されたメモリセルMCの読み出し信号に
従った所定の電流信号を伝達できるものとなる。これに
より、この実施例のバイポーラ・CMOS型RAMの読み出し
動作は、相補読み出し信号線ｒ・に結合される寄生容
量の影響を受けることなく、高速化される。

相補読み出し信号線ｒ・を伝達される電流信号は、
トランジスタT11及びT12のコレクタ電流の変化として、
負荷抵抗R10及びR11に伝達される。このため、負荷抵抗
R10及びR11の両端には、上記電流信号に従った電圧降下
が生じ、これによってトランジスタT11及びT12のコレク
タ電圧が変化する。トランジスタT11及びT12のコレクタ
電圧は、センス回路SCの反転出力信号及び非反転出力
信号ｓとして、データ出力バッファDOBに伝達される。

データ出力バッファDOBは、特に制限されないが、一
対の差動トランジスタT15・T16からなるメインアンプを
基本構成とする。トランジスタT15及びT16のコレクタ
は、対応する負荷抵抗R12及びR13を介して回路の電源電
圧に結合され、その共通結合されたエミッタは、Ｎチャ
ンネルMOSFET30からなる定電流源を介して回路の接地電
位に結合される。特に制限されないが、トランジスタT1
5のベースには、トランジスタT13とＮチャンネルMOSFET
Q28からなる定電流源とにより構成される入力エミッタ
フォロワ回路を介して、上記センス回路SCの非反転出力
信号ｓが供給される。同様に、トランジスタT16のベー
スには、トランジスタT14とＮチャンネルMOSFETQ29から
なる定電流源とにより構成される入力エミッタフォロワ
回路を介して、上記センス回路SCの反転出力信号が供
給される。定電流源を構成するMOSFETQ28〜Q30のゲート
には、特に制限されないが、定電圧発生回路VGから上記
定電圧Vcmが常時供給される。

トランジスタT16には、さらにトランジスタT17が並列
形態に設けられる。トランジスタT17のベースには、上
述のタイミング信号φoeのインバータ回路N2による反転
信号が供給される。トランジスタT16のコレクタは、オ
ープンエミッタ型の出力トランジスタT18のベースに結
合される。出力トランジスタT18のコレクタは回路の電
源電圧に結合され、そのエミッタはデータ出力端子Dout
に結合される。

これらのことから、上記タイミング信号φoeがロウレ
ベルとされるとき、トランジスタT17は、そのベースが
ハイレベルとされるため、オン状態となる。したがっ
て、トランジスタT16のコレクタ電圧すなわち出力トラ
ンジスタT18のベース電圧は、センス回路SCから供給さ
れる相補出力信号ｓ・に関係なくロウレベルに固定さ
れ、出力トランジスタT18はカットオフ状態とされる。
一方、上記タイミング信号φoeがハイレベルとされる
と、トランジスタT17は、そのベース電圧がロウレベル
とされるため、カットオフ状態となる。したがって、ト
ランジスタT16のコレクタ電圧すなわち出力トランジス
タT18のベース電圧は、センス回路SCから供給される非
反転出力信号ｓのレベルが反転出力信号より高いこと
を条件に、言い換えると選択されたメモリセルMCから出
力された読み出し信号が論理“1"であることを条件に、
回路の電源電圧のようなハイレベルとされる。その結
果、出力トランジスタT18はオン状態となり、データ出
力端子Doutには、回路の電源電圧より出力トランジスタ
T18のベース・エミッタ電圧分だけ低いハイレベルの出
力信号が送出される。

定電圧発生回路VGは、特に制限されないが、トランジ
スタT1〜T4とダイオードD1及びD2ならびに抵抗R3〜R8か
らなる定電圧源を含む。この定電圧源は、いわゆる10K
あるいは100K型の定電圧発生回路と同様な作用により、
回路の電源電圧や周辺温度の変動に影響されにくい比較
的安定した定電圧Vcを、トランジスタT2及びT4の共通結
合されたベース電位として、形成する。

定電圧発生回路VGは、さらに、そのベースに上記定電
圧Vcを受けるトランジスタT5を含む。トランジスタT5の
エミッタは抵抗R9を介して回路の接地電位に結合され、
そのコレクタは、ダイオード形態とされるＰチャンネル
型（第１導電型）のMOSFETQ5（第１のMOSFET）を介して
回路の電源電圧に結合される。これにより、トランジス
タT5及び抵抗R9は第１の定電流源として作用し、そのエ
ミッタ電流i1（第１の定電流）はそのままMOSFETQ5のド
レイン電流となる。

MOSFET5の共通結合されたゲート及びドレインは、さ
らにＰチャンネルMOSFETQ6（第２のMOSFET）のゲートに
結合される。MOSFETQ6のソースは回路の電源電圧に結合
され、そのドレインは、トランジスタT6のベースに結合
されるとともに、直列形態とされるダイオードD3ならび
にＮチャンネル型（第２導電型）のMOSFETQ17（第３のM
OSFET）を介して回路の接地電位に結合される。ここ
で、ダイオードD3は、その順方向電圧がトランジスタT6
のベース・エミッタ電圧と同じになるように設計され、
MOSFETQ17はダイオード形態とされる。

トランジスタT6のコレクタは回路の電源電圧に結合さ
れ、そのエミッタは、ＮチャンネルMOSFETQ18を介して
回路の接地電位に結合される。MOSFETQ18は、そのゲー
トが回路の電源電圧に結合されることで常時オン状態と
され、トランジスタT6に対する負荷手段として作用す
る。トランジスタT6のエミッタ電圧は、この定電圧発生
回路VGの出力信号すなわち上記定電圧Vcmとされ、前述
のように、定電流源を構成する上記MOSFETQ22〜Q30（第
４のMOSFET）のゲートに共通に供給される。

これらのことから、上記MOSFETQ6は、MOSFETQ5と電流
ミラー形態とされ、上記トランジスタT6は、MOSFETQ18
とともに一つの出力エミッタフォロワ回路を構成する。
一方、ダイオードD3が、前述のように、トランジスタT6
のベース・エミッタ電圧と同一の順方向電圧を持つよう
に設計されることで、トランジスタT6のエミッタ電圧す
なわち定電圧Vcmは、MOSFETQ17の共通結合されたゲート
及びドレインの電圧に等しいものとなる。したがって、
MOSFETQ17は、トランジスタT6及びMOSFETQ18からなる出
力エミッタフォロワ回路を介して、複数の定電流源を構
成する上記MOSFETQ22〜Q30と実質的な電流ミラー形態と
される。

つまり、定電圧Vcに従ってトランジスタT5のエミッタ
電流として形成される第１の定電流i1は、まずそのまま
MOSFETQ5のドレイン電流とされ、このMOSFETQ5と電流ミ
ラー形態とされるMOSFETQ6のドレイン電流すなわち第２
の定電流i2として伝達される。ここで、定電流i2は、MO
SFETQ5及びQ6のゲート幅をそれぞれW5及びW6とすると
き、 i2＝i1×（W6/W5） ……（１） となり、MOSFETQ5及びQ6のゲート幅の比率に従った任意
の値をとる。

定電流i2は、概ねそのままMOSFETQ17のドレイン電流
とされ、さらに、このMOSFETQ17と電流ミラー形態とさ
れる上記MOSFETQ22〜Q30のドレイン電流として伝達され
る。ここで、例えばMOSFETQ30によりデータ出力バッフ
ァDOBのメインアンプに供給される動作電流すなわち第
３の定電流i3は、MOSFETQ17及びQ30のゲート幅をそれぞ
れW17及びW30とするとき、 i3＝i2×（W30/W17） ……（２） となり、MOSFETQ17と定電流源を構成するMOSFETQ30等の
ゲート幅の比率に従った任意の値をとる。

前述のように、トランジスタT5のベースに供給される
定電圧Vcは、回路の電源電圧や周辺温度の変動に影響さ
れにくい比較的安定した値をとり、この定電圧Vcをもと
に形成される第１の定電流i1も、同様に安定した値とな
る。第２の定電流i2の値は、上記（１）式に示されるよ
うに、上記第１の定電流i1の値と、電流ミラー形態とさ
れるMOSFETQ5及びQ6のゲート幅比率とにより決定され
る。また、第３の定電流i3の値は、上記（２）式に示さ
れるように、上記第２の定電流i2の値と、電流ミラー形
態とされるMOSFETQ17及びQ30等のゲート幅比率とにより
決定される。周知のように、同一の基板に形成されるMO
SFETQ5及びQ6ならびにMOSFETQ17及びQ30等のゲート幅
は、ほぼ同一のプロセスバラツキを呈する。したがっ
て、上記（１）式及び（２）式に含まれるゲート幅比率
は、プロセスバラツキの影響を受けにくい安定した値と
なり、結果的にデータ出力バッファDOBのメインアンプ
等に供給される定電流i3等は、プロセスバラツキの影響
を受けにくい安定した値をとることとなる。これによ
り、プリアンプやメインアンプ等の動作特性が安定化さ
れるため、等価的にバイポーラ・CMOS型RAMをさらに高
速化し低消費電力化することができる。

以上のように、この実施例のバイポーラ・CMOS型RAM
は、ＮチャンネルMOSFETにより構成されプリアンプPA0
〜PA7やデータ出力バッファDOBのメインアンプ等に動作
電流を供給する複数の定電流源を含む。これらの定電流
源には、バイポーラ・CMOS型RAMに内蔵される定電圧発
生回路VGから、所定の定電圧Vcmが共通にあるいは選択
的に供給される。この実施例において、定電圧発生回路
VGは、回路の電源電圧や周辺温度等の変動に影響されに
くい比較的安定した定電圧Vcを形成する定電圧源と、こ
の定電圧Vcを受け第１の定電流i1を形成する定電流源
と、一対のＰチャンネルMOSFETからなり上記定電流i1を
もとに第２の定電流i2を形成する電流ミラー回路と、上
記定電流i2をそのドレイン電流とし上記複数の定電流源
を構成するＮチャンネルMOSFETと出力エミッタフォロワ
回路を介して実質的に電流ミラー形態とされるＮチャン
ネルMOSFETQ17とを含む。上記第２の定電流i2の値は、
電流ミラー形態とされるチャンネルMOSFETQ5及びQ6のゲ
ート幅比率に従って決定され、プリアンプやメインアン
プ等に供給される動作電流i3等は、上記MOSFETQ17と定
電流源を構成するＮチャンネルMOSFETQ30等とのゲート
幅比率によって決定される。これらのゲート比率は、関
係するMOSFETが同一の基板上に形成されほぼ同一のプロ
セスバラツキを呈することから、プロセスバラツキの影
響を受けにくい比較的安定したものとされる。このた
め、最終的にプリアンプあるいはメインアンプ等に供給
される動作電流は、回路の電源電圧や周辺温度の変動に
影響されにくくかつプロセスバラツキの影響を受けにく
い比較的安定した値をとる。これにより、プリアンプや
メインアンプ等の動作を安定化でき、結果的にバイポー
ラ・CMOS型RAMをさらに高速化し低消費電力化できるも
のである。

以上の本実施例に示されるように、この発明をバイポ
ーラ・CMOS型RAM等の半導体集積回路装置に適用した場
合、次のような効果が得られる。すなわち、 （１） ＮチャンネルMOSFETからなる複数の定電流源を
含むバイポーラ・CMOS型RAM等に、所定の定電圧を形成
する定電圧源と、上記定電圧を受け第１の定電流を形成
する第１の定電流源と、一対のＰチャンネルMOSFETから
なり上記第１の定電流をもとに第２の定電流を形成する
電流ミラー回路と、上記第２の定電流をそのドレイン電
流としかつ上記複数の定電流源を構成するＮチャンネル
MOSFETと実質的に電流ミラー形態とされるＮチャンネル
MOSFETとを含む定電圧発生回路を設けることで、電流ミ
ラー形態とされる上記ＰチャンネルMOSFETあるいはＮチ
ャンネルMOSFETのゲート幅比率に従った任意の値を有
し、かつプロセスバラツキの影響を受けにくい比較的安
定した定電流を形成できるという効果が得られる。

（２） 上記（１）項において、複数の定電流源をＮチ
ャンネルMOSFETで構成し、これを所定の制御信号あるい
は選択信号に従って選択的にオン状態とすることで、複
数の定電流源を含むバイポーラ・CMOS型RAM等の平均的
な動作電流を削減できるという効果が得られる。

（３） 上記（１）項において、複数の定電流源を、入
力インピーダンスの大きなＮチャンネルMOSFETにより構
成することで、これらのＮチャンネルMOSFETを、定電圧
発生回路に設けられる１個のＮチャンネルMOSFETと同時
に電流ミラー形態とできるため、定電圧発生回路等の回
路素子数を削減し、そのレイアウト所要面積を縮小でき
るという効果が得られる。

（４） 上記（３）項において、定電圧発生回路に設け
られるＮチャンネルMOSFETと複数の定電流源を構成する
ＮチャンネルMOSFETとの間に、エミッタフォロワ回路を
設けることで、同時に電流ミラー形態としうるＮチャン
ネルMOSFETの数を拡大できるため、定電圧発生回路等の
回路素子数をさらに削減し、そのレイアウト所要面積を
さらに縮小できるという効果が得られる。

（５） 上記（１）項〜（４）項により、上記複数の定
電流源から動作電流を受けるプリアンプあるいはメイン
アンプ等の動作を安定化し、かつ平均的な動作電流を削
減できるという効果が得られる。

（６） 上記（１）項〜（５）項により、複数の定電流
源を含むバイポーラ・CMOS型RAM等の動作を安定化し、
等価的にその高速化と低消費電力化を図ることができる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、センス回路SC及びデータ出力バッファDOBに設けら
れるＮチャンネルMOSFETQ25〜Q30は常時オン状態とされ
るが、例えばチップ選択信号▲▼等に従って選択的
にオン状態とすることで、さらに低消費電力化を図るこ
とができる。この場合、定電圧発生回路VGとこれらのMO
SFETとの間に、ＰチャンネルMOSFETQ7及びＮチャンネル
MOSFETQ19〜Q21からなるようなスイッチ回路を設ければ
よい。定電圧発生回路VGから出力される定電圧Vcmは、
例えば第３図に示される定電圧Vcmnのように、出力エミ
ッタフォロワ回路を介することなく、定電流源を構成す
るＮチャンネルMOSFETQ31等に直接供給されることもよ
い。また、第３図に示されるように、定電流源がＰチャ
ンネルMOSFETQ8等によって構成される場合、これをＰチ
ャンネルMOSFETQ5と電流ミラー形態とし、定電圧Vcmpを
供給する形としてもよい。定電圧発生回路VGに設けられ
る定電圧源は、例えば第４図に示されるような回路構成
としてもよいし、回路の電源電圧や周辺温度の変動に影
響されにくいことを条件に、任意の回路構成をとること
ができる。定電圧発生回路VGから定電圧Vcmを受ける定
電流源は、例えばECL回路の電流スイッチ回路等に動作
電流を供給するためのものであってもよい。第２図にお
いて、バイポーラ・CMOS型RAMは、メモリアレイMARYに
代表されるような複数のメモリマットを含むものであっ
てもよいし、逆に１個のアレイのみによって構成される
ものであってもよい。メモリアレイMARYの各メモリセル
MCを構成する抵抗R1及びR2は、ＰチャンネルMOSFETから
なるアクティブ負荷に置き換えることもできる。さら
に、第１図に示されるプリアンプPA0〜PA7,センス回路S
C,データ出力バッファDOB及び定電圧発生回路VGの具体
的な回路構成や、第２図に示されるバイポーラ・CMOS型
RAMのブロック構成ならびに制御信号あるいはアドレス
信号の組み合わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、バイポーラRAM等の各種
半導体記憶装置や同様な定電流源を含む各種のディジタ
ル集積回路等にも適用できる。本発明は、少なくともMO
SFETからなる定電流源を含む半導体集積回路装置に広く
適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、ＮチャンネルMOSFETからなる複数の定
電流源を含むバイポーラ・CMOS型RAM等に、所定の定電
圧を形成する定電圧源と、上記定電圧を受け第１の定電
流を形成する第１の定電流源と、一対のＰチャンネルMO
SFETからなり上記第１の定電流をもとに第２の定電流を
形成する電流ミラー回路と、上記第２の定電流をそのド
レイン電流としかつ上記複数の定電流源を構成するＮチ
ャンネルMOSFETと実質的に電流ミラー形態とされるＮチ
ャンネルMOSFETとを含む定電圧発生回路を設けること
で、起動制御しやすくかつプロセスバラツキの影響を受
けにくい比較的安定した定電流源を実現できる。これに
より、複数の定電流源を含むバイポーラ・CMOS型RAM等
の動作を安定化し、等価的にその高速化と消費電力化を
図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたバイポーラ・CMOS型RA
Mの定電圧発生回路及びその関連部の一実施例を示す回
路図、 第２図は、第１図の定電圧発生回路等を含むバイポーラ
・CMOS型RAMの一実施例のブロック図、 第３図は、この発明が適用されたバイポーラ・CMOS型RA
Mの定電圧発生回路及びその関連部の第２の実施例を示
す回路図、 第４図は、この発明が適用されたバイポーラ・CMOS型RA
Mの定電圧発生回路の第３の実施例を示す回路図、 第５図は、この発明に先立って本願発明者等が開発した
バイポーラ・CMOS型RAMの定電圧発生回路及びその関連
部を示す回路図である。 MARY……メモリアレイ、SM0〜SM7……サブメモリアレ
イ、MC……メモリセル、CSW,CS0〜CS7……カラムスイッ
チ、PA0〜PA7……プリアンプ、SC……センス回路、DOB
……データ出力バッファ、VG……定電圧発生回路。 T1〜T23……NPN型バイポーラトランジスタ、T31〜T32…
…PNP型バイポーラトランジスタ、Q1〜Q9……Ｐチャン
ネルMOSFET、Q11〜Q33……ＮチャンネルMOSFET、R1〜R1
8……抵抗、D1〜D8……ダイオード、N1〜N2……CMOSイ
ンバータ回路。 XAD……Ｘアドレスデコーダ、YAD0〜YAD7……Ｙアドレ
スデコーダ、XAB……Ｘアドレスバッファ、YAB……Ｙア
ドレスバッファ、WA0〜WA7……ライトアンプ、DIB……
データ入力バッファ、ASL……アレイ選択回路、TG……
タイミング発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鶴岡 一浩 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 山内 宏道 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 遠藤 均 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】所定の定電圧を形成する定電圧源と、 上記定電圧を受け第１の定電流を形成する第１の定電流
   源と、 ダイオード形態とされ上記第１の定電流をそのドレイン
   電流とする第１導電型の第１のMOSFETと、 上記第１のMOSFETと電流ミラー形態とされ第２の定電流
   を形成する第１導電型の第2MOSFETと、 ダイオード形態とされ上記第２の定電流をそのドレイン
   電流とする第２導電型の第３のMOSFETと、 上記第３のMOSFETと電流ミラー形態とされ第３の定電流
   を形成する第２導電型の第４のMOSFETとを具備すること
   を特徴とする半導体集積回路装置。
2. 【請求項２】上記第４のMOSFETは、１個の上記第３のMO
   SFETに対して複数個設けられるものであって、 上記第３のMOSFETの共通結合されたゲート及びドレイン
   と複数の上記第４のMOSFETの共通接続されたゲートとの
   間には、エミッタフォロワ回路が設けられ、 上記エミッタフォロワ回路を構成するバイポーラトラン
   ジスタのベースと上記第３のMOSFETとの間には、上記バ
   イポーラトランジスタのベース・エミッタ電圧と同一の
   順方向電圧を持つレベルシフト用ダイオードが設けられ
   るものであることを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。
3. 【請求項３】上記エミッタフォロワ回路の出力端子と上
   記第４のMOSFETのゲートとの間には、さらに、所定の制
   御信号に従って選択的に伝達状態とされるスイッチ回路
   が設けられるものであることを特徴とする特許請求の範
   囲第１項又は第２項記載の半導体集積回路装置。
4. 【請求項４】上記半導体集積回路装置は、バイポーラ・
   CMOS型RAMであって、 上記第４のMOSFETは、上記バイポーラ・CMOS型RAMのプ
   リアンプ及びメインアンプに含まれる定電流源を構成す
   るものであることを特徴とする特許請求の範囲第１項、
   第２項又は第３項記載の半導体集積回路装置。
5. 【請求項５】電流ミラー形成とされる第３及び第４のMO
   SFETと、 上記第３のMOSFETの共通結合されたゲート及びドレイン
   と上記第４のMOSFETのゲートとの間に設けられるエミッ
   タフォロワ回路と、 上記エミッタフォロワ回路を構成するバイポーラトラン
   ジスタのベースと上記第３のMOSFETとの間に設けられ上
   記バイポーラトランジスタのベース・エミッタ電圧と同
   一の順方向電圧を持つレベルシフト用のダイオードとを
   具備することを特徴とする半導体集積回路装置。
6. 【請求項６】上記第４のMOSFETは、１個の上記第３のMO
   SFETに対して複数個設けられるものであることを特徴と
   する特許請求の範囲第５項記載の半導体集積回路装置。