JPH04182991A - 電流源制御方式及び、それを使用したセレクタ回路及び、それを使用したメモリ回路を含む集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路における電流源の制御方式及
び、この方式を用いた電流制御可能な定電流源回路及び
、これを用いたメモリ回路及び、このメモリ回路を含む
マイクロプロセッサ回路に関する。

［従来の技術］ 従来技術の例として、ＳＲＡＭ　（Ｓｔａｔｉｃ　Ｒａ
ｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｔｙ　：　スタティッ
クランダムアクセスメモリ）に用いられているセンスア
ンプ回路の選択回路に用いられている電流源回路を示す
。特開平２−６４９２２号公報のＦｉｇ、　４には、セ
ンスアンプを駆動する電流源が、デコーダ回路からの選
択信号によりゲート端子が制御されるＮＭＯＳ　トラン
ジスタで構成されていることが示されている。

従来の電流回路を表す第５図を用いてＳＲＡＭのセンス
アンプに用いられているメモリ列選択用の電流制御可能
な電流源の動作を説明する。

第２図において、１ｏは電流源を構成するＭＯＳトラン
ジスタ、１１はＭＯＳトランジスタ１０及びその駆動す
る回路を活性化する信号の入力端子、１２はバイポーラ
トランジスタの差動センスアンプを構成するバイポーラ
トランジスタ、１３゜１４はメモリセルからの信号のレ
ベルを変換するためのレベルシフト用エミッタフォロワ
を構成するバイポーラトランジスタ、１５はバイポーラ
トランジスタ１２のコレクタが共通に接続されたデータ
バス線（以下コモンコレゲタ線と呼ぶ）、１６はデータ
バスのレベル調整用のＰＭＯＳトランジスタ、Ｉ７は複
数のデータ線１９からのデータのうち一つを選択してセ
ンスアンプに伝えるデータバス線（以下コモンデータ線
と呼ぶ）、１８はコモンデータ線１７に出力すべきデー
タを保持したメモリセルを含む一組のデータ線１９を選
択するためのトランスファーＭＯ３ｈランシスタ（以下
ＹスイッチＭＯＳトランジスタと呼ぶ）、１９はデータ
線、２０は一組のデータ線に接続された複数のメモリセ
ルから一つのメモリセルを選択するための信号を入力す
るワード線、２１はメモリセル（図では１つのみ表示し
であるが実際は例えば１２８個から１０２４個程度０メ
モリセルが同一のデータ線に接続されている）、２２は
メモリセルへのデータ書き込み時のみオフさせる、デー
タ線負荷用ＰＭＯＳトランジスタ、２３は常時オンさせ
ておくデータ線負荷用ＰＭＯ５トランジスタ、２４は書
き込み時にこれをｈｉｇｈとすることにより、ＰＭＯＳ
トランジスタ２２をオフさせる信号端子、２５はＹスイ
ッチＭＯ３を選択するためのＹスイッチ信号入力端子、
２６はコモンデータ線１７に接続された複数のデータ線
から最も右のＹスイッチＭＯＳ２７を選択するためのＹ
スイッチ端子、２７はＹスイッチＭＯＳトランジスタ、
２８はコモンデータ線１７に接続されているが図では省
略されている他のＹスイッチＭＯ３への配線を表わす線
、２９はコモンコレクタ線の振幅を小さくすることによ
りセンスに必要な時間を短縮し、高速化するためのバイ
ポーラトランジスタ、３０はバイポーラトランジスタ２
９のエミッタにへのバイアス電流を供給する定電流源、
３１はバイポーラトランジスタ２９のベースにバイアス
電圧を印加するための定電流源、３４はセンスアンプ段
の出力振幅を発生するための抵抗素子、３５はバイポー
ラトランジスタ２９のベースバイアスを供給するだめの
抵抗素子、３６はこのセンスアンプ段の出力端子、３７
は同じセンスアンプに接続したメモリセルの集まったメ
モリブロック、３８は電源端子、３９は接地端子である
。

以下にこの動作を説明する。メモリセルのデータを読み
出すには、データバス線（コモンコレクタ線１５）に出
力すべきデータを保持したメモリセルを含むメモリ列を
選択することが必要である。

第５図の回路ではこれをメモリ列のデータをセンスアン
プを駆動する電流源を動作させることによって実現する
。すなわち、今の場合は電流源を構成するＭＯＳトラン
ジスタをオンさせる事により、メモリ列を選択する。

［発明が解決しようとする課Ｍ］ 上に述べた、従来のセンスアンプに用いられる電流源選
択方式の問題点はその特性の大きな電源電圧依存性であ
る。この例では〜１０Ｓトランジスタ１０がＣＭＯ５論
理回路によって駆動されるため、そのゲート端子１１に
ほぼ電源電圧と同じだけの振幅（ＣＭＯ５論理レベルの
振幅）の選択信号が印加されるため、この半導体装置に
印加される電源電圧が外部条件の変化によって上昇、下
降すると、これに伴ってＭＯ３ＩＯのゲート電圧か変動
し、電流源の発生する電流の大きさを変化させる。−般
にＭＯＳトランジスタの電流はそのゲート電圧のほぼ二
乗に比例するからこの変動は大きく、回路性能の外部ｉ
ｇ＠圧に対する安定性の観点からいって好ましくなかっ
た。

上記の例に示されるように、電気回路においては一般に
、オフのときは電流がほぼゼロとなり、オンのときには
装置の電源電圧、環境温度、素子特性のプロセスばらつ
きによる変動等の外部条件に依存せずに一定となる、電
流が必要な場合がある。本発明の目的は、この場合の制
御可能な定電流源の実現の手段を提供することにある。

本発明のもう一つの目的は、特に、半導体集積回路（メ
モリ、マイクロプロセッサ）におけるメモリ回路におい
て、そのセンスアンプのセレグタ回路を」−記の方式で
制御することにより、メモリ回路の上記の条件に依存し
ない安定な動作を得ることにある。

［課題を解決するための手段］ 本発明は上記の電流源として定電流源及び、これと直列
に接続したフィールドエフェクトトランジスタを用いる
ことで、以上の問題点を解決する。

電流源を制御する信号はフィールドエフェクトトランジ
スタのゲート端子に印加する。これはＣＭＯ５論理回路
の出力信号等の電源電圧変動によりその振幅の絶対値が
変動する信号でも構わない。

定電流源とはその電流値の絶対値が常に厳密に一定であ
る電流源であるという意味ではない。全体の回路の性能
の、電源電圧や、環境温度や、プロセス条件等の外部条
件の変動に対する依存性が、無視できる様に、定電流源
とそれによって動作する回路の特性を設定する事を意味
する。

すなわち例えば、電流源を使用する回路がその負荷に抵
抗素子を用いたバイポーラトランジスタの差動アンプで
ある場合、抵抗素子の抵抗値のデバイスばらつきや、温
度変動による変化が存在するため、電流源の電流値を完
全に一定に保つと、差動アンプの出力電圧振幅はこれら
外部条件にあわせて変動する。ここでは、定電流源の電
流値を外部条件にあわせて変化するように設定すると、
すなわち抵抗値が大きくなった場合には電流値を小さく
、抵抗値が小さい場合には電流値が大きくなるように定
電流源を設定する。

［作用］ 以上述べた手段により、これら外部条件に対する、本発
明の電流源を含む全体の回路の性能の依存性を無くすこ
とが可能になる。すなわち上に述べた例では、バイポー
ラトランジスタの差動アンプの出力電圧振幅をこれら外
部条件の変動によらず一定にでき、回路性能のこれらの
外部条件に対する依存性を無くすことができる。

［実施例］ 本発明の第１の実施例を第１図により説明する。

第１図は本発明による電流源及びこれを使用する回路の
構成の例を示したものである。３で示される回路に供給
する電流料をＮＭＯＳ　１で制御する。

ＮＭＯＳ　１がオンのときは定電流源２で規定される電
流が回路３に流れ、ＮＭＯＳ　ｌがオフのときはこのパ
スを通って回路３に流れる電流はほぼ○になる。

この回路では電源電圧、温度、プロセス等の変動に対す
る回路３と定電流源２の特性の変動を合わせであるため
、これらの条件の変化による回路全体の性能の変化を無
くせるか、あるいは問題にならない程度に小さくできる
。

第２図に本実施例の他の実現例を示す。この例では回路
３が必要とするのが高電位側からの電流源であり、ＰＭ
Ｏ５７を図のように用いることにより実現できる。

第３図を用いて本発明の第２の実施例を示す。

本実施例の特徴は、第１図に示した定電流源回路２がＮ
ＭＯＳ　１００及び、そのゲート電圧の制御する回路で
構成されている点にある。このＮＭＯＳ　１００のゲー
ト電極８を一定電位に保つことにより、ＮＭＯＳ　Ｉ　
ＯＯを定電流源とすることができる。ＮＭＯＳ１００は
ソースが接地されているためＮＭＯＳのカレントミラー
を構成して定電流源とつなげることができる。

この構成の利点は、ＮＭＯＳ　１００のソースが接地さ
れているために、定電流源を構成しやすい点にある。Ｎ
ＭＯＳのカレントミラーによる定電流源の一例は後述の
第６図に示す。

第４図に本発明の第３の実施例を示す。本実施例は実施
例２の回路を半導体記憶装置セレクタに用いた例である
。ＮＭＯＳ　１２１からＮＭＯＳ　１２８までは、それ
ぞれ対応する回路１０１から、１０８までのどれを選択
するかを決定する。ＮＭＯＳ　１１１から１１８までは
ソースが接地されたＮＭＯＳであり、信号線７に与えら
れる電圧によって定電流源を構成する。これらは、他の
ＮＭＯＳ　トランジスタと合わせた、ＮＭＯＳのカレン
トミラー回路により、電流源を構成しすべての電流源の
オン電流を一定に保つこと容易にできる。

第６図に本発明の第４の実施例を示す。第６図はＳＲＡ
Ｍのデータの読み出し回路に適用された場合の回路構成
例である。構成は、第５図に示した従来回路の問題点で
あったセンスアンプの選択部の電流源に本発明による電
流源を適用したものである。

第５図と異なっているのは、センスアンプを制御するＭ
ＯＳトランジスタ１０の下に第１図で示した定電流源２
に相当する回路が接続されていることである。この例の
場合、定電流源２はＭＯＳトランジスタ４０及び、ゲー
ト電圧発生回路５１から構成されている。

以下に本回路の動作を説明する。ＭＯＳトランジスタ４
８及びバイポーラトランジスタ４６により、バイポーラ
トランジスタ４７のベースの電位は接地電位から２Ｖｂ
ｅの電位に保たれる。ここでＶｂｅとはバイポーラトラ
ンジスタ４６のへ一ス、エミッタ間の電位差である。Ｖ
ｂｅは正確にはバイポーラトランジスタ４６を流れる電
流によって変化するが、これは Ｖｂｅ＝ｋＴ／ｑ　　Ｉｎ（Ｉｃ／ｌ５）（ただしＩｃ
はバイポーラトランジスタ４６を流れる電流）と表わさ
れ、ＶｂｅのＩｃに対する依存性は小さく抑えられてお
り、ここではこれを無視する。従ってバイポーラトラン
ジスタ４７のベース電位は接地電位から２Ｖｂｅに保た
れ、バイポーラトランジスタ４７のベース電流を無視す
ればバイポーラトランジスタ４７と４６のベース、エミ
ッタの順方向ＰＮ接合には同じ電流が流れるため、抵抗
素子５０には正確にＶｂｅの電圧が印加される。これに
よりＰＭＯ５４５に流れる電流■は抵抗素子５０と〜’
ｂｅにより規定され、Ｉ＝Ｖｂｅ／Ｒ５０ （ただしＲ５０は抵抗素子５０の抵抗値である。）で表
わされる。ＰＭＯ５４５と４４はカレントミラー回路を
構成しＭＯＳ４３に、Ｒ５０とＶｂｅにより規定される
電流を流す。ＭＯＳ４２とＭＯＳ４０．４１も信号線４
２を通してカレントミラー回路を構成するため、これら
のＭＯＳも同様の電流を流す。この電流値は電源電圧に
依存しないので、本回路の性能は電源電圧に依存しない
事が保証される。

また、バイポーラトランジスタ１２と抵抗素子３４で構
成されるバイポーラトランジスタの差動アンプの出力電
圧Ｖは、 Ｒ３４＊　　　（Ｖｂｅ／Ｒ５０） （ただしＲ３４抵抗素子Ｒ３４の抵抗値）に比例するか
ら、抵抗値Ｒ３４と抵抗値Ｒ５０のデバイスばらつきに
よる変動が一致させれば、これによるＶの変動もキャン
セルされ、■がばらつきによらず一定になることも保証
される。

なお本実施例で説明した電流源回路は一例であって、限
定的な意味で理解されるべきでは無く、特に外部条件へ
の依存性を内部回路と合わせた定電圧源の構成について
は、他の回路構成も考えられる。

第７図を用いて本発明の第５の実施例を説明する。本実
施例の第４の実施例との相違は、その動作可能電圧の（
囲である。第６図の回路はバイポーラトランジスタ２９
によってコモンコレクタ線１５の電圧振幅を小さくして
いたが、そのためにバイポーラトランジスタ１３によっ
て電位レベルを下げる必要かあり、動作可能な電源電圧
の最小値を大きくしていた。第７図の回路では、バイポ
ーラトランジスタ２９を使用せず、従ってバイポーラト
ランジスタ１３が必要無く、第６図に比べて動作可能電
源電圧の最小値か小さい。

第７図の回路のもう一つの相違点は、ＭＯＳ５２と定電
圧発生回路５１で構成される定電流源を付加したことに
ある。ＭＯＳ５２の構成する定電流源が存在することに
より、ＭＯ３ＩＯがオフの場合にも、バイポーラトラン
ジスタＩ２のベース電位を、ＭＯＳ５２を流れる電流と
バイポーラトランジスタ１４によって規定される電圧に
保つことができる。これにより、ＭＯ３ＩＯがオンとな
った時のバイポーラトランジスタ１２の構成するセンス
アンプの応答時間を高速化すると言う利点が得られる。

第８図に本発明の第６の実施例を示す。第８図に示した
回路では第１図に示した定電流源２がバイポーラトラン
ジスタ５６と、抵抗素子５８及び、定電圧発生回路５３
とで構成されている。

定電圧発生回路５３に於いて、５４は定電流発生回路、
５５はこの電流から、２　Ｖ　ｂ　ｅの電圧を発生する
ための２つのバイポーラトランジスタである。定電圧発
生回路５３によって、２Ｖｂｅの電圧が信号線５７に印
加されると、抵抗素子５８にはＶｂｅの電圧が印加され
、バイポーラトランジスタ５６と抵抗素子５８は定電流
源を構成する。

この定電流源かＭＯＳトランジスタ１０によって制御さ
れる。

本実施例独自の効果は、定電流源がバイポーラトランジ
スタで構成されているため、プロセスのばらつきによる
ＭＯＳトランジスタの特性の変動による影響を受けにく
い点にある。ＭＯＳトランジスタの特性変動による影響
を完全に排除するためには、ＰＭＯ５トランジスタ４４
．４５を使用しない定電圧源を用いれば良い。

第９図に本発明の第７の実施例を示す。、二の図は一般
的なマイクロプロセッサの内部構成を示したものである
。

マイクロプロセッサは、周知のように、命令受は取り用
のＣ−キャッシュメモリ２０１、命令デコーダ部２０５
、デコーダ部の出力信号に基づいて演算処理を実行する
データストラフチャ（Ｄａｔ、ａＳｔｒｕｃｔｕｒｅ　
：　ＤＳ）マグロセル２０６、演算結果を格納するＤ−
キャッシュメモリ２０２、演算後の次の命令をキャッシ
ュメモリ２０１がら読みだすためのアドレスを指定する
コード・トランスレーション・ルック・アサイド°バッ
ファ （丁ｒａｎｓｌａｔ、ｉｏｎ　　Ｌｏｏｋ−ａｓｉｄｅ
　　Ｂｕｆｆｅｒ：　　Ｄ−ＴＬＢ）　　２０４、演算
結果の論理アドレスをＤ−キャッシュ２０２の物理アド
レスに変換してデータ格納アドレスを指定するＤ−ＴＬ
Ｂ２０３によって構成されている。

マイクロプロセッサの高速化のためには、データキャッ
シュメモリ、命令キャッシュメモリの高性能化が不可欠
である。本発明による電流制御方式を用いた、メモリ構
成を採用することで、安定な性能を得ることができる。

本実施例による独自の効果は、上記の手段により、電源
電圧、環境温度、素子特性のプロセスばらつきに、その
性能が依存しない高性能なマイクロプロセッサが得られ
ることにある。

［発明の効果］ 本発明によれば、オン、オフ等の制御の必要な定電流源
の電流値の電源電圧依存性、環境温度依存性、素子特性
のプロセスばらつき依存性を無くすことができるという
効果がある。

本発明のもう一つの効果は、メモリのセンスアンプに用
いられたバイポーラ差動アンプに本回路を適用すること
により、センスアンプの性能の電源電圧依存性、プロセ
スばらつき依存性、環境温度依存性を抑制することがで
きることにある。

【図面の簡単な説明】

第１図は本発明の電流源制御方式を用いた回路の構成図
、第２図は本発明の電流源制御方式を用いる回路の構成
図、第３図は本発明の電流源制御方式を用いた他の回路
の構成図、第４図は本発明の電流源制御回路を用いて半
導体記憶装置のセレクタを構成した回路図、第５図は従
来の電流源回路を用いたＳＲＡＭのセンスアンプの回路
図、第６図は本発明による電流源制御回路を用いたＳＲ
ＡＭのセンスアンプの回路図、第７図は第４図の回路に
比べてより低電源電圧で動作可能な、本発明の電流源制
御回路を用いたＳＲＡＭ用センスアンプの回路図、第８
図は定電流源部にバイポーラトランジスタと抵抗素子を
使用した本発明による電流源制御回路で構成したＳＲＡ
Ｍ用センスアンプの回路図、第９図はマイクロプロセッ
サの内部メモリに本発明を適用する場合の実施例を示す
ブロック図である。 １・・・電流源の電流値を制御するためのＭＯＳトラン
ジスタ、２・・・回路３とその特性を合わせである定電
流源、３・・・電流源の電流によって動作させる回路、
４・・・接地端子、５・・・電源端子、６・・・ＭＯＳ
トランジスタ１を制御する信号の入力端子。

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路における電流源回路において、第１
   のフィールドエフェクトトランジスタからなる電流源が
   定電流源に直列に接続され、前記フィールドエフェクト
   トランジスタにより定電流源の電流値を制御することを
   特徴とする電流源制御方式。 ２、半導体集積回路における電流源回路において、第１
   のフィールドエフェクトトランジスタからなる電流源が
   定電流源に直列に接続され、上記定電流源が、第２のフ
   ィールドエフェクトトランジスタと、第２のフィールド
   エフェクトトランジスタのゲートに定電圧を供給するた
   めの定電圧源回路と、で構成され、第１のフィールドエ
   フェクトトランジスタがオンの時の、第２のフィールド
   エフェクトトランジスタの動作点が、ＭＯＳトランジス
   タの飽和領域にあるように制御された定電流源回路であ
   ることを特徴する、電流制御が可能な定電流源回路。 ３、請求項１の定電流源がバイポーラトランジスタと、
   抵抗素子と、バイポーラトランジスタのベース端子に定
   電圧を供給するための定電圧源回路とで構成された定電
   流源回路であることを特徴とする、電流制御が可能な定
   電流源回路。 ４、半導体集積回路に用いられる、差動入力アンプ、エ
   ミッタフォロワ、ソースフォロワ回路において、請求項
   ２あるいは請求項３の定電流源回路をその電流源に用い
   たことを特徴とする回路。 ５、請求項２あるいは請求項３の回路をセンスアンプに
   用いた事を特徴とする半導体メモリ回路、及びこの半導
   体メモリ回路をその中に含む事を特徴とする、マイクロ
   プロセッサ。 ６、半導体集積回路において、ソースが接地された第１
   のＭＯＳトランジスタと、電源電圧あるいは環境温度あ
   るいはプロセスばらつきによる素子特性の変動に対する
   、第１のＭＯＳトランジスタのドレイン電流値の依存性
   を小さく抑えるために、第１のＭＯＳトランジスタのゲ
   ート電圧を一定に保ち、第１のＭＯＳトランジスタをＭ
   ＯＳの飽和領域に保つための定電圧源回路と、で構成さ
   れた定電流源回路と、第１のＭＯＳトランジスタのドレ
   インにソースが接続された第２のＭＯＳトランジスタと
   、第２のＭＯＳトランジスタのドレインに接続された回
   路と、からなり、第２のＭＯＳトランジスタのゲートに
   与える電圧信号により、第２のＭＯＳトランジスタのド
   レイン電流値を変化させ、第２のＭＯＳトランジスタが
   オンの時には、第１のＭＯＳトランジスタの動作領域を
   ＭＯＳの飽和領域に保つことにより第１のＭＯＳトラン
   ジスタを定電流源として動作させ、第２のＭＯＳトラン
   ジスタがオフの時には、第１のＭＯＳトランジスタをオ
   フさせることにより、前記第２のＭＯＳトランジスタの
   ドレインに接続された回路に供給される一定電流のオン
   、オフを制御する電流源制御回路方式。 ７、請求項６において、第１及び、第２のＭＯＳトラン
   ジスタがＮＭＯＳトランジスタであるような電流源制御
   回路方式。 ８、半導体集積回路において、ソースが接地された第１
   のＭＯＳトランジスタと、電源電圧あるいは環境温度あ
   るいはプロセスばらつきによる素子特性の変動に対する
   、第１のＭＯＳトランジスタのドレイン電流値の依存性
   を小さく抑えるために、第１のＭＯＳトランジスタのゲ
   ート電圧を一定に保ち、第１のＭＯＳトランジスタをＭ
   ＯＳの飽和領域に保つための定電圧源回路と、で構成さ
   れた定電流源回路と、第１のＭＯＳトランジスタのドレ
   インにソースが接続された第２のＭＯＳトランジスタと
   、からなり、第２のＭＯＳトランジスタのドレインに接
   続されたバイポーラトランジスタの差動アンプと、から
   なり、第２のＭＯＳトランジスタのゲートに与える電圧
   信号により、第２のＭＯＳトランジスタのドレイン電流
   値を変化させ、第２のＭＯＳトランジスタがオンの時に
   は、第１のＭＯＳトランジスタの動作領域をＭＯＳの飽
   和領域に保つことにより第１のＭＯＳトランジスタを定
   電流源として動作させ、第２のＭＯＳトランジスタがオ
   フの時には、第１のＭＯＳトランジスタをオフさせるこ
   とにより、前記バイポーラトランジスタの差動アンプに
   供給する一定電流のオン、オフを制御する電流源制御回
   路方式。 ９、請求項８において、第１及び、第２のＭＯＳトラン
   ジスタがＮＭＯＳトランジスタであるような、電流源制
   御回路方式。 １０、一対のデータバス信号線と、このデータバス信号
   線対にそれぞれのコレクタが接続され、２つのエミッタ
   同志が結合された複数のバイポーラトランジスタ対と、
   前記データバス信号線対に接続され、これらバイポーラ
   トランジスタ対が共有する一対の負荷素子と、で構成さ
   れた、出力端子を共有する複数のバイポーラ差動アンプ
   から、複数のバイポーラトランジスタ対のエミッタに一
   つずつ接続された複数の電流源回路のうち一つのみに電
   流を流すことによりメモリ列の選択をする、半導体集積
   回路中のメモリ装置のセンスアンプ回路において、前記
   の複数のバイポーラトランジスタ対のエミッタに一つず
   つ接続された複数の電流源回路が、ゲート電圧が一定に
   保たれることでその動作点がＭＯＳトランジスタの飽和
   領域に保持され、定電流源回路を構成する、第１のＭＯ
   Ｓトランジスタと、第１のＭＯＳトランジスタのゲート
   電圧を一定保ち、第１のＭＯＳトランジスタを定電流源
   として動作させるためのゲート電圧を発生するための定
   電圧源回路と、第１のＭＯＳトランジスタのドレインに
   ソースが接続された第２のＭＯＳトランジスタ、とで構
   成され、第２のＭＯＳトランジスタのドレインに前記バ
   イポーラトランジスタのエミッタが接続され、第２のＭ
   ＯＳトランジスタのゲートにメモリ装置のデコーダ回路
   からのメモリ列選択信号が入力され、これによりメモリ
   列の選択を行なう方式のセンスアンプ回路。 １１、一対のデータバス信号線と、このデータバス信号
   線対にそれぞれのコレクタが接続され、２つのエミッタ
   同志が結合された、複数のバイポーラトランジスタ対と
   、前記データバス信号線対に流れる電流値の差により出
   力電圧を発生し、これらバイポーラトランジスタ対が共
   有する一対の負荷素子と、で構成された、出力端子を共
   有する複数のバイポーラ差動アンプから、複数のバイポ
   ーラトランジスタ対のエミッタに一つずつ接続された複
   数の電流源回路のうち一つのみに電流を流すことにより
   メモリ列の選択をする、半導体集積回路中のメモリ装置
   のセンスアンプ回路において、前記の複数のバイポーラ
   トランジスタ対のエミッタに一つずつ接続された複数の
   電流源回路が、ＭＯＳトランジスタによるカレントミラ
   ー回路で定電流源回路を構成する第１のＭＯＳトランジ
   スタと、第１のＭＯＳトランジスタのドレインにソース
   が接続された第２のＭＯＳトランジスタ、とで構成され
   、第２のＭＯＳトランジスタのドレインに前記バイポー
   ラトランジスタのエミッタが接続され、第２のＭＯＳト
   ランジスタのゲートにメモリ装置のデコーダ回路からの
   メモリ列選択信号が入力され、これによりメモリ列の選
   択を行なう方式のセンスアンプ回路。 １２、請求項１０において、第１及び、第２のＭＯＳト
   ランジスタがＮＭＯＳで構成された、センスアンプ回路
   。 １３、請求項１１において、第１及び、第２のＭＯＳト
   ランジスタがＮＭＯＳで構成された、センスアンプ回路
   。 １４、請求項６から請求項１３で示された方式、あるい
   は回路を用いたメモリ。 １５、請求項６から請求項１３で示された方式、あるい
   は回路を用いたメモリをその内部に用いた、マイクロプ
   ロセッサ。