KR100280424B1

KR100280424B1 - 플립플롭

Info

Publication number: KR100280424B1
Application number: KR1019970078890A
Authority: KR
Inventors: 이창진
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2001-02-01
Also published as: KR19990058736A

Abstract

본 발명은 플립플롭에 관한 것으로 특히, 입력 데이터를 프리 챠지한 후 래치함으로써 래치 시간이 빠르게 되어 칩 동작시의 셋업 시간과 홀드 시간을 개선함에 의해 안정된 동작을 제공할 수 있도록 함에 목적이 있다. 이러한 목적의 본 발명은 제1 클럭(CLK)이 액티브일 때 입력 데이터(D)(DB)를 각기 전송하는 제1,제2 전송 게이트(TG11)(TG12)와, 제1 클럭(CLK)이 액티브일 때 상기 제1,제2 전송 게이트(TG11) (TG12)에서 전송되는 데이터를 래치하는 래치부(210)와, 제1 반전 클럭(CLKB)이 인액티브일 때 상기 래치부(210)의 입력을 프리챠지 레벨로 유지시키는 프리챠지부(220)와, 제2 클럭(CK)이 액티브일 때 상기 래치부(210)의 래치 데이터를 각기 전송하는 전송 게이트(TG13)(TG14)와, 이 전송 게이트(TG13)(TG14)에서 전송되는 래치 데이터를 각기 반전 래치하는 래치(LT11)(LT12)와, 제1 클럭(CLK)이 인액티브일 때 상기 래치(LT11)(LT12)의 래치 데이터를 각기 전송하는 전송 게이트(TG15) (TG16)와, 이 전송 게이트(TG15)(TG16)에서 전송되는 데이터를 각기 반전 래치하여 출력 신호(Q)(QB)를 출력하는 래치(LT13)(LT14)로 구성한다.

Description

플립플롭{FLIP-FLOP}

본 발명은 집적 회로에 관한 것으로 특히, 고속 로직에 적당한 플립플롭에 관한 것이다.

도1 은 종래의 플립플롭을 보인 회로도로서 이에 도시된 바와 같이, 클럭(CLK) (CLKB)에 의해 데이터(D)를 전송하는 제1 전송 게이트(TG1)와, 이 전송 게이트(TG1)의 출력 신호를 래치하는 제1 래치(LT1)와, 클럭(CLK)(CLKB)에 의해 상기 제1 래치(LT1)의 출력 신호를 전송하는 제2 전송 게이트(TG2)와, 이 제2 전송 게이트(TG2)의 출력 신호를 래치하는 제2 래치(TG2)와, 이 제2 래치(TG2)의 출력 신호를 반전하여 래치 신호(Q)를 출력하는 인버터(IN1)로 구성된다.

이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.

전송 게이트(TG1)는 비반전 클럭(CLK)이 하이, 반전 클럭(CLKB)이 로우인 경우 동작하며 전송 게이트(TG2)는 비반전 클럭(CLK)이 로우, 반전 클럭(CLKB)이 하이인 경우 동작한다.

먼저, 비반전 클럭(CLK)이 하이, 반전 클럭(CLKB)이 로우가 되면 전송 게이트(TG1)가 동작하여 입력 데이터(D)를 전송하며 래치(LT1)는 입력 데이터(D)를 반전하여 래치한다.

이 후, 비반전 클럭(CLK)이 로우, 반전 클럭(CLKB)이 하이가 되면 제2 전송 게이트(TG2)가 동작하여 제2 래치(LT2)가 제1 래치(LT1)의 반전 신호를 래치한다.

이에 따라, 인버터(IN1)는 제2 래치(LT2)의 출력 신호를 반전하여 래치 신호(Q)를 출력한다.

예를 들어, 입력 신호(D)가 하이이면 제1 래치(LT1)에서 반전되어 로우 신호가 래치되고 그 로우 신호는 제2 래치(LT2)에서 래치된 후 인버터(IN1)에서 하이로 반전되어 출력된다.

그러나, 종래의 회로는 데이터를 래치하는 첫 번째 단에서 데이터가 풀-스윙하게 됨으로 클럭(CLK)의 주파수가 매우 높은 고속의 경우에는 데이터의 셋-업 타임이 부족함에 의해 데이터를 올바로 래치하지 못할 수 있으며 고속의 클럭(CLK)을 회로가 쫓아가지 못해 오동작이 발생할 수 있는 문제점이 있다.

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 입력 데이터를 프리 챠지한 후 래치함으로써 래치 시간이 빠르게 되어 칩 동작시의 셋업 시간과 홀드 시간을 개선함에 의해 안정된 동작을 제공할 수 있도록 창안한 플립플롭에 제공함에 목적이 있다.

도 1은 종래의 플립플롭을 보인 회로도.

도 2는 본 발명의 실시예를 보인 회로도.

도 3은 도 2에서 동작 타이밍도.

* 도면의 주요부분에 대한 부호 설명 *

210 : 래치부 220 : 프리챠지부

TG11∼TG16 : 전송 게이트 LT11∼LT14 : 래치

PM1∼PM3 : 피모스 트랜지스터 NM1∼NM4 : 엔모스 트랜지스터

본 발명은 상기의 목적을 달성하기 위하여 제1 클럭의 액티브 동안 입력 데이터를 전송하는 제1 전송부와, 제1 클럭의 액티브 동안 상기 제1 전송부에서 전송되는 데이터를 래치하는 제1 래치부와, 제1 반전 클럭의 인액티브 동안 상기 제1 래치부의 입력을 프리챠지 레벨로 유지시키는 프리챠지부와, 제2 클럭의 액티브 동안 상기 클럭드 래치부의 래치 데이터를 전송하는 제2 전송부와, 이 제2 전송부에서 전송되는 데이터를 반전하여 래치하는 제2 래치부와, 제1 클럭의 인액티브동안 상기 제2 래치부에 래치된 데이터를 전송하는 제3 전송부와, 이 제3 전송부에서 전송되는 래치 데이터를 반전하여 래치하는 제3 래치부로 구성함을 특징으로 한다.

상기 제1 래치부는 2개의 클럭드 인버터를 반대 방향으로 병렬 접속하여 구성함을 특징으로 한다.

상기 제2 클럭은 제1 클럭의 액티브인 구간에서 액티브되는 신호이다.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.

도2 는 본 발명의 실시예를 보인 회로도로서 이에 도시한 바와 같이, 제1 클럭(CLK)이 액티브일 때 입력 데이터(D)(DB)를 각기 전송하는 제1,제2 전송 게이트(TG11)(TG12)와, 제1 클럭(CLK)이 액티브일 때 상기 제1,제2 전송 게이트(TG11) (TG12)에서 전송되는 데이터를 래치하는 래치부(210)와, 제2 클럭(CK)이 액티브일 때 상기 래치부(210)의 래치 데이터를 각기 전송하는 전송 게이트(TG13)(TG14)와, 이 전송 게이트(TG13)(TG14)에서 전송되는 래치 데이터를 각기 반전 래치하는 래치(LT11)(LT12)와, 제1 클럭(CLK)이 인액티브일 때 상기 래치(LT11)(LT12)의 래치 데이터를 각기 전송하는 전송 게이트(TG15) (TG16)와, 이 전송 게이트(TG15)(TG16)에서 전송되는 데이터를 각기 반전 래치하여 출력 신호(Q)(QB)를 출력하는 래치(LT13)(LT14)와, 제1 반전 클럭(CLKB)이 인액티브일 때 상기 래치부(210)의 입력을 프리챠지 레벨로 유지시키는 프리챠지부(220)로 구성한다.

상기 래치부(210)는 소스에 전원 전압(Vcc)이 인가된 피모스 트랜지스터(PM1)의 게이트에 반전 클럭(CLKB)을 인가하고 소스가 접지에 접속된 엔모스 트랜지스터(NM1)의 게이트에 클럭(CLK)을 인가하여 상기 피모스 트랜지스터(PM1)의 드레인에 피모스 트랜지스터(PM2)(PM3)의 소스를 공통 접속하며 상기 엔모스 트랜지스터(NM1)의 드레인에 엔모스 트랜지스터(NM2)(NM3)의 소스를 공통 접속하고 상기 피모스 트랜지스터(PM2)의 드레인, 피모스 트랜지스터(PM3)의 게이트, 엔모스 트랜지스터(NM2)의 드레인, 엔모스 트랜지스터(NM3)의 게이트를 공통 접속하여 그 공통 접속점을 전송 게이트(TG11)(TG13) 및 프리챠지부(220)의 일측 단자에 공통 접속하며 상기 피모스 트랜지스터(PM2)의 게이트, 피모스 트랜지스터(PM3)의 드레인, 엔모스 트랜지스터(NM2)의 게이트, 엔모스 트랜지스터(NM3)의 드레인을 공통 접속하여 그 공통 접속점을 전송 게이트(TG12)(TG14) 및 프리챠지부(220)의 타측 단자에 공통 접속하여 구성한다.

상기 래치(LT11∼LT14)는 2개의 인버터를 반대 방향으로 병렬 접속하여 각기 구성한다.

상기 클럭(CK)은 클럭(CLK)이 하이인 액티브 구간에서 하이로 액티브되는 제어 신호이다.

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.

클럭(CLK)이 하이로, 반전 클럭(CLKB)이 로우로 액티브되면 전송 게이트(TG11) (TG12)가 동작하여 입력 데이터(D)(DB)를 각기 래치부(210)으로 전송한다.

이때, 클럭(CLK)(CLKB)이 하이, 로우로 액티브임으로 상기 반전 클럭(CLKB)이 하이로 인액티인 동안 래치부(210)의 입력을 프리챠지 상태로 유지하고 있던 프리챠지부(220)는 엔모스 트랜지스터(NM4)가 턴오프되며 상기 래치부(210)는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)가 턴온되어 동작 상태가 된다.

이에 따라, 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM3)으로 이루어진 인버터는 입력 데이터(D)를 반전하여 입력 데이터(DB)에 인가(develope)하고 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM2)로 이루어진 인버터는 입력 데이터(DB)를 반전하여 입력 데이터(D)에 인가(develope)한다.

따라서, 전송 게이트(TG13)에 입력 데이터(D)가 입력되고 전송 게이트(TG14)에 입력 데이터(DB)가 입력된다.

여기서, 래치부(210)를 통한 입력 데이터(D)는 도3 (a)와 같다.

이때, 도3 (c)와 같이 클럭(CLK)가 하이로 액티브된 상태에서 도3 (b)와 같이 클럭(CK)가 하이로, 클럭(CKb)이 로우로 액티브되면 전송 게이트(TG13)(TG14)가 입력 데이터(D)(DB)를 전송하며 래치(LT11)(LT12)는 상기에서 전송되는 데이터를 각기 래치한다.

이 후, 클럭(CLK)이 로우로, 클럭(CLKB)이 하이로 인액티브되면 전송 게이트(TG15) (TG16)가 동작하여 래치(LT11)(LT12)의 래치 데이터를 전송한다.

따라서, 래치(LT13)(LT14)는 전송 게이트(TG15)(TG16)을 통해 전송되는 래치 데이터를 각기 래치하여 각각의 출력 신호(Q)(QB)를 출력한다.

그리고, 클럭(CLK)이 로우로, 클럭(CLKB)이 하이로 인액티브되면 래치부(210)는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)가 턴오프되어 디스에이블 상태가 되고 상기 하이인 클럭(CLKB)에 의해 프리챠지부(220)의 엔모스 트랜지스터(NM4)가 턴온되어 상기 래치부(210)의 입력을 프리 챠지 레벨로 유지시키게 된다.

상기에서 도3 에서 시점(t2)의 입력 데이터(D)(DB)를 래치하였다고 하면 래치(LT12)에 래치된 데이터는 도3 (d)와 같으며 최종적으로 래치(LT13)에서 출력되는 데이터(Q)는 도3 (e)와 같다.

상기에서 상세히 설명한 바와 같이 본 발명은 입력 데이터를 프리 챠지하여 프리 챠지 레벨에서 래치함으로써 데이터 래치 시간을 빠르게 하였다.

따라서, 본 발명은 데이터와 플립플롭을 동작시키는 신호사이의 셋-업 시간과 홀드 시간을 개선시켜 안정된 동작을 제공할 뿐만 아니라 데이터 래치가 빠른 시간에 이루어짐으로써 고속의 로직에 적용할 수 있는 효과가 있다.

Claims

입력 데이터(D)(DQ)의 각 전송 경로상에 전송 게이트와 래치를 교대로 직렬 접속하여 출력 신호(Q)(QB)를 출력하도록 플립플롭을 구성함에 있어서, 제1 제어 신호(CLK)의 액티브 동안 입력 데이터(D)(DQ)를 입력받아 반전 출력하도록 2개의 전송부 및 2개의 클럭드 인버터로 이루어진 하나의 래치부를 구비하는 제1 래치 수단과, 제1 제어 신호(CLK)가 인액티브일 때 상기 제1 래치 수단의 입력을 프리챠지 레벨로 유지하는 프리챠지 수단과, 제2 제어 신호(CK)가 액티브인 동안 상기 제1 래치 수단의 래치 데이터를 입력받아 반전 출력하도록 2개의 전송부와 2개의 래치부를 구비하는 제2 래치 수단과, 제1 제어 신호(CLK)가 인액티브인 동안 상기 제2 래치 수단의 래치 데이터를 입력받아 반전 래치하여 신호(Q)(QB)를 출력하도록 2개의 전송부와 2개의 래치부를 구비하는 제3 래치 수단으로 구성함을 특징으로 하는 플립플롭.
제1항에 있어서, 제2 제어 신호(CK)는 제1 제어 신호(CLK)의 액티브 구간에서 액티브되는 신호임을 특징으로 하는 플립플롭.
제1항에 있어서, 제1 래치 수단에 구비되는 래치부는 소스에 전원 전압(Vcc)이 인가된 피모스 트랜지스터(PM1)의 게이트에 제1 제어 신호의 반전 신호(CLKB)를 인가하고 소스가 접지에 접속된 엔모스 트랜지스터(NM1)의 게이트에 제1 제어 신호(CLK)를 인가하여 상기 피모스 트랜지스터(PM1)의 드레인에 피모스 트랜지스터(PM2)(PM3)의 소스를 공통 접속하며 상기 엔모스 트랜지스터(NM1)의 드레인에 엔모스 트랜지스터(NM2)(NM3)의 소스를 공통 접속하고 상기 피모스 트랜지스터(PM2)의 드레인, 피모스 트랜지스터(PM3)의 게이트, 엔모스 트랜지스터(NM2)의 드레인, 엔모스 트랜지스터(NM3)의 게이트를 공통 접속하여 그 공통 접속점을 전송 게이트(TG11)(TG13) 및 프리챠지부의 일측 단자에 공통 접속하며 상기 피모스 트랜지스터(PM2)의 게이트, 피모스 트랜지스터(PM3)의 드레인, 엔모스 트랜지스터(NM2)의 게이트, 엔모스 트랜지스터(NM3)의 드레인을 공통 접속하여 그 공통 접속점을 전송 게이트(TG12)(TG14) 및 프리챠지부의 타측 단자에 공통 접속하여 구성함을 특징으로 하는 플립플롭.
제1항에 있어서, 프리챠지부는 제1 제어 신호(CLK)의 반전 신호(CLKB)가 액티브일 때 턴온되는 모스 트랜지스터로 구성함을 특징으로 하는 플립플롭.