JP2000049572A - ダイナミックｄ型フリップフロップ回路 - Google Patents
ダイナミックｄ型フリップフロップ回路Info
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- JP2000049572A JP2000049572A JP10213582A JP21358298A JP2000049572A JP 2000049572 A JP2000049572 A JP 2000049572A JP 10213582 A JP10213582 A JP 10213582A JP 21358298 A JP21358298 A JP 21358298A JP 2000049572 A JP2000049572 A JP 2000049572A
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Abstract
(57)【要約】
【課題】 より高速なクロック周波数で動作し、安定に
データを伝送できる、マスター部とスレーブ部とから成
るダイナミックＤ型フリップフロップ回路の提供。 【解決手段】 一対のｐチャネルＭＯＳＦＥＴ（マスタ
ー部）２とｎチャネルＭＯＳＦＥＴ（スレーブ部）５と
で、トランスファーゲートの機能を実現させる。更に、
上記ｐチャネルＭＯＳＦＥＴ２の出力レベル補償回路
（ＣＭＯＳインバータ７、８、ｐチャネルＭＯＳＦＥＴ
９、及びｎチャネルＭＯＳＦＥＴ１０）と、ｎチャネル
ＭＯＳＦＥＴ５の出力レベル補償回路（ｎチャネルＭＯ
ＳＦＥＴ１１及びｐチャネルＭＯＳＦＥＴ１２）を設け
る。
データを伝送できる、マスター部とスレーブ部とから成
るダイナミックＤ型フリップフロップ回路の提供。 【解決手段】 一対のｐチャネルＭＯＳＦＥＴ（マスタ
ー部）２とｎチャネルＭＯＳＦＥＴ（スレーブ部）５と
で、トランスファーゲートの機能を実現させる。更に、
上記ｐチャネルＭＯＳＦＥＴ２の出力レベル補償回路
（ＣＭＯＳインバータ７、８、ｐチャネルＭＯＳＦＥＴ
９、及びｎチャネルＭＯＳＦＥＴ１０）と、ｎチャネル
ＭＯＳＦＥＴ５の出力レベル補償回路（ｎチャネルＭＯ
ＳＦＥＴ１１及びｐチャネルＭＯＳＦＥＴ１２）を設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力データを取り
込むマスター部と、該マスター部に取り込まれたデータ
を出力するスレーブ部とから成るダイナミックＤ型フリ
ップフロップ回路に関するものである。
込むマスター部と、該マスター部に取り込まれたデータ
を出力するスレーブ部とから成るダイナミックＤ型フリ
ップフロップ回路に関するものである。
【０００２】
【従来の技術】従来のＣＭＯＳを用いたダイナミックＤ
型フリップフロップ回路は、図２に示すように構成され
る。
型フリップフロップ回路は、図２に示すように構成され
る。
【０００３】同図において、点線部２１は、データ入力
端子Ｄから入力データを取り込むマスター部であり、ｎ
チャネルＭＯＳＦＥＴ２２とｐチャネルＭＯＳＦＥＴ２
３とを並列接続したトランスファーゲート２４と、ＣＭ
ＯＳインバータ２５とから構成される。データ入力端子
Ｄは、トランスファーゲート２４を介してＣＭＯＳイン
バータ２５の入力側に接続される。点線部２６は、マス
ター部２１に取り込まれたデータを出力するスレーブ部
であり、マスター部２１と同様に、ｎチャネルＭＯＳＦ
ＥＴ２７とｐチャネルＭＯＳＦＥＴ２８とを並列接続し
たトランスファーゲート２９と、ＣＭＯＳインバータ３
０とから構成される。マスター部２１のＣＭＯＳインバ
ータ２５の出力側が、トランスファーゲート２９を介し
てＣＭＯＳインバータ３０の入力側に接続され、ＣＭＯ
Ｓインバータ３０の出力側より出力データが出力端子Ｑ
へ出力される。
端子Ｄから入力データを取り込むマスター部であり、ｎ
チャネルＭＯＳＦＥＴ２２とｐチャネルＭＯＳＦＥＴ２
３とを並列接続したトランスファーゲート２４と、ＣＭ
ＯＳインバータ２５とから構成される。データ入力端子
Ｄは、トランスファーゲート２４を介してＣＭＯＳイン
バータ２５の入力側に接続される。点線部２６は、マス
ター部２１に取り込まれたデータを出力するスレーブ部
であり、マスター部２１と同様に、ｎチャネルＭＯＳＦ
ＥＴ２７とｐチャネルＭＯＳＦＥＴ２８とを並列接続し
たトランスファーゲート２９と、ＣＭＯＳインバータ３
０とから構成される。マスター部２１のＣＭＯＳインバ
ータ２５の出力側が、トランスファーゲート２９を介し
てＣＭＯＳインバータ３０の入力側に接続され、ＣＭＯ
Ｓインバータ３０の出力側より出力データが出力端子Ｑ
へ出力される。
【０００４】また、クロック入力端子ＣＫは、ＣＭＯＳ
インバータ３１の入力側に接続され、該ＣＭＯＳインバ
ータ３１の出力側は、マスター部２１のトランスファー
ゲート２４のｎチャネルＭＯＳＦＥＴ２２のゲート電
極、及びスレーブ部２６のトランスファーゲート２９の
ｐチャネルＭＯＳＦＥＴ２８のゲート電極、並びにＣＭ
ＯＳインバータ３２の入力側に接続される。ＣＭＯＳイ
ンバータ３２の出力側は、マスター部２１のトランスフ
ァーゲート２４のｐチャネルＭＯＳＦＥＴ２３のゲート
電極、及びスレーブ部２６のトランスファーゲート２９
のｎチャネルＭＯＳＦＥＴ２７のゲート電極に接続され
る。
インバータ３１の入力側に接続され、該ＣＭＯＳインバ
ータ３１の出力側は、マスター部２１のトランスファー
ゲート２４のｎチャネルＭＯＳＦＥＴ２２のゲート電
極、及びスレーブ部２６のトランスファーゲート２９の
ｐチャネルＭＯＳＦＥＴ２８のゲート電極、並びにＣＭ
ＯＳインバータ３２の入力側に接続される。ＣＭＯＳイ
ンバータ３２の出力側は、マスター部２１のトランスフ
ァーゲート２４のｐチャネルＭＯＳＦＥＴ２３のゲート
電極、及びスレーブ部２６のトランスファーゲート２９
のｎチャネルＭＯＳＦＥＴ２７のゲート電極に接続され
る。
【０００５】以下、上記従来のダイナミックＤ型フリッ
プフロップ回路の動作原理について説明する。
プフロップ回路の動作原理について説明する。
【０００６】クロック入力端子ＣＫに入力されるクロッ
クがローレベル（図３参照）のとき、マスター部２１の
トランスファーゲート２４のｎチャネルＭＯＳＦＥＴ２
２とｐチャネルＭＯＳＦＥＴ２３とが共にオンとなり、
トランスファーゲート２４がオンとなる。一方、スレー
ブ部２６のトランスファーゲート２９のｎチャネルＭＯ
ＳＦＥＴ２７とｐチャネルＭＯＳＦＥＴ２８とは共にオ
フとなり、トランスファーゲート２９がオフとなる。こ
のため、マスター部２１へ、データが取り込まれる。こ
こで、入力データをＤＡＴＡとすると、クロックがロー
レベルのときには、ＤＡＴＡはマスター部２１のトラン
スファーゲート２４を通過してＣＭＯＳインバータ２５
の入力となり、このＣＭＯＳインバータ２５の出力側に
は、バーＤＡＴＡが現れる。
クがローレベル（図３参照）のとき、マスター部２１の
トランスファーゲート２４のｎチャネルＭＯＳＦＥＴ２
２とｐチャネルＭＯＳＦＥＴ２３とが共にオンとなり、
トランスファーゲート２４がオンとなる。一方、スレー
ブ部２６のトランスファーゲート２９のｎチャネルＭＯ
ＳＦＥＴ２７とｐチャネルＭＯＳＦＥＴ２８とは共にオ
フとなり、トランスファーゲート２９がオフとなる。こ
のため、マスター部２１へ、データが取り込まれる。こ
こで、入力データをＤＡＴＡとすると、クロックがロー
レベルのときには、ＤＡＴＡはマスター部２１のトラン
スファーゲート２４を通過してＣＭＯＳインバータ２５
の入力となり、このＣＭＯＳインバータ２５の出力側に
は、バーＤＡＴＡが現れる。
【０００７】次に、クロックがハイレベルに変化する
と、マスター部２１のトランスファーゲート２４はオフ
となり、入力データの取り込みは行われないが、スレー
ブ部２６のトランスファーゲート２９はオンとなり、マ
スター部２１に取り込まれたデータがスレーブ部２６か
ら出力される。すなわち、マスター部２１の出力である
バーＤＡＴＡがスレーブ部２６のトランスファーゲート
２９を通過して、ＣＭＯＳインバータ３０の入力とな
り、ＣＭＯＳインバータ３０の出力側から出力端子Ｑへ
ＤＡＴＡが出力される。
と、マスター部２１のトランスファーゲート２４はオフ
となり、入力データの取り込みは行われないが、スレー
ブ部２６のトランスファーゲート２９はオンとなり、マ
スター部２１に取り込まれたデータがスレーブ部２６か
ら出力される。すなわち、マスター部２１の出力である
バーＤＡＴＡがスレーブ部２６のトランスファーゲート
２９を通過して、ＣＭＯＳインバータ３０の入力とな
り、ＣＭＯＳインバータ３０の出力側から出力端子Ｑへ
ＤＡＴＡが出力される。
【０００８】再び、クロックがローレベルになると、入
力端子Ｄからマスター部２１へデータが取り込まれる。
このとき、スレーブ部２６のトランスファーゲート２９
はオフとなり、ＣＭＯＳインバータ３０の入力側はハイ
インピーダンス状態となるが、ある一定期間は、ＣＭＯ
Ｓインバータ３０の入力データは保持されている。この
一定期間は、ＣＭＯＳインバータ３０のゲート電極の静
電容量に一時的に蓄えられた電荷のために存在し、電荷
保持が可能なほど高速なクロックを用いると、スタティ
ックＤ型フリップフロップ回路と同様な動作が得られ
る。
力端子Ｄからマスター部２１へデータが取り込まれる。
このとき、スレーブ部２６のトランスファーゲート２９
はオフとなり、ＣＭＯＳインバータ３０の入力側はハイ
インピーダンス状態となるが、ある一定期間は、ＣＭＯ
Ｓインバータ３０の入力データは保持されている。この
一定期間は、ＣＭＯＳインバータ３０のゲート電極の静
電容量に一時的に蓄えられた電荷のために存在し、電荷
保持が可能なほど高速なクロックを用いると、スタティ
ックＤ型フリップフロップ回路と同様な動作が得られ
る。
【０００９】図４に、ダイナミックＤ型フリップフロッ
プ回路の動作タイミングチャートを示す。
プ回路の動作タイミングチャートを示す。
【００１０】
【発明が解決しようとする課題】上記従来のダイナミッ
クＤ型フリップフロップ回路では、クロック入力端子Ｃ
Ｋからの入力クロックがＣＭＯＳインバータ３２を通過
するため、マスター部２１のトランスファーゲート２４
を構成するｎチャネルＭＯＳＦＥＴ２２とｐチャネルＭ
ＯＳＦＥＴ２３のゲート電極に現れるクロックに遅延差
が生じる。スレーブ部２６のトランスファーゲート２９
についても、同様に遅延差が生じる。ここで、ＣＭＯＳ
インバータ３２の入力側にあるクロックをＣＫ１、ＣＭ
ＯＳインバータ３２の出力側にあるクロックをＣＫ２と
すると、図５に示すようになる。期間（１）では、マス
ター部２１のトランスファーゲート２４に於けるｎチャ
ネルＭＯＳＦＥＴ２２はオン、ｐチャネルＭＯＳＦＥＴ
２３はオフ、一方、スレーブ部２６のトランスファーゲ
ート２９に於けるｎチャネルＭＯＳＦＥＴ２７はオン、
ｐチャネルＭＯＳＦＥＴ２８はオフである。期間（２）
では、マスター部２１のトランスファーゲート２４に於
けるｎチャネルＭＯＳＦＥＴ２２はオン、ｐチャネルＭ
ＯＳＦＥＴ２３はオン、一方、スレーブ部２６のトラン
スファーゲート２９に於けるｎチャネルＭＯＳＦＥＴ２
７はオフ、ｐチャネルＭＯＳＦＥＴ２８はオフである。
期間（３）では、マスター部２１のトランスファーゲー
ト２４に於けるｎチャネルＭＯＳＦＥＴ２２はオフ、ｐ
チャネルＭＯＳＦＥＴ２３はオン、一方、スレーブ部２
６のトランスファーゲート２９に於けるｎチャネルＭＯ
ＳＦＥＴ２７はオフ、ｐチャネルＭＯＳＦＥＴ２８はオ
ンである。期間（４）では、マスター部２１のトランス
ファーゲート２４に於けるｎチャネルＭＯＳＦＥＴ２２
はオフ、ｐチャネルＭＯＳＦＥＴ２３はオフ、一方、ス
レーブ部２６のトランスファーゲート２９に於けるｎチ
ャネルＭＯＳＦＥＴ２７はオン、ｐチャネルＭＯＳＦＥ
Ｔ２８はオンである。
クＤ型フリップフロップ回路では、クロック入力端子Ｃ
Ｋからの入力クロックがＣＭＯＳインバータ３２を通過
するため、マスター部２１のトランスファーゲート２４
を構成するｎチャネルＭＯＳＦＥＴ２２とｐチャネルＭ
ＯＳＦＥＴ２３のゲート電極に現れるクロックに遅延差
が生じる。スレーブ部２６のトランスファーゲート２９
についても、同様に遅延差が生じる。ここで、ＣＭＯＳ
インバータ３２の入力側にあるクロックをＣＫ１、ＣＭ
ＯＳインバータ３２の出力側にあるクロックをＣＫ２と
すると、図５に示すようになる。期間（１）では、マス
ター部２１のトランスファーゲート２４に於けるｎチャ
ネルＭＯＳＦＥＴ２２はオン、ｐチャネルＭＯＳＦＥＴ
２３はオフ、一方、スレーブ部２６のトランスファーゲ
ート２９に於けるｎチャネルＭＯＳＦＥＴ２７はオン、
ｐチャネルＭＯＳＦＥＴ２８はオフである。期間（２）
では、マスター部２１のトランスファーゲート２４に於
けるｎチャネルＭＯＳＦＥＴ２２はオン、ｐチャネルＭ
ＯＳＦＥＴ２３はオン、一方、スレーブ部２６のトラン
スファーゲート２９に於けるｎチャネルＭＯＳＦＥＴ２
７はオフ、ｐチャネルＭＯＳＦＥＴ２８はオフである。
期間（３）では、マスター部２１のトランスファーゲー
ト２４に於けるｎチャネルＭＯＳＦＥＴ２２はオフ、ｐ
チャネルＭＯＳＦＥＴ２３はオン、一方、スレーブ部２
６のトランスファーゲート２９に於けるｎチャネルＭＯ
ＳＦＥＴ２７はオフ、ｐチャネルＭＯＳＦＥＴ２８はオ
ンである。期間（４）では、マスター部２１のトランス
ファーゲート２４に於けるｎチャネルＭＯＳＦＥＴ２２
はオフ、ｐチャネルＭＯＳＦＥＴ２３はオフ、一方、ス
レーブ部２６のトランスファーゲート２９に於けるｎチ
ャネルＭＯＳＦＥＴ２７はオン、ｐチャネルＭＯＳＦＥ
Ｔ２８はオンである。
【００１１】以上から、マスター部とスレーブ部のトラ
ンスファーゲートが共にオンとなる期間が存在し、入力
データがそのまま出力される「ラッチ抜け」の問題によ
り、クロックを高速化することが困難である。
ンスファーゲートが共にオンとなる期間が存在し、入力
データがそのまま出力される「ラッチ抜け」の問題によ
り、クロックを高速化することが困難である。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ
とを並列接続するトランスファーゲートを使用せず、一
対の第１導電型トランジスタ（マスター部）と第２導電
型トランジスタ（スレーブ部）で、トランスファーゲー
トの機能を実現させる。更に、安定にデータを伝送する
ためにレベル補償回路を付加する。
に、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ
とを並列接続するトランスファーゲートを使用せず、一
対の第１導電型トランジスタ（マスター部）と第２導電
型トランジスタ（スレーブ部）で、トランスファーゲー
トの機能を実現させる。更に、安定にデータを伝送する
ためにレベル補償回路を付加する。
【００１３】すなわち、本発明の請求項１に係るダイナ
ミックＤ型フリップフロップ回路は、入力データを取り
込むマスター部と、該マスター部に取り込まれたデータ
を出力するスレーブ部とから成るダイナミックＤ型フリ
ップフロップ回路において、前記マスター部は、入力ク
ロックが第１のレベルにあるときにオンとなり、入力側
に供給される入力データを通過させる第１の第１導電型
トランジスタと、該第１の第１導電型トランジスタの出
力側に接続された第１のインバータとを含み、前記スレ
ーブ部は、前記入力クロックが第２のレベルにあるとき
にオンとなり、入力側に供給される前記マスター部の出
力データを通過させる第１の第２導電型トランジスタ
と、該第１の第２導電型トランジスタの出力側に接続さ
れた第２のインバータとを含み、更に、前記第１の第１
導電型トランジスタの出力を安定化する第１のレベル補
償回路及び前記第１の第２導電型トランジスタの出力を
安定化する第２のレベル補償回路を設けて成ることを特
徴とするものである。
ミックＤ型フリップフロップ回路は、入力データを取り
込むマスター部と、該マスター部に取り込まれたデータ
を出力するスレーブ部とから成るダイナミックＤ型フリ
ップフロップ回路において、前記マスター部は、入力ク
ロックが第１のレベルにあるときにオンとなり、入力側
に供給される入力データを通過させる第１の第１導電型
トランジスタと、該第１の第１導電型トランジスタの出
力側に接続された第１のインバータとを含み、前記スレ
ーブ部は、前記入力クロックが第２のレベルにあるとき
にオンとなり、入力側に供給される前記マスター部の出
力データを通過させる第１の第２導電型トランジスタ
と、該第１の第２導電型トランジスタの出力側に接続さ
れた第２のインバータとを含み、更に、前記第１の第１
導電型トランジスタの出力を安定化する第１のレベル補
償回路及び前記第１の第２導電型トランジスタの出力を
安定化する第２のレベル補償回路を設けて成ることを特
徴とするものである。
【００１４】また、本発明の請求項２に係るダイナミッ
クＤ型フリップフロップ回路は、前記請求項１に係るダ
イナミックＤ型フリップフロップ回路に於いて、前記第
１のレベル補償回路が、前記マスター部の入力側に接続
された２段のインバータと、入力クロックが前記第１の
レベルにあるときにオンとなり、前記２段インバータを
構成する前段インバータの出力を通過させる第２の第１
導電型トランジスタと、該第２の第１導電型トランジス
タの出力をゲート電極に受け、ソースが第１の電源電位
に接続され、ドレインが前記第１の第１導電型トランジ
スタの出力側に接続された第２の第２導電型トランジス
タとにより構成されて成ることを特徴とするものであ
る。
クＤ型フリップフロップ回路は、前記請求項１に係るダ
イナミックＤ型フリップフロップ回路に於いて、前記第
１のレベル補償回路が、前記マスター部の入力側に接続
された２段のインバータと、入力クロックが前記第１の
レベルにあるときにオンとなり、前記２段インバータを
構成する前段インバータの出力を通過させる第２の第１
導電型トランジスタと、該第２の第１導電型トランジス
タの出力をゲート電極に受け、ソースが第１の電源電位
に接続され、ドレインが前記第１の第１導電型トランジ
スタの出力側に接続された第２の第２導電型トランジス
タとにより構成されて成ることを特徴とするものであ
る。
【００１５】更に、本発明の請求項３に係るダイナミッ
クＤ型フリップフロップ回路は、前記請求項１または２
に係るダイナミックＤ型フリップフロップ回路に於い
て、前記第２のレベル補償回路が、前記入力クロックが
前記第２のレベルにあるときにオンとなり、前記マスタ
ー部の前記第１の第１導電型トランジスタの出力を通過
させる第３の第２導電型トランジスタと、該第３の第２
導電型トランジスタの出力をゲート電極に受け、ソース
が第２の電源電位に接続され、ドレインが前記第１の第
２導電型トランジスタの出力側に接続された第３の第１
導電型トランジスタとにより構成されて成ることを特徴
とするものである。
クＤ型フリップフロップ回路は、前記請求項１または２
に係るダイナミックＤ型フリップフロップ回路に於い
て、前記第２のレベル補償回路が、前記入力クロックが
前記第２のレベルにあるときにオンとなり、前記マスタ
ー部の前記第１の第１導電型トランジスタの出力を通過
させる第３の第２導電型トランジスタと、該第３の第２
導電型トランジスタの出力をゲート電極に受け、ソース
が第２の電源電位に接続され、ドレインが前記第１の第
２導電型トランジスタの出力側に接続された第３の第１
導電型トランジスタとにより構成されて成ることを特徴
とするものである。
【００１６】かかる本発明のダイナミックＤ型フリップ
フロップ回路によれば、マスター部及びスレーブ部の各
トランスファーゲートが互いに異なる導電型のトランス
ファーゲートにより構成され、それらが、同一のクロッ
クにより、オン／オフ制御されるため、両トランスファ
ーゲートが共にオンとなる期間が存在せず、「ラッチ抜
け」が生じないものである。また、トランスファーゲー
トを第１導電型または第２導電型トランジスタの何れか
一方のみにより構成したことにより生じる、レベルシフ
トの問題点も、レベル補償回路を設けることにより解消
され、安定なデータ伝送を実現することができるもので
ある。
フロップ回路によれば、マスター部及びスレーブ部の各
トランスファーゲートが互いに異なる導電型のトランス
ファーゲートにより構成され、それらが、同一のクロッ
クにより、オン／オフ制御されるため、両トランスファ
ーゲートが共にオンとなる期間が存在せず、「ラッチ抜
け」が生じないものである。また、トランスファーゲー
トを第１導電型または第２導電型トランジスタの何れか
一方のみにより構成したことにより生じる、レベルシフ
トの問題点も、レベル補償回路を設けることにより解消
され、安定なデータ伝送を実現することができるもので
ある。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１８】図１は、本発明の一実施形態であるダイナ
ミックＤ型フリップフロップ回路の構成図である。
ミックＤ型フリップフロップ回路の構成図である。
【００１９】本ダイナミックＤ型フリップフロップ回路
は、データ入力端子Ｄからのデータを取り込むマスター
部１と、該マスター部１に取り込まれたデータを出力す
るスレーブ部４とから構成される。マスター部１は、ク
ロック入力端子ＣＫからのクロック入力がローレベルの
ときにデータを通過させるｐチャネルＭＯＳＦＥＴ２と
ＣＭＯＳインバータ３とから成る。また、スレーブ部４
は、クロック入力がハイレベルのときにデータを通過さ
せるｎチャネルＭＯＳＦＥＴ５とＣＭＯＳインバータ６
とから成る。上記回路にレベル補償回路を付加するため
に、データ入力端子Ｄとマスター部１との間に２段のＣ
ＭＯＳインバータ７及び８を接続する。更に、クロック
入力がローレベルのときにＣＭＯＳインバータ７の出力
を通過させるｐチャネルＭＯＳＦＥＴ９と、該ｐチャネ
ルＭＯＳＦＥＴ９の出力に、そのゲート電極が接続され
るｎチャネルＭＯＳＦＥＴ１０とを設け、該ｎチャネル
ＭＯＳＦＥＴ１０のソースは接地され、ドレインは、マ
スター部１のｐチャネルＭＯＳＦＥＴ２の出力側に接続
されている。同様に、クロック入力がハイレベルのとき
にマスター部１のｐチャネルＭＯＳＦＥＴ２の出力を通
過させるｎチャネルＭＯＳＦＥＴ１１と、該ｎチャネル
ＭＯＳＦＥＴ１１の出力に、そのゲート電極が接続され
るｐチャネルＭＯＳＦＥＴ１２とを設け、該ｐチャネル
ＭＯＳＦＥＴ１２のソースは電源に接続され、ドレイン
は、スレーブ部４のｎチャネルＭＯＳＦＥＴ５の出力側
に接続されている。
は、データ入力端子Ｄからのデータを取り込むマスター
部１と、該マスター部１に取り込まれたデータを出力す
るスレーブ部４とから構成される。マスター部１は、ク
ロック入力端子ＣＫからのクロック入力がローレベルの
ときにデータを通過させるｐチャネルＭＯＳＦＥＴ２と
ＣＭＯＳインバータ３とから成る。また、スレーブ部４
は、クロック入力がハイレベルのときにデータを通過さ
せるｎチャネルＭＯＳＦＥＴ５とＣＭＯＳインバータ６
とから成る。上記回路にレベル補償回路を付加するため
に、データ入力端子Ｄとマスター部１との間に２段のＣ
ＭＯＳインバータ７及び８を接続する。更に、クロック
入力がローレベルのときにＣＭＯＳインバータ７の出力
を通過させるｐチャネルＭＯＳＦＥＴ９と、該ｐチャネ
ルＭＯＳＦＥＴ９の出力に、そのゲート電極が接続され
るｎチャネルＭＯＳＦＥＴ１０とを設け、該ｎチャネル
ＭＯＳＦＥＴ１０のソースは接地され、ドレインは、マ
スター部１のｐチャネルＭＯＳＦＥＴ２の出力側に接続
されている。同様に、クロック入力がハイレベルのとき
にマスター部１のｐチャネルＭＯＳＦＥＴ２の出力を通
過させるｎチャネルＭＯＳＦＥＴ１１と、該ｎチャネル
ＭＯＳＦＥＴ１１の出力に、そのゲート電極が接続され
るｐチャネルＭＯＳＦＥＴ１２とを設け、該ｐチャネル
ＭＯＳＦＥＴ１２のソースは電源に接続され、ドレイン
は、スレーブ部４のｎチャネルＭＯＳＦＥＴ５の出力側
に接続されている。
【００２０】次に、本実施形態のダイナミックＤ型フリ
ップフロップ回路の動作原理について説明する。
ップフロップ回路の動作原理について説明する。
【００２１】まず、レベル補償回路がない場合につい
て、図６を参照して説明する。クロックＣＫがローレベ
ルのときには、マスター部１のｐチャネルＭＯＳＦＥＴ
２はオン、スレーブ部４ｎチャネルＭＯＳＦＥＴ５はオ
フとなり、マスター部１へデータが取り込まれる。マス
ター部１の出力側、すなわち、ＣＭＯＳインバータ３の
出力側には、入力データの反転値が蓄えられている。ク
ロックＣＫがハイレベルになると、マスター部１のｐチ
ャネルＭＯＳＦＥＴ２はオフ、スレーブ部４のｎチャネ
ルＭＯＳＦＥＴ５はオンとなり、マスター部１に取り込
まれているデータがスレーブ部４に取り込まれ、出力端
子Ｑから出力される。更に、クロックＣＫが再びローレ
ベルになると、入力端子Ｄにあるデータがマスター部１
に取り込まれ、クロックＣＫのローレベル、ハイレベル
ごとに、以下同様な動作を繰り返す。ここで、注意すべ
き点は、マスター部１のｐチャネルＭＯＳＦＥＴ２と、
スレーブ部４のｎチャネルＭＯＳＦＥＴ５である。マス
ター部１のｐチャネルＭＯＳＦＥＴ２では、その入力が
ローレベルであるときに、出力が完全にローレベルには
ならず、このｐチャネルＭＯＳＦＥＴのしきい値だけ高
い値が出力される。同様に、スレーブ部４のｎチャネル
ＭＯＳＦＥＴ５では、その入力がハイレベルであるとき
に、出力が完全にハイレベルにはならず、このｎチャネ
ルＭＯＳＦＥＴのしきい値だけ低い値が出力される。す
なわち、安定にデータを供給できないという問題があ
る。この問題点を解決するために、レベル補償回路が必
要になるものである。すなわち、レベル補償回路を設け
ないと、今後、低電圧化が進み、低電圧駆動になって、
ＣＭＯＳインバータ３及び６の反転電圧が低下したとき
に、マージン低下により、ＣＭＯＳインバータ３或いは
６が、誤ったデータを出力する可能性を生じる。この問
題点を解決するために、レベル補償回路を設ける必要が
あるものである。
て、図６を参照して説明する。クロックＣＫがローレベ
ルのときには、マスター部１のｐチャネルＭＯＳＦＥＴ
２はオン、スレーブ部４ｎチャネルＭＯＳＦＥＴ５はオ
フとなり、マスター部１へデータが取り込まれる。マス
ター部１の出力側、すなわち、ＣＭＯＳインバータ３の
出力側には、入力データの反転値が蓄えられている。ク
ロックＣＫがハイレベルになると、マスター部１のｐチ
ャネルＭＯＳＦＥＴ２はオフ、スレーブ部４のｎチャネ
ルＭＯＳＦＥＴ５はオンとなり、マスター部１に取り込
まれているデータがスレーブ部４に取り込まれ、出力端
子Ｑから出力される。更に、クロックＣＫが再びローレ
ベルになると、入力端子Ｄにあるデータがマスター部１
に取り込まれ、クロックＣＫのローレベル、ハイレベル
ごとに、以下同様な動作を繰り返す。ここで、注意すべ
き点は、マスター部１のｐチャネルＭＯＳＦＥＴ２と、
スレーブ部４のｎチャネルＭＯＳＦＥＴ５である。マス
ター部１のｐチャネルＭＯＳＦＥＴ２では、その入力が
ローレベルであるときに、出力が完全にローレベルには
ならず、このｐチャネルＭＯＳＦＥＴのしきい値だけ高
い値が出力される。同様に、スレーブ部４のｎチャネル
ＭＯＳＦＥＴ５では、その入力がハイレベルであるとき
に、出力が完全にハイレベルにはならず、このｎチャネ
ルＭＯＳＦＥＴのしきい値だけ低い値が出力される。す
なわち、安定にデータを供給できないという問題があ
る。この問題点を解決するために、レベル補償回路が必
要になるものである。すなわち、レベル補償回路を設け
ないと、今後、低電圧化が進み、低電圧駆動になって、
ＣＭＯＳインバータ３及び６の反転電圧が低下したとき
に、マージン低下により、ＣＭＯＳインバータ３或いは
６が、誤ったデータを出力する可能性を生じる。この問
題点を解決するために、レベル補償回路を設ける必要が
あるものである。
【００２２】図７は、マスター部１のｐチャネルＭＯＳ
ＦＥＴ２の出力を安定にするレベル補償回路である。レ
ベル補償回路が無い場合、前述したように、データ入力
がローレベルのときに、このｐチャネルＭＯＳＦＥＴ２
の出力は、そのしきい値だけ高くなる。したがって、デ
ータ入力がローレベルのときに、ｐチャネルＭＯＳＦＥ
Ｔ２の出力側を強制的に接地する回路を付加することに
より、問題を解決することができる。クロックＣＫがロ
ーレベルとなり、マスター部１へ、データ（ローレベ
ル）が取り込まれると同時に、レベル補償回路のｎチャ
ネルＭＯＳＦＥＴ１０がオンとなり、マスター部１のｐ
チャネルＭＯＳＦＥＴ２の出力側が接地されるものであ
る。
ＦＥＴ２の出力を安定にするレベル補償回路である。レ
ベル補償回路が無い場合、前述したように、データ入力
がローレベルのときに、このｐチャネルＭＯＳＦＥＴ２
の出力は、そのしきい値だけ高くなる。したがって、デ
ータ入力がローレベルのときに、ｐチャネルＭＯＳＦＥ
Ｔ２の出力側を強制的に接地する回路を付加することに
より、問題を解決することができる。クロックＣＫがロ
ーレベルとなり、マスター部１へ、データ（ローレベ
ル）が取り込まれると同時に、レベル補償回路のｎチャ
ネルＭＯＳＦＥＴ１０がオンとなり、マスター部１のｐ
チャネルＭＯＳＦＥＴ２の出力側が接地されるものであ
る。
【００２３】また、図８は、スレーブ部４のｎチャネル
ＭＯＳＦＥＴ５の出力を安定にするレベル補償回路であ
る。レベル補償回路が無い場合、前述したように、入力
がハイレベルのときに、このｎチャネルＭＯＳＦＥＴ５
の出力は、そのしきい値だけ低くなる。したがって、入
力がハイレベルのときに、ｎチャネルＭＯＳＦＥＴ５の
出力側を強制的に電源に接続する回路を付加することに
より、問題を解決することができる。クロックＣＫがハ
イレベルとなり、スレーブ部４へ、データ（ハイレベ
ル）が取り込まれると同時に、レベル補償回路のｐチャ
ネルＭＯＳＦＥＴ１２がオンとなり、スレーブ部４のｎ
チャネルＭＯＳＦＥＴ５の出力側が電源に接続されるも
のである。
ＭＯＳＦＥＴ５の出力を安定にするレベル補償回路であ
る。レベル補償回路が無い場合、前述したように、入力
がハイレベルのときに、このｎチャネルＭＯＳＦＥＴ５
の出力は、そのしきい値だけ低くなる。したがって、入
力がハイレベルのときに、ｎチャネルＭＯＳＦＥＴ５の
出力側を強制的に電源に接続する回路を付加することに
より、問題を解決することができる。クロックＣＫがハ
イレベルとなり、スレーブ部４へ、データ（ハイレベ
ル）が取り込まれると同時に、レベル補償回路のｐチャ
ネルＭＯＳＦＥＴ１２がオンとなり、スレーブ部４のｎ
チャネルＭＯＳＦＥＴ５の出力側が電源に接続されるも
のである。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明の
ダイナミックＤ型フリップフロップ回路によれば、マス
ター部とスレーブ部のトランスファーゲートのクロック
によるオン、オフの遅延差を無くすことで、さらに高速
なクロックを導入でき、安定にデータを伝送することが
できるものである。また、レベル補償回路を設けたこと
により、低電圧駆動になっても、誤出力を生じず、安定
なデータ伝送を実現することができるものである。
ダイナミックＤ型フリップフロップ回路によれば、マス
ター部とスレーブ部のトランスファーゲートのクロック
によるオン、オフの遅延差を無くすことで、さらに高速
なクロックを導入でき、安定にデータを伝送することが
できるものである。また、レベル補償回路を設けたこと
により、低電圧駆動になっても、誤出力を生じず、安定
なデータ伝送を実現することができるものである。
【図１】本発明の一実施形態のダイナミックＤ型フリッ
プフロップ回路の回路構成図である。
プフロップ回路の回路構成図である。
【図２】従来のダイナミックＤ型フリップフロップ回路
の回路構成図である。
の回路構成図である。
【図３】Ｄ型フリップフロップ回路を駆動するクロック
ＣＫの波形図である。
ＣＫの波形図である。
【図４】Ｄ型フリップフロップ回路の動作タイミングチ
ャートである。
ャートである。
【図５】従来のＤ型フリップフロップ回路に於けるクロ
ックの遅延差を示すタイミングチャートである。
ックの遅延差を示すタイミングチャートである。
【図６】レベル補償回路がない場合の構成を示す回路構
成図である。
成図である。
【図７】マスター部に於けるレベル補償回路の構成を示
す回路構成図である。
す回路構成図である。
【図８】スレーブ部に於けるレベル補償回路の構成を示
す回路構成図である。
す回路構成図である。
１ マスター部 ２ ｐチャネルＭＯＳＦＥＴ ３ ＣＭＯＳインバータ ４ スレーブ部 ５ ｎチャネルＭＯＳＦＥＴ ６ ＣＭＯＳインバータ ７、８ ＣＭＯＳインバータ ９ ｐチャネルＭＯＳＦＥＴ １０ ｎチャネルＭＯＳＦＥＴ １１ ｎチャネルＭＯＳＦＥＴ １２ ｐチャネルＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 入力データを取り込むマスター部と、該
マスター部に取り込まれたデータを出力するスレーブ部
とから成るダイナミックＤ型フリップフロップ回路にお
いて、 前記マスター部は、入力クロックが第１のレベルにある
ときにオンとなり、入力側に供給される入力データを通
過させる第１の第１導電型トランジスタと、該第１の第
１導電型トランジスタの出力側に接続された第１のイン
バータとを含み、 前記スレーブ部は、前記入力クロックが第２のレベルに
あるときにオンとなり、入力側に供給される前記マスタ
ー部の出力データを通過させる第１の第２導電型トラン
ジスタと、該第１の第２導電型トランジスタの出力側に
接続された第２のインバータとを含み、 更に、前記第１の第１導電型トランジスタの出力を安定
化する第１のレベル補償回路及び前記第１の第２導電型
トランジスタの出力を安定化する第２のレベル補償回路
を設けて成ることを特徴とするダイナミックＤ型フリッ
プフロップ回路。 - 【請求項２】 前記第１のレベル補償回路は、前記マス
ター部の入力側に接続された２段のインバータと、入力
クロックが前記第１のレベルにあるときにオンとなり、
前記２段インバータを構成する前段インバータの出力を
通過させる第２の第１導電型トランジスタと、該第２の
第１導電型トランジスタの出力をゲート電極に受け、ソ
ースが第１の電源電位に接続され、ドレインが前記第１
の第１導電型トランジスタの出力側に接続された第２の
第２導電型トランジスタとにより構成されて成ることを
特徴とする、請求項１に記載のダイナミックＤ型フリッ
プフロップ回路。 - 【請求項３】 前記第２のレベル補償回路は、前記入力
クロックが前記第２のレベルにあるときにオンとなり、
前記マスター部の前記第１の第１導電型トランジスタの
出力を通過させる第３の第２導電型トランジスタと、該
第３の第２導電型トランジスタの出力をゲート電極に受
け、ソースが第２の電源電位に接続され、ドレインが前
記第１の第２導電型トランジスタの出力側に接続された
第３の第１導電型トランジスタとにより構成されて成る
ことを特徴とする、請求項１または２に記載のダイナミ
ックＤ型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10213582A JP2000049572A (ja) | 1998-07-29 | 1998-07-29 | ダイナミックｄ型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10213582A JP2000049572A (ja) | 1998-07-29 | 1998-07-29 | ダイナミックｄ型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049572A true JP2000049572A (ja) | 2000-02-18 |
Family
ID=16641596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10213582A Pending JP2000049572A (ja) | 1998-07-29 | 1998-07-29 | ダイナミックｄ型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049572A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047269A2 (en) | 2002-11-14 | 2004-06-03 | Fyre Storm, Inc. | Flip-flop circuit |
| JP2010161761A (ja) * | 2009-01-09 | 2010-07-22 | Au Optronics Corp | クロックｄ型フリップ・フロップ回路 |
-
1998
- 1998-07-29 JP JP10213582A patent/JP2000049572A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047269A2 (en) | 2002-11-14 | 2004-06-03 | Fyre Storm, Inc. | Flip-flop circuit |
| WO2004047269A3 (en) * | 2002-11-14 | 2004-08-05 | Fyre Storm Inc | Flip-flop circuit |
| US7279995B2 (en) | 2002-11-14 | 2007-10-09 | Fyrestorm, Inc. | Circuit for controlling the time duration of a signal |
| JP2010161761A (ja) * | 2009-01-09 | 2010-07-22 | Au Optronics Corp | クロックｄ型フリップ・フロップ回路 |
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