JPH0426222A

JPH0426222A - Ｃｍｏｓフリップフロップ回路

Info

Publication number: JPH0426222A
Application number: JP2131598A
Authority: JP
Inventors: Yasuji Kamiya; 神谷　泰次; Masaru Shiraishi; 勝白石
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-05-22
Filing date: 1990-05-22
Publication date: 1992-01-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果ト
ランジスタ）で構成されたＣＭＯ５（相補型ＭＯ９）フ
リップフロップ回路に関する。

［従来の技術］ＣＭＯＳフリップフロップ回路として、！５図に示すよ
うなマスタースレーｌＣＭＯＳフリップフロップ回路が
知られている。

このフリップフロップ回路は、ｐチャネルＭＯＳＦＥＴ
およびｎチャネルＭＯＳＦＥＴが互いに並列接続されて
構成されたＣＭＯ５伝送ゲートＴ１０１、ＴｌＯ２と、
ＣＭＯＳインバータ１０１．１０３て構成されたマスタ
ーラッチ回＃ＭＬとＣＭＯＳインバータ１０２．１０４
て構成されたスレーブラッチ回路ＳＬとにより構成され
る。

クロックＣＫＩ、ＣＲ２は２相クロツクである（第６図
Ｂ、　　Ｃに図示）。

このフリップフロップ回路は、クロックＣＫＩがハイレ
ベル「Ｈ」　（例えば、回路電源電位Ｖ　ＤＯ）、クロ
ックＣＫ２がローレベル「Ｌ」　（例えば、回路の接地
電位）のとき、伝送ゲー）ＴＩＯＩを構成するＭＯＳＦ
ＥＴが導通状態となって、マスターラッチ回路ＭＬに入
力データＤｉｎが取り込まれる。そして、クロックＣＫ
Ｉがローレベル「Ｌ」、クロックＣＫ２がハイレベル「
Ｈ」になると伝送ゲー）ＴＩＯＩは非導通状態になり、
伝送ゲー）Ｔ１０２が導通状態となって、マスターラッ
チ回路ＭＬの出力データがスレーブラッチ回ＤＳＬに取
り込まれる。

このＣＭＯＳフリップフロップ回路においては、ＣＭＯ
５伝送ゲートＴｌ０Ｉ、ＴｌＯ２を用いることによって
、伝送すべき信号レベルが正しく出力側に得られる。ま
た、ラッチ回路ＭＬ、ＳＬに帰還用のＣＭＯＳインバー
タ１０３．１０４を用いることによって、信号レベルが
保持される。

例えば、入力データＤｉｎが、第６図Ａに示すようであ
るとき、マスターラッチ回路ＭＬの入力データおよび出
力データは、同図りおよびＥに示すようになり、スレー
ブラッチ回路ＳＬの入力データおよび出力データＱｏｕ
ｔは、同図ＦおよびＧに示すようになる。

［発明が解決しようとする！！題〕第５図例のＣＭＯＳフリップフロップ回路によれば、上
述したようにＣＭＯ５伝送ゲー）ＴＩＯｌ、ＴｌＯ２が
使用されると共に、ラッチ回路ＭＬ、ＳＬで信号レベル
を保持するためにＣＭＯＳインバータが使用されるので
、構成素子数が多く、レイアウトが複雑になるという欠
点があった。

そこで、この発明では、少ない素子数でレイアウトが容
易なＣＭＯＳフリップフロップ回路を提供することを目
的としている。

［！！題を解決するための手段］この発明は、ｎチャネルＭＯＳＦＥＴまたはｎチャネル
ＭＯＳＦＥＴで構成された伝送ゲートと、この伝送ゲー
トを通過した入力データをラッチするラッチ回路とを備
え、ラッチ回路は、入力データを受ける出力用ＣＭＯＳ
インバータと帰還用ｐチャネルＭＯ５ＦＥＴからなるも
のである。

［作　用］上述構成においては、ｎチャネルＭＯＳＦＥＴまたはｎ
チャネルＭＯＳＦＥＴで伝送ゲートが構成されるので、
信号レベルが出力側に正しく伝送されなくなる。

しかし、出力用ＣＭＯＳインバータと帰還用ｐチャネル
ＭＯＳＦＥＴからなるラッチ回路では、レベル保持動作
の他に、レベル補償動作が行なわれるので、問題はない
。

［実　施　例］以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。

同図において、入力データＤｉｎは、ｎチャネルＭＯＳ
ＦＥＴで構成される伝送ゲー）ＴＩを介してマスターラ
ッチ回路ＭＬを構成するＣＭＯＳインバータ１に供給さ
れる。このＣＭＯＳインバータ１の出力データは、帰還
用のｎチャネルＭＯＳＦＥＴ３のゲートに供給される。

このｐチャネルＭＯＳ　Ｆ　Ｅ　Ｔ（７）／−スはＣＭ
ＯＳインバータｌの入力端に接続され、そのドレインは
電圧ＶＤＤが供給される電源端子に接続される。

また、ＣＭＯＳインバータ１の出力データは、ｎチャネ
ルＭＯＳＦＥＴで構成される伝送ゲートＴ２を介してス
レーブラッチ回路ＳＬを構成するＣＭＯＳインバータ２
に供給される。このＣＭＯＳインバータ２の出力データ
は、帰還用のｎチャネルＭＯＳＦＥＴ４のゲートに供給
される。このｎチャネルＭＯＳＦＥＴのソースはＣＭＯ
Ｓインバータ２の入力端に接続され、そのドレインは電
圧ＶＤＯが供給される電ｆｌ＃子に接続される。

また、ＣＫＩ、ＣＫ２は、互いに位相反転関係にある２
相クロツクである（第２図Ｂ、Ｃに図示）。

クロックＣＫＩは伝送ゲートＴ１を構成するｎチャネル
ＭＯＳＦＥＴのゲートに供給され、クロックＣＫ２は伝
送ゲートＴ２を構成するｎチャネルＭＯＳＦＥＴのゲー
トに接続される。

以上の構成において、クロックＣＫＩがハイレベル「Ｈ
」　（回路の電源電位ＶＤＤ）、クロックＣＫ２がロー
しベル「Ｌ」　（回路の接地電位）のとき、ｎチャネル
ＭＯＳＦＥＴで構成される伝送ゲートＴＩが導通状態と
なって、入力データＤｉｎはマスターラッチ回路ＭＬを
構成するＣＭＯＳインバータｌに供給される。

このとき、入力データＤｉｎがハイレベル「Ｈ」である
場合、ＣＭＯＳインバータ１に供給される入力データＤ
ｉｎは、伝送ゲー）ＴＩを構成するｎチャネルＭＯＳＦ
ＥＴのしきい値電圧分だけ低下した信号レベルとなる。

しかし、ＣＭＯＳインバータ１０ロジツクスレツシヨル
ド電圧よりも高いレベルであるから、ＣＭＯＳインバー
タ１の出力データはローレベル「Ｌ」となる。そのため
、帰還用のｐチャネルＭＯ５ＦＥＴ３が導通状態となっ
て、ＣＭＯＳインバータ１の入力側の電圧は電源電圧Ｖ
ＤＤまで上昇させられ、レベル補償動作が行なわれる。

なお、入力データＤｉ口がローレベルｒＬＪである場合
、伝送ゲー）ＴＩを構成するｎチャネル間Ｏ３ＦＥＴは
、入力データＤｉｎの信号レベルをそのままＣＭＯＳイ
ンバータ１に伝える。

このように、マスターラッチ回路ＭＬでは、レベル補償
が行なわれると共に、クロックＣＫＩのハイレベルｒＨ
Ｊの期間で、入力データＤｉｎが取り込まれる。

次に、クロックＣＫＩがローレベル「Ｌ」、クロックＣ
Ｋ２がハイレベル「Ｈ」になると、ｎチャネルＭＯ５Ｆ
ＥＴで構成される伝送ゲー）Ｔ２が導通状態となって、
マスターラッチ回路Ｍを構成するＣＭＯＳインバータ１
の出力データはスレーブラッチ回路ＳＬを構成するＣＭ
ＯＳインバータ２に供給される。

このとき、ＣＭＯＳインバータ１の出力データがハイレ
ベル「Ｈ」である場合、上述したマスターラッチ回路Ｍ
Ｌと同様ように、スレーブラッチ回路ＳＬでレベル補償
動作が行なわれる。また、ＣＭＯＳインバータ１の出力
データがローレベル「Ｌ」である場合も、上述したマス
ターラッチ回ＲＭＬと同様である。

このように、スレーブラッチ回路ＳＬでは、レベル補償
が行なわれると共に、クロックＣＫ２のハイレベル「Ｈ
」の期間で、ＣＭＯＳインバータｌ、したがってマスタ
ーラッチ回路ＭＬの出力データが取り込まれる。

例えば、入力データＤＴｎが、第２図Ａに示すよってあ
るとき、マスターラッチ回路ＭＬの入力データおよび出
力データは、同図りおよびＥに示すようになり、スレー
ブラッチ回路ＳＬの入力データおよび出力データＱ　ｏ
ｕｔは、同図ＦおよびＧに示すようになる。

このように本例によれば、伝送ゲー）ＴＩ、Ｔ２はｎチ
ャネルＭＯ５ＦＥＴで構成され、ラッチ回路ＭＬ、ＳＬ
はＣＭＯＳインバータ１．２、帰還用のｐチャネルＭＯ
５ＦＥＴ３．４でもって構成されるので、従来のものよ
り奮子数を少なくてき、レイアウトの容易なＣＭＯＳフ
リップフａツフロ９を得ることができる。

なお、伝送ゲー）Ｔ１．Ｔ２でもって信号しベルが低下
するが、ラッチ回路ＭＬ、ＳＬでもって補償されるので
、何等問題はない。

第３図には、この発明の他の実施例を示すものである。

この第３図において、第１図と対応する部分には同一符
号を付し、その詳細説明は省略する。

本例においては、第１図例より安定に動作するるように
したものである。

つまり、第１図例では、ラッチ回路ＭＬ、ＳＬを構成す
るＣＭＯＳインバータｌ、２に供給されるデータがａ−
レベルｒＬ」となって帰還用のｐチャネルＭＯ５ＦＥＴ
３．４が非導通状態になるまての期間、ＣＭＯＳインバ
ータ１．２の入力端の電位は電源の変動に影響されるた
め不安定となる。

本例においては、第３図に示すように、帰還制御用のｐ
チャネルＭＯ９ＦＥＴ５．６が付加される。

すなわち、ｐチャネルＭＯ５ＦＥＴ３のドレインはｐチ
ャネルＭＯ５ＦＥＴ！５のソースに接続され、そのトレ
インは電圧ＶＨが供給される電Ｒ１１１子に接続され、
そのゲートにはクロックＣＫＩが供給される。これによ
り、クロックＣＫＩがローレベル「Ｌ」となって伝送ゲ
ートＴｌが非導通状態となフてから、ｐチャネルＭＯ９
ＦＥＴ５が導通状態となり、レベル補償動作が行なわれ
る。

また、ｐチャネルＭＯ５ＦＥＴ４のドレインはｐチャネ
ルＭＯ５ＦＥＴ６のソースに接続され、そのドしインは
電圧ＶＤＤが供給される電源端子に接続され、そのゲー
トにはクロックＣＫ２が供給される。これにより、クロ
ックＣＫ２がローレベル「Ｌ」となって伝送ゲート↑２
が非導通状態となってから、ｐチャネルＭＯＳＦＥＴ６
が導通上履となり、レベル補償動作が行なわれる。

本例におけるマスターラッチ回ＮＭＬの入力データおよ
び出力データは、第４図りおよびＥに示すようになり、
スレーブラッチ回路ＳＬの入力データおよび出力データ
Ｑｏｕｔは、同図ＦおよびＧ（示すようになる。同図Ａ
−Ｃには、第２図Ａ−Ｃに示すものと同じものを示して
いる。

なお、上述実施例においては、伝送ゲー）ＴＩＴ２とし
てｎチャネルＭＯＳＦＥＴを使用したものであるが、ｐ
チャネルＭＯＳＦＥＴを使用しても同様に構成できるこ
とは、明らかである。

［発明の効果］以上説明したように、この発明によれば、従来例に比へ
て素子数を少なくでき、レイアウトを容易に行なうこと
ができる。したがって、この発明を適用することにより
、多数のフリップフロップ回路を含む半導体集積回路に
おいて、高集積度を達成することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図はそ
の動作を示すタイミングチャート、第３図はこの発明の
他の実施例を示す構成図、第４図はその動作を示すタイ
ミングチャート、第５図は従来例の構成図、第６図はそ
の動作を示すタイミングチャートである。１．２中令・ＣＭＯＳインバータ３、　　４．　　５．　　６・・争ｐチャネルＭＯ５ＦＥＴＴ１．Ｔ２・・・伝送ゲートＭＬ・・・マスターラッチ回路ＳＬ・・・スレーブラッチ回路

Claims

【特許請求の範囲】

（１）ｎチャネルＭＯＳＦＥＴまたはｐチャネルＭＯＳ
ＦＥＴで構成された伝送ゲートと、この伝送ゲートを通
過した入力データをラッチするラッチ回路とを備え、上記ラッチ回路は、上記入力データを受ける出力用ＣＭ
ＯＳインバータと帰還用ｐチャネルＭＯＳＦＥＴからな
ることを特徴とするＣＭＯＳフリップフロップ回路。