KR100958864B1 - 정보 처리 장치, 정보 기억 장치, 정보 처리 방법 및 정보 처리 프로그램 - Google Patents

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Abstract

본 발명은, 가변 동작 주파수를 이용한 경우라도 성능의 저하를 초래하 않고 최적의 신호 처리가 실현되는 정보 처리 장치 및 정보 처리 방법을 제공한다.
주파수가 가변인 동기 클록 CLKｖ의 주파수 정보 Infq가 연산 처리되는 주파수 정보 연산부(12)와, 상기 동기 클록이 동작용 클록으로서 공급되고, 상기 주파수 정보 연산부(12)에서 연산 처리된 결과에 따른 타이밍에서 정보 처리를 행하는 정보 처리부(11)를 설치하고, 불필요한 시간 대기 등을 생략한 최적화한 처리를 진행시킨다.
정보 처리 장치, 정보 처리 방법, 정보 기억 장치, 정보 처리 프로그램

Description

정보 처리 장치, 정보 기억 장치, 정보 처리 방법 및 정보 처리 프로그램{INFORMATION PROCESSING DEVICE USING VARIABLE OPERATION FREQUENCY}
본 발명은 필요한 동기 클록이 공급되어 동작하는 메모리 장치, 그 외의 디바이스 등의 정보 처리 장치, 정보 기억 장치, 정보 처리 방법, 및 정보 처리 프로그램에 관한 것이며, 특히 동기 클록의 주파수가 변화된 경우라도 최적의 신호 처리 동작을 실현하기 위한 정보 처리 장치, 정보 기억 장치, 정보 처리 방법, 및 정보 처리 프로그램에 관한 것이다.
퍼스널 컴퓨터나 PDA(Personal Digital Assistance) 등의 전자 기기는, 그 시스템 구성으로서 복수개의 LSI(Large-Scale Integrated Circuit)를 내부에 설치하고, 이들 LSI의 신호의 입출력이나 신호 처리에 동기 클록을 사용하고 있는 것이 널리 사용되고 있다. 일반적으로 동기 동작을 행하는데는, 그 신호의 주파수에 비례하여 전체의 동작 속도가 정해지도록 구성되어 있고, 이와 같은 동기 동작을 행하는 소자로서는, CPU(Central Processing Unit)나 메모리, 노스(north) 브리지 등을 들 수 있다.
한편, 항상 일정한 동작 주파수가 아니고, 장치의 동작 주파수를 가변으로 하는 예도 알려져 있다. 예를 들면, 퍼스널 컴퓨터, PDA, 휴대 전화기 등의 전자 기기에서는, 사용 상태에 따라 필요한 동작만을 하도록 연구되어 오고 있고, 예를 들면 대기시나 슬립 모드시에는, 동작 주파수를 낮게 제어하여 저소비 전력화를 도모하고, 통화시나 동화상의 신호 처리시에는 동작 주파수를 높게 하여 고속의 연산 처리를 실현하는 시스템도 증가하고 있다(예를 들면, 일본국 특개 2000-163965호 공보 참조).
이와 같은 동작 주파수를 가변으로 하는 시스템은, 그 가변인 동작 주파수가 클록으로서 공급되는 영역이, 통상, 주파수를 변경하지 않는 고정 주파수의 부분과는 분리되어 있어, 동작 주파수를 변화시킨 경우라도 고정 주파수로 동작하는 영역에는 악영향이 나타나지 않도록 구성되어 있다.
그러나, 전술한 가변 동작 주파수의 신호를 그대로 동기 신호로서 사용하는 정보 처리 장치에서는, 높은 주파수에 있어서도 낮은 주파수에서도 안정된 동작이 실현되는 것이 요구되어 있고, 일반적으로 높은 주파수에서도, 즉 짧은 클록 간격이라도 동작을 보증하도록 설계한 경우에 역으로 낮은 주파수로 동작시킨 경우에는, 그 신호 처리의 성능은 저하된 주파수에 비례한 것이 되어 버린다. 이와 같은 단순한 동작 속도의 저감에 의해서도 저소비 전력화가 가능하지만, 최적화되어 제어되고 있다고는 하기 어렵고, 새로운 고성능의 제어가 요구되고 있다.
그래서, 본 발명은, 전술한 기술적인 과제를 감안하여, 가변 동작 주파수를 이용한 경우라도 성능의 저하를 초래하지 않고 최적의 신호 처리가 실현되는 정보 처리 장치, 정보 기억 장치, 정보 처리 방법, 및 정보 처리 프로그램의 제공을 목적으로 한다.
전술한 기술적인 과제를 해결하기 위하여, 주파수가 가변인 동기 클록의 주파수에 관한 정보가 입력되는 주파수 정보 입력 수단과, 소정의 정보 처리를 행하는 정보 처리부의 제어에 있어서, 상기 정보 처리부의 제어를 위한 동작을 행하기 위해 필요한 시간 파라미터를 기억하는 시간 파라미터 기억 수단과, 상기 주파수 정보 입력 수단에 의해 입력된 제1 클록 주파수에 근거한 소정 시간과, 상기 파라미터 기억 수단에 기억된 상기 시간을 비교하는 비교 수단과, 상기 비교 수단에 의해, 상기 소정 시간이 상기 파라미터로 특정되는 시간을 만족시키고 있지 못할 때, 상기 제1 클록 주파수로부터, 제2 클록 주파수에 근거한 소정 시간으로 설정하는 시간 설정 수단과, 상기 동기 클록이 동작용 클록으로서 공급되고, 클록 주파수에 근거한 소정 시간에 따라 산출된 타이밍에서 상기 정보 처리부의 제어를 위한 동작을 행하는 동작 제어 수단을 구비한 것을 특징으로 한다.
본 발명의 정보 처리 장치에 의하면, 주파수 정보 연산부에는 주파수가 가변인 동기 클록의 주파수 정보가 입력되고, 해당 주파수 정보 연산부에서 주파수 정보의 가산 처리나 디코드 등의 연산 처리가 행해진다. 이 연산 처리 결과에 따라 정보 처리부에서는 필요한 정보 처리가 행해지지만, 이미 주파수 정보가 정보 처리부에서는 얻어지고 있어, 불필요한 시간 대기 등을 생략한 최적화한 처리를 진행시킬 수 있다.
또, 본 발명의 정보 기억 장치는, 주파수가 가변인 동기 클록의 주파수에 관한 정보가 입력되는 주파수 정보 입력 수단과,
소정의 정보 처리를 행하는 정보 처리부의 제어에 있어서, 상기 정보 처리부의 제어를 위한 동작을 행하기 위해 필요한 시간 파라미터를 기억하는 시간 파라미터 기억 수단과,
상기 주파수 정보 입력 수단에 의해 입력된 제1 클록 주파수에 근거한 소정 시간과, 상기 파라미터 기억 수단에 기억된 상기 시간을 비교하는 비교 수단과,
상기 비교 수단에 의해, 상기 소정 시간이 상기 파라미터로 특정되는 시간을 만족시키고 있지 못할 때, 상기 제1 클록 주파수로부터, 제2 클록 주파수에 근거한 소정 시간으로 설정하는 시간 설정 수단과,
상기 동기 클록이 동작용 클록으로서 공급되고, 클록 주파수에 근거한 소정 시간에 따라 산출된 타이밍을 이용하여 정보 기억 동작을 행하는 정보 기억 수단
을 구비한 것을 특징으로 한다.
본 발명의 정보 기억 장치에 의하면, 마찬가지로 주파수 정보 연산부에는 주파수가 가변인 동기 클록의 주파수 정보가 입력되고, 해당 주파수 정보 연산부에서 주파수 정보의 가산 처리나 디코드 등의 연산 처리가 행해진다. 이 연산 처리 결과는, 해당 정보 기억 장치에서는, 정보 기억 처리에 사용되고, 마찬가지로, 불필요한 시간 대기 등을 생략한 최적화 처리를 진행시킬 수가 있다.
도 1은, 본 발명의 정보 처리 장치의 일례를 나타낸 블록도이다.
도 2는, 메모리 장치의 동작을 설명하는 타임 차트로서, (A)는 고정 클록의 경우의 동작, (B)는 가변인 클록 주파수의 신호에 그대로 고정한 타이밍에서 동작시키는 경우의 동작, (C)는 주파수 정보로부터 계산하는 경우의 동작의 각각 타임 차트이다.
도 3은, 주파수 정보의 예를 나타낸 타임 차트로서, (A)는 주파수 정보가 현재의 동작 클록 신호 CLKv의 주파수를 나타낸 경우의 타임 차트이며, (B)는 주파수 정보가 동작 클록 신호 CLKv의 주파수의 변화에 선행하여 다음의 클록의 주파수를 지표(指標)하는 경우의 타임 차트이다.
도 4 (A)와 도 4 (B)는, 주파수 정보의 인코드 방법의 예를 나타낸 테이블로서, (A)는 2비트로 지표하는 예이며, (B)는 주기에 비례한 값의 데이터를 사용하는 예이다.
도 5는, 본 발명의 정보 처리 장치의 일례로서, 메모리 컨트롤러와 SDRAM을 사용한 경우의 블록도이다.
도 6은, 도 5의 SDRAM의 신호와 커맨드의 대응표의 일례를 나타낸 테이블이다.
도 7은, 본 발명의 정보 처리 장치의 일례로서, PDA에 메모리 컨트롤러와 메모리를 내장한 예를 나타낸 블록도이다.
도 8은, 본 발명의 정보 처리 방법의 일례로서, SDRAM에 있어서 센스 증폭기의 데이터에 관한 어드레스의 일치를 보면서 처리하는 경우의 흐름도이다.
도 9는, 본 발명의 정보 처리 방법의 일례로서, 대기 시간의 연산 처리를 주파수 정보에 따라 행하는 경우의 서브 루틴의 일례를 나타낸 흐름도이다.
도 10 (A)와 도 10 (B)은, 본 발명의 정보 처리 장치의 일례에 있어서의 다른 정보 처리 방법의 예를 나타낸 타임 차트이다.
본 발명의 정보 처리 장치의 일례로서 정보 기억 장치인 메모리 장치의 예에 대하여 도면을 참조하면서 설명한다. 본 실시예의 메모리 장치는, SDRAM(Synchronous Dynamic Random Access Memory)으로 이루어지는 메모리(11)와, 그 제어를 위한 메모리 컨트롤러(12)와, 주파수 정보 Infq를 출력하는 주파수 제어부(13)을 주된 구성으로 하고 있다.
메모리(11)는, 본 실시예에 있어서는, 싱크로나스(동기형(同期型)) DRAM이며, 처음에 판독 개시 어드레스를 입력하면, 클록 신호 CLKv에 동기하여 데이터를 연속적으로 출력할 수 있고, 비교적 고속의 데이터 송출이 가능하다. 특히, 본 실시예에서는, 클록 신호 CLKv는 가변이며, 일례를 나타내면 10MHz, 33MHz, 50MHz, 100MHz, 133MHz 등의 클록 주파수를 해당 정보 처리 장치의 사용 상태나 해당 정보 처리 장치가 탑재되는 전자 기기 상태에 따라 전환하도록 구성되어 있다. 가변인 클록 신호 CLKv는, 시스템의 CPU의 외부 클록인 이른바 베이스 클록 자체라도 되고, 해당 메모리(11)의 제어 전용에 생성되는 클록 신호라도 된다. 이 가변인 클 록 신호 CLKv는, 주파수 제어부(13)로부터 송출되지만, 다른 주파수 발생 회로계로부터 직접 공급되는 것으로 해도 된다. 그리고, 메모리(11)의 구체적인 구조예에 대해서는, 후술하지만, 메모리(11)와 메모리 컨트롤러(12)가 다른 칩으로 되는 구성이라도 되고, 메모리(11)은 메모리 코어로 되어, 메모리 컨트롤러(12)와 같은 칩 내에 설치되어 있어도 된다. 메모리(11)에는 이와 같은 가변의 클록 신호 CLKv가 공급되는 동시에, 메모리 컨트롤러(12)로부터의 제어 신호 Sig나, 도시하지 않은 로우 어드레스, 컬럼 어드레스, 데이터 입출력 등의 신호선이 접속된다. 또, 본 실시예에서는, 메모리(11)는 싱크로나스 DRAM이지만, 통상의 DRAM이나 퍼스트 페이지 DRAM, EDO DRAM(Extended Data Out Dynamic Random Access Memory) 등이라도 되고, SDRAM도 DDR SDRAM(Double Date Rate Synchronous Dynamic Random Access Memory)이라도 되고, DRDRAM(Direct Rambus Dynamic Random Access Memory) 등의 메모리라도 된다. 또한, 메모리(11)는 DRAM에 한정되지 않고, SRAM(Static Random Access Memory)나 ROM(Read-Only Memory), 플래시 메모리 등이라도 된다. 또, 본 명세서에 있어서 메모리를 포함하여 구성되는 메모리 장치 또는 정보 처리 장치로서는, 메모리부를 내장한 마이크로 컴퓨터나 그 외의 신호 처리 칩 등이라도 된다.
메모리 컨트롤러(12)는 메모리(11)의 동작을 제어하기 위한 제어 신호 Sig를 출력하기 위한 디바이스이며, 제어 신호 Sig는 CS(칩 셀렉트), RAS(로우 어드레스 스트로브), CAS(컬럼 어드레스 스트로브), WE(라이트 이네이블), CKE 등의 각종 신호를 총칭한 것이며, 복수개의 신호로 이루어지는 신호군을 의미한다. 이 메모리 컨트롤러(12)에도 가변인 클록 신호 CLKv가 공급되고, 제어 신호 Sig의 출력 타이 밍을 동기시키도록 하고 있다. 또한, 이 메모리 컨트롤러(12)에서는, 주파수 제어부(13)로부터의 주파수 정보 Infq가 입력되고 있고, 이 주파수 정보 Infq에, 클록 신호 CLKv에 관한 주파수의 정보가 포함된다. 이 주파수 정보 Infq는 현재의 클록 신호 CLKv에 대한 정보로 할 수 있지만, 시간축 상 앞의 클록 신호 CLKv에 대한 주파수 정보 Infq라도 된다. 일례로서 주파수 정보 Infq는 코드화되어 있고, 코드화의 예에 대하여는 후술한다. 또, 주파수 정보 Infq는 가변의 클록 신호 CLKv 자체나 그 선형 변환한 정보라도 된다. 메모리 컨트롤러(12)에서는, 입력한 주파수 정보 Infq를 사용하여 연산 처리가 행해지고, 후술하는 같은 연산 결과를 반영한 메모리(11)의 최적의 제어가 행해진다.
주파수 제어부(13)는 주파수 정보 Infq를 출력하는 회로부이며, 본 실시예에서는 가변인 클록 신호 CLKv도 해당 주파수 제어부(13)로부터 출력되도록 구성된다. 주파수 제어부(13)는 CPU 등으로의 커맨드에 따라, 발생시키는 클록 신호 CLKv의 주파수를 바꿀 수 있도록 구성되어 있고, 예를 들면, 소프트 오프시, 대기시, 슬립 모드시 등에서는 동작 클록을 떨어뜨려 전력 소비를 저하시키는 것이 가능해진다. 이 주파수 제어부(13)도 메모리(11)나 메모리 컨트롤러(12)와 같은 칩으로 하는 구성이라도 되고, 각각 별개의 칩으로 해도 된다.
도 2는 본 실시예의 메모리 장치의 동작을 설명하는 타임 차트이며, 도 2 (A)는 100MHz의 고정된 주파수에서의 메모리(11)의 리드(판독) 동작을 나타낸 도면이며, 도 2의 (B)는 비교예의 동작을 나타낸 도면으로서, 가변인 주파수에 그대로 고정한 타이밍에서 동작시키는 경우의 처리를 도면이며, 도 2의 (C)는 주파수 정보 로부터 계산하는 제어 방법의 예이다. 도 2의 (A)~(C)에 있어서 신호 CLK는 고정 클록 신호이며, 신호 CLKv는 가변 클록 신호이며, 커맨드(Command) 신호의 부분 중, "A"는 액티베이트 동작, "R"는 리드 동작, "P"는 프리 챠지 동작의 각각 커맨드 발행의 기간을 나타낸다.
SDRAM의 제어에 있어서는, 통상, 액티베이트 동작으로부터 프리 챠지 동작까지의 시간인 Tras(RAS 액티베이트 시간), 액티베이트 동작으로부터 리드 동작까지의 시간인 Trcd(RAS-CAS 지연 시간), 프리 챠지 동작으로부터 액티베이트 동작까지의 시간인 Trp(프리 챠지 시간) 등의 파라미터가 있고, 커맨드 발행에는 최저라도 이들 시간만 기다릴 필요가 있고, 기다리지 않는 경우에는 동작이 보증되지 않게 된다.
여기서 본 실시예에 있어서의 가변 주파수의 클록 신호에 따른 동작을 설명하기 전에, 주파수가 변화하지 않는 고정 주파수의 경우에 대하여 간단하게 설명하면, 동작 클록의 주파수가 소정의 주파수로 고정되는 경우, 그 최적화는 비교적 용이한 것으로 된다. 즉, 도 2의 (A)에 나타낸 바와 같이, 100MHz의 고정 주파수로 동작시키는 경우에는, 해당 SDRAM의 시간 파라미터{Tras, Trcd, Trp}가 {40ns, 20ns, 20ns}, CAS 레이텐시가 2일 때는, RAS 액티베이트 시간 Tras가 4클록, RAS-CAS 지연 시간 Trcd가 2클록, 프리 챠지 시간 Trp가 2클록의 각각 대기 시간이 되어, 이 100MHz의 고정 주파수에서의 동작에서는 최적으로 제어되고 있다.
그런데, 동작 클록의 주파수를 가변으로 한 경우에, 그대로 고정 주파수의 제어 방식을 사용했을 때는, 1클록의 기간이 길어진 저주파수 부분에서 여분의 시간 대기가 생기고, 이것이 전체적으로는 성능의 저하를 가져온다. 즉, 도 2의 (B)에 나타낸 바와 같이, 최초의 액티베이트 동작 ("A")의 커맨드 발행의 클록의 상승에서 개시하는 RAS 액티베이트 시간 Tras는 4클록 분의 기간인 채이며, 도 2의 (B)에서는 최초의 2클록의 주파수가 50MHz라는 반(半)의 클록 주파수이므로, 본래 필요한 대기 시간은 지나고 있음에도 불구하고, 꼭 100MHz의 2클록 분만큼 긴 RAS 액티베이트 시간 Tras으로 되어 버린다. 다음의 액티베이트 동작("A")의 RAS 액티베이트 시간 Tras는, 100MHz의 3클록분만큼 긴 RAS 액티베이트 시간 Tras으로 되어 버린다. 마찬가지로 RAS-CAS 지연 시간 Trcd, 프리 챠지 시간 Trp도 동작 클록 주파수의 변화에 따라 여분의 대기 시간이 생겨 버린다. 마찬가지로 RAS-CAS 지연 시간 Trcd, 프리챠지 시간 Trp도 동작 클록 주파수의 변화에 따라 여분의 대기 시간이 생겨 버린다.
그래서, 본 실시예의 메모리 장치에서는, 동작 클록의 주파수가 변화된 경우라도, 주파수 정보 Infq가 이용되어 정확한 연산 처리가 행해지고, 도 2의 (C)에 나타낸 바와 같이, 그 주파수에 따른 신호 처리가 행해진다. 즉, 메모리 컨트롤러(12)에는, 도 1에 나타낸 바와 같이 주파수 제어부(13)로부터 주파수 정보 Infq가 데이터로서 송출되고 있고, 이 메모리 컨트롤러(12)에서는 클록 신호의 주기를 산출할 수 있다. 따라서, 여분으로 커맨드 발행의 타이밍이 기다리게 되는 경우에는, 그 전에 메모리 컨트롤러(12)로부터 메모리(13)에 대하여 커맨드를 발행하고, 낭비가 없는 고속 처리가 실현되게 된다. 도 2의 (C)를 참조하여 상세하게 설명하면, 메모리 컨트롤러(12)가 주파수 제어부(13)로부터 액티베이트 동작("A")의 커맨드 발행 종료후에 계속되는 주파수 정보 Infq로서 50MHz인 정보를 리드 동작("R")의 커맨드 발행의 타이밍의 적어도 1개전의 클록의 부분에서 받고 있고, 그 주파 수 정보 Infq에 따라 액티베이트 동작("A")의 커맨드 발행용의 클록에 이어서 연속적으로 다음의 리드 동작("R")의 커맨드 발행의 타이밍이 추종한다. 만일, 본 실시예의 메모리 장치를 사용하지 않는 경우에는, 도 2의 (A)나 (B)에 나타낸 바와 같이, 1클록 분만큼 이격되어 리드 동작("R")의 커맨드의 발행의 타이밍이 오게 되지만, 본 실시예의 메모리 장치의 경우는, 주파수 제어부(13)로부터의 주파수 정보 Infq에 의해 액티베이트 동작("A")의 커맨드 발행과 다음의 리드 동작("R")의 커맨드 발행의 타이밍을 연속적으로 해도 필요한 동작이 확보되는 것이 메모리 컨트롤러(12)로 이미 인식되어 있다. 따라서, 연속적인 커맨드 발행을 행하여 메모리(11)를 최적으로 제어하고, 여분의 대기 시간 등을 생략하여 전체적인 고속화를 도모할 수 있다.
메모리 컨트롤러(12)는, 적어도 액티베이트 동작("A")의 커맨드 발행 종료시부터 다음의 리드 동작("R")의 커맨드 발행 종료할 때까지의 기간의 주파수 정보 Infq에 따라 필요한 웨이트 시간인 RAS-CAS 지연 시간 Trcd를 만족시키는 경우에 리드 동작("R")의 커맨드를 발행해도 된다. 또는 리드 동작("R")의 커맨드 발행 중의 주파수가 100MHz인 것으로 가정하여, 리드 동작("R")의 커맨드 발행전까지의 주파수 정보 Infq에 근거하여, 필요한 웨이트 시간인 RAS-CAS 지연 시간 Trcd를 만족시키는 경우에 리드 동작("R")의 커맨드를 발행해도 된다.
또 마찬가지로, 메모리 컨트롤러(12)는, 주파수 정보 Infq에 따라, 필요한 웨이트 시간을 만족시키고, 프리 챠지 시간 Trp나 RAS 액티베이트 시간 Tras가 최적으로 짧게 되도록 액티베이트 동작("A")의 커맨드나 프리 챠지 동작("P")의 커맨드의 발행을 행한다.
여기서, 필요한 동작이 확보되는 것이 메모리 컨트롤러(12)에서 이미 인식되는 점에 대하여 추가로 설명하면, 도 2의 (C)에서는, 2클록째가 주파수 정보 Infq에 의해 50MHz인 것으로 인식되고, 그 주기가 20ns인 것이 계산되게 된다. 여기서 RAS-CAS 지연 시간 Trcd는 본 SDRAM에서는 20ns이며, 클록의 주기가 20ns이면 확보되는 것을 알 수 있다. 따라서, 메모리 컨트롤러(12)는 액티베이트 동작("A")의 커맨드 발행과 다음의 리드 동작("R")의 커맨드 발행을 연속 클록으로 하는 제어를 행하고, 이 연속적인 커맨드의 발행에 의해 여분의 대기 시간 등을 생략하여, 전체적인 고속화가 실현된다.
다음에, 주파수 정보 Infq에 대하여 도 3 및 도 4를 참조하여 보다 상세하게 설명한다. 주파수 정보 Infq는, 일례로서 가변 클록 신호 CLKv의 주파수를 지표하는 데이터 비트로 할 수 있다. 주파수 정보 Infq는, 도 3의 (A)에 나타낸 바와 같이, 현재의 동작 클록 신호 CLKv의 주파수를 나타낸 것으로 해도 되고, 또는 도 3의 (B)에 나타낸 바와 같이, 동작 클록 신호 CLKv의 주파수의 변화에 선행하여 다음의 클록의 주파수를 지표하도록 해도 된다. 또, 도시를 생략하지만, 주파수의 변화점만을 지표하는 신호라도 되고, 또한, 미래의 동작 클록 신호 CLKv로서 다음의 클록의 것에 한정되지 않고, 소정 수의 복수개 클록 후의 주파수를 지표하도록 해도 된다.
클록의 주파수를 지표하는 방법으로서는, 주파수 정보 Infq로서 코드화한 정보를 사용하고, 그것을 디코드하여 이용할 수 있다. 도 4 (A)와 도 4 (B)에는, 2 종류의 인코드 방법을 테이블 형식으로 나타내지만, 인코드 방법은 이들에 한정되지 않고 다른 부호화 방법을 이용해도 된다. 도 4 (A)의 인코드 방법은 가변인 클록 신호 CLKv의 주파수에 맞추어 각각 2비트의 데이터를 할당하는 예이다. 본 예에서는, 클록 신호 CLKv의 주파수가 10MHz 시에｛00｝이 할당되고, 주파수가 33MHz 시에｛01｝이 할당되고, 주파수가 50MHz 시에｛10｝이 할당되고, 주파수가 100MHz 시에｛11｝이 할당된다. 이 방식에서는, 주파수가 10배 변화된 경우, 예를 들면 클록 신호의 주파수가 10MHz에서 100MHz로 변화된 경우라도, 데이터 길이는 2비트인 채이며, 디코드시의 처리나 회로 구성을 복잡화하지 않고 처리할 수 있게 된다.
도 4 (B)의 인코드 방법은 가변인 클록 신호 CLKv의 주파수의 역수(逆數)에 맞춘 데이터를 할당하는 예이다. 클록 신호 CLKv의 주파수의 역수는 각 주파수에 있어서의 1클록 분의 주기에 대응한다. 본 예에서는, 클록 신호 CLKv의 주파수가 10MHz 시에｛10｝이 할당되고, 주파수가 33MHz 시에｛3｝이 할당되고, 주파수가 50MHz 시에｛2｝가 할당되고, 주파수가 100MHz 시에｛1｝이 할당된다. 이들 데이터는, 데이터가 나타내는 값 그 자체가 1클록 분의 주기에 대응하는 것이므로, 단순한 곱셈에 의해 대기 시간 등을 형성할 수 있다. 즉, 클록 신호 CLKv의 주파수가 10MHz, 33MHz, 50MHz, 100MHz 시에는, 클록 주기는 100ns, 30ns, 20ns, 10ns이며, 이들은 앞의 데이터 값에 10ns분을 곱셈함으로써 용이하게 산출할 수 있게 된다.
다음에, 도 5 및 도 6을 참조하면서, 본 실시예의 메모리 장치에 대하여 보다 상세하게 설명한다. 도 5에는 메모리 컨트롤러(30)와 메모리 유닛(31)이 나타 나고 있고, 본 실시예에 있어서는, 메모리 컨트롤러(30)에 주파수 정보 Infq가 입력되어 있고, 동작 클록 신호의 주파수가 변화된 경우에도 최적화된 동작을 행한다.
먼저, 메모리 컨트롤러(30)는 전술한 바와 같이 주파수 제어부로부터의 주파수 정보 Infq가 입력되어, 소정의 타이밍에서 커맨드의 발행을 행한다. 도 6은 신호와 커맨드의 대응표의 일례이며, 바 기호는 간단하므로 생략하고 있다. CS(칩 셀렉트) 신호가 "L"(저레벨)이 되었을 때, 해당 메모리 유닛(31)이 선택되어 있는 상태로 된다. 전술한 바와 같이 액티베이트 동작 "A", 리드 동작 "R", 프리 챠지 동작 "P"의 각각 커맨드는, RAS(로우 어드레스 스트로브), CAS(컬럼 어드레스 스트로브), WE(라이트 이네이블)의 조합에 의해 형성된다. 구체적으로는, RAS 신호가 "L" 레벨, CAS 신호가 "H" 레벨, WE신호가 "H" 레벨의 조합으로 액티베이트 동작의 커맨드가 구성되며, RAS 신호가 "H" 레벨, CAS 신호가 "L" 레벨, WE신호가 "H" 레벨의 조합으로 리드(판독)동작의 커맨드가 구성되며, RAS 신호가 "H" 레벨, CAS 신호가 "L" 레벨, WE신호가 "L" 레벨의 조합으로 라이트(기입)동작의 커맨드가 구성되며, RAS 신호가 "L" 레벨, CAS 신호가 "H" 레벨, WE신호가 "L" 레벨의 조합으로 프리 챠지 동작의 커맨드가 구성된다. 따라서, 예를 들면 전술한 바와 같이, 클록 신호 CLKv의 주파수가 변화하는 경우에 있어서, 도 2의 (C)의 제2 번째의 클록과 같이, 액티베이트 동작을 위한 커맨드 발행으로부터 리드 동작을 위한 커맨드 발행을 연속적으로 행하는 경우에는, RAS 신호가 "L" 레벨, CAS 신호가 "H" 레벨였던 것을 RAS 신호가 "H" 레벨, CAS 신호가 "L" 레벨에 각각 시프트시키도록 신호를 송 출하면 되고, 이 레벨 시프트를 주파수 제어부로부터의 주파수 정보 Infq에 근거하는 연산 결과로 행하도록 하고 있다.
메모리 유닛(31)은, 메모리 뱅크(55)와, 각 셀의 충전된 전하를 증폭시키는 센스 증폭기(56)나, 그 외의 주변 회로로 구성된다. 메모리 뱅크(55)는, 실제로 데이터를 기억하는 것이며, 복수개의 셀(55a)로 구성되어 있다. 각 셀(55a)은, 콘덴서형의 구성으로 되어 있고, 데이터에 대응하여, 각 셀(55a)을 전하가 충전된 상태로 하거나, 또는 충전되지 않는 상태로 함으로써, 각 셀(55a)의 충전 상태의 패턴에 의해 데이터를 기억하는 것이다. 지금의 경우, 셀(55a)은, 1개의 메모리 뱅크(55)에 대하여 8×8개 형성되어 있는 예를 나타내고 있지만, 당연한 것으로서, 셀(55a)의 수는, 이 이외의 수라도 된다.
또, 메모리 뱅크(55) 상의 행마다의 셀(55a)의 모임(gathering)은, 특히 페이지(55b)라고 한다. 또한, 메모리 뱅크(55)는, 도시하지 않은 리프레시 제어 회로의 리프레시 타이밍 발생기로부터 리프레시 신호가 입력되거나, 또는 행 셀렉터(53)로부터 판독 신호가 입력되면, 신호가 입력된 행에 대응하는 페이지(55b) 단위로, 각 셀(55a)의 전하를 센스 증폭기(56)에 전송한다. 그리고, 도 3 중, 메모리 뱅크(55)의 종횡으로 표시된 번호(0 내지 7)는, 메모리 뱅크(55)의 각 셀(55a)의 수직 방향의 위치를 나타내는 행, 및 수평 방향의 위치를 나타내는 예의 각각의 번호를 나타내고 있다.
센스 증폭기(56)는, 행 셀렉터(53)에 의해 지정된 페이지(55b)의 셀(55a)의 데이터가 전송되어 오면, 그것을 받고, 또한, 소정의 전위까지 증폭하고, 다시, 원 래의 페이지(55b)로 전송한다. 이 때, 전하가 축적된 상태에서, 열(列) 셀렉터(57)로부터 지정된 열의 데이터를 판독 신호가 입력되면, 센스 증폭기(56)는, 지정된 열의 데이터를 판독하여, 출력 앰프(58)에 출력한다.
그리고, 도 5의 센스 증폭기(56)는, 1페이지(55b)분의 셀(55a)의 전하밖에 증폭할 수 없는 구성으로 되어 있다. 그러므로, 리프레시 처리, 또는 판독 처리 중 어느 하나의 1페이지 분의 처리밖에 처리할 수 없기 때문에, 셀프 리프레시 타이밍 발생기로부터 발생되는 리프레시 신호, 또는 행(行) 셀렉터(53)로부터 발생되는 판독 신호는, 이들 처리가, 어느 하나의 행에 대하여 실행되는 타이밍으로 되게 발생되도록 도시하지 않은 CPU에 의해 제어된다. 또, 센스 증폭기(56)는, 복수개의 페이지(행)에 대하여, 리프레시 처리, 또는 판독 처리를 동시에 병렬 처리할 수 있도록 복수개로 설치하도록 해도 된다.
열 어드레스 래치(52)는, 메모리 컨트롤러(30)로부터 입력되는 CAS 신호를 수신하면, 동작 상태를 온으로 하고, 메모리 뱅크(55) 상의 셀(55a)의 위치를 나타내는 어드레스의 열의 정보를 열 셀렉터(57)에 출력한다. 열 셀렉터(57)는, 열 어드레스 래치(52)로부터 입력된 열에 대응하는 센스 업(56) 상의 데이터의 판독 신호를 센스 업(56)에 출력하고, 출력 앰프(58)에 판독한다. 출력 앰프(58)는, 입력된 전하를 더욱 배증(倍增)하여, 메모리 컨트롤러(30)를 통하여 CPU에 데이터를 출력한다.
다음에, CPU로부터의 지령에 의해 메모리 컨트롤러(30)가 메모리 뱅크(55)의 셀(55a)의 데이터를 판독하는 동작에 대하여 설명한다. 예를 들면, CPU로부터의 지령에 의해, 메모리 컨트롤러(30)이 DRAM의 메모리 뱅크(55)의 제6행 제4열째의 셀(55a)의 데이터를 판독하려는 경우, CPU는, 메모리 컨트롤러(30)에 제6행 제4열째의 셀(55a)의 데이터를 판독하도록 지령한다. 메모리 컨트롤러(30)의 제어 신호 발생부는, 이 지령을 받아들이면, RAS 신호를 행 어드레스 래치(51)에 출력한 후, 대응하는 어드레스의 신호를 행 어드레스 래치(51), 및, 열 어드레스 래치(52)에 출력한다. 행 어드레스 래치(51)는, RAS 신호를 제어 신호 발생부로부터 받으면, 그 동작을 온으로 하여, 계속해 수신되는 어드레스 정보의 행의 정보를 행 셀렉터(53)에 출력한다. 따라서, 지금의 경우, 「제6행째」라는 정보가, 행 셀렉터(53)에 출력된다.
행 셀렉터(53)는, 행 어드레스 래치(51)로부터 입력된 행의 정보에 따라, 그 행에 대응하는 페이지(55b)의 셀(55a)의 전하를 센스 증폭기(56)에 전송시키는 판독 신호를 출력한다. 그러면, 지금의 경우, 메모리 뱅크(55) 상의 도면 중 실선으로 둘러싸인 제6행째의 페이지(55b)의 셀(55a)의 전하가, 센스 증폭기(56)에 출력된다. 센스 증폭기(56)는, 전송되어 온 전하의 전하량을 소정값까지 증폭시킨다.
이 때, 제어 신호 발생부는, CAS 신호를 열 어드레스 래치(52)에 출력하는 동시에, 어드레스 신호를 행 어드레스 래치(51), 및 열 어드레스 래치(52)에 출력한다. 열 어드레스 래치(52)는, CAS 신호를 제어 신호 발생부로부터 받으면, 그 동작을 온으로 하여, 계속해 수신되는 어드레스 정보의 열의 정보를 열 셀렉터(53)에 출력한다. 따라서, 지금의 경우, 「제4 열째」라는 정보가, 열 셀렉터(57)에 출력된다.
열 셀렉터(57)는, 입력된 열의 정보에 따라, 그 열에 대응하는 센스 증폭기(56)로 증폭된 전하를 출력 앰프(58)에 전송시키는 판독 신호를 출력한다. 즉, 지금의 경우, 센스 증폭기(56)는, 이 판독 신호에 따라, 도면 중 실선으로 둘러싸인 제4 열째의 셀(55a)의 전하가, 출력 앰프(58)에 출력된다. 출력 앰프(58)는, 전송되어 온 전하의 전하량을 전송에 필요한 소정값까지 증폭시킨 후, 메모리 컨트롤러(30)를 통하여 CPU에 데이터를 출력한다. 그리고, 이 후, 센스 증폭기(56)는, 증폭한 제6행째의 페이지(55b)의 전하를, 다시 메모리 뱅크(55) 상의 원래의 셀(55a)로 되돌린다. 따라서, 데이터의 판독이 이루어진(지금의 경우, 제6행째) 페이지(55b) 상의 8개의 셀(55a)은, 충전 전하량이 원래의 상태(풀 챠지 상태)로 되돌려지고 있다.
다음에, 도 7을 참조하면서, 본 발명의 메모리 장치를 탑재한 PDA(Personal Digital Assistance)의 예에 대하여 설명한다. 이 PDA는 도시하지 않은 액정 표시부나 터치 패널 등에 접속되는 PDA 코어부(60)를 가지고 있고, 이 PDA 코어부(60)에는, 필요한 정보 처리 순서를 진행시키는 CPU(61)나 코프로세서(62)가 설치되어 있다. CPU(61)는 버스 라인(66)에 접속되어 있고, 이 버스 라인(66)을 통하여 저속인 회로부에의 접속부로 되는 버스 브리지(67), 고속의 묘화를 실현하는 그래픽 엔진(63), 화상 읽기를 행하는 카메라와의 접속을 위한 카메라 인터페이스(65), 액정 표시부에의 신호의 송수신을 행하는 LCD(Liquid Crystal Display) 컨트롤러(64) 등이 접속되어 있다.
버스 브리지(67)에는, USB(Universal Serial Bus) 컨트롤러(81), I/O용의 I/O버스(82), 터치 패널 인터페이스(83), 키보드(key)나 죠그 다이얼(JOG), 범용 I/O 포트(GPIO) 발광 다이오드(LED) 등의 인터페이스(84) 등의 회로가 접속되고, 또한 클록 신호 CLKv와 그 주파수 정보 Infq를 출력하는 주파수 제어부(76)도 버스 브리지(67)에 접속되어 있다.
전술한 버스 라인(66)에는, 또한 정보 기억 디바이스인 임베디드(Embedded DRAM) DRAM(eDRAM)(71) 및 DRAM 컨트롤러(72)가 접속하도록 구성되며, 또한 외부 메모리 컨트롤러(73)도 접속한다. DRAM 컨트롤러(72)는, 임베디드 DRAM(71)에 대한 제어 신호를 보내는 회로부이며, 특히 본 실시예에서는, 예를 들면 주파수 제어부(76)로부터 가변인 클록 신호 CLKv의 주파수 정보 Infq가 공급된다. DRAM 컨트롤러(72)는 주파수 정보 Infq를 이용하여 디코드 등의 연산 처리를 행하고, 클록 신호 CLKv의 주파수가 바뀌었을 때에도 임베디드 DRAM(71)의 최적의 처리를 행한다. 이들 임베디드 DRAM(71)와 DRAM 컨트롤러(72)로 이루어지는 메모리 시스템(41)에서는, 클록 신호 CLKv의 주파수가 바뀌었을 때, 주파수 정보 Infq에 따른 처리로 여분의 대기 시간을 생략한 고속처리가 가능하다.
또, 메모리 시스템(41)만이 아니고, 외부 메모리 컨트롤러(73)에 대하여도 가변인 클록 신호 CLKv의 주파수 정보 Infq를 공급할 수 있다. 외부 메모리 컨트롤러(73)는, 외부 메모리 버스를 통하여 접속하는 ROM(74)이나 SDRAM(75)에 대한 제어 신호를 송출하는 회로이다. 이 외부 메모리 컨트롤러(73)에도 주파수 정보 Infq가 이용되어 디코드 등의 연산 처리를 행하고, 클록 신호 CLKv의 주파수가 바뀌었을 때 ROM(74)이나 SDRAM(75)에서의 여분의 대기 시간을 생략한 최적의 처리를 행한다. 이들 외부 메모리 컨트롤러(73)로 이루어지는 컨트롤러부(42)와 ROM(74) 및 SDRAM(75)으로 이루어지는 메모리부(43)로 메모리 시스템이 구성되며, 전술한 메모리 시스템(41)과 마찬가지로 고속처리가 실현된다. 그리고, 전술한 구성예에서는, DRAM 컨트롤러(72)와 외부 메모리 컨트롤러(73)의 양쪽이 주파수 정보 Infq를 사용하여 여분의 대기 시간을 생략한 고속 처리를 하는 것으로 하고 있지만, 어느 한쪽만이 그와 같은 주파수 정보 Infq를 사용하여 고속화를 도모하는 것으로 해도 된다. 또, 외부 메모리 컨트롤러(73)에 접속하는 메모리로서 ROM(74)이나 SDRAM(75)은 예시에 지나지 않고 다른 메모리나 다른 신호 처리 소자 등이라도 된다. 또한, 외부 메모리 컨트롤러(73)와 DRAM 컨트롤러(72)에 각각 공급되는 주파수 정보 Infq도 같은 것으로 해도 되고, 상이한 클록 신호를 사용하는 경우 등에서는 상이한 주파수 정보 Infq를 사용하도록 해도 된다.
다음에, 도 8 및 도 9를 참조하여, 본 실시예의 메모리 장치에서의 정보 처리 방법에 대하여 그 순서를 따라 설명한다. 이와 같은 정보 처리 방법은, 예를 들면 메모리 컨트롤러의 하드웨어의 동작의 일례를 나타낸 것이며, 또한, 예를 들면, 본 발명의 정보 처리 장치가 마이크로 컴퓨터 등의 형식으로 있는 경우에는, 필요한 매체 형식으로 공급한 프로그램을 소정의 컨트롤러에 읽어들여 실행할 수도 있다.
먼저, 주된 프로그램의 흐름인 도 8의 흐름에 대하여 설명하기 전에, 도 9의 서브 루틴 ＃1의 흐름에 대하여 설명한다. 서브 루틴 ＃1이 개시한 후에는, 스텝 S21에서는 이미 해당하는 제한을 만족시켰는지 여부가 판단된다. 해당하는 제한이 란, 예를 들면 그 메모리의 성능에 의존하는 제한이지만, SDRAM의 시간 파라미터{Tras, Trcd, Trp}가 {40ns, 20ns, 20ns}였을 경우에는, 커맨드 발행의 대상에 걸리는 시간이 이미 경과했는지 여부가 판단된다. 이미 해당하는 제한을 만족시킨 경우(YES)에는, 서브 루틴 ＃1로부터 도 8의 프로그램 루틴으로 돌아온다.
스텝 S21에서는 이미 해당하는 제한을 만족시키고 있지 않은 경우(NO)에는, 스텝 S22로 진행하여 대기 시간 레지스터가 리셋된다. 이 대기 시간 레지스터가 리셋된 후, 스텝 S23에서 레지스터의 값에 예를 들면 다음 스텝의 클록의 주파수 상태의 주기의 값, 또는 그에 비례한 수치를 가산한다. 여기서 상기 가산 처리에 주파수 정보 Infq가 사용된다. 이 가산 처리에 의해, 다음 스텝의 클록의 주파수 상태를 반영한 대기 시간 레지스터가 형성되고, 다음의 스텝 S24에서 상기 대기 시간 레지스터의 값이 커맨드 발행을 위한 대기 시간을 만족시켰는지 여부가 판단된다. 이 스텝 S24에서 대기 시간 레지스터의 값이 커맨드 발행을 위한 대기 시간을 만족시킨 경우(YES)에서는, 전술한 스텝 S21과 마찬가지로 서브 루틴 ＃1로부터 도 8의 프로그램 루틴으로 돌아온다. 스텝 S24에서 대기 시간 레지스터의 값이 커맨드 발행을 위한 대기 시간을 만족시키고 있지 않은 경우(NO)에서는, 스텝 S25로 진행하여, 1클록 대기하게 된다. 이 1클록의 대기 후, 스텝 S23으로 복귀하고, 다시 레지스터의 값에 예를 들면 현재의 주파수 상태의 주기의 값, 또는 그에 비례한 수치를 가산하고, 마찬가지의 처리를 행한다.
이와 같이, 도 9의 서브 루틴 ＃1의 각 순서로부터는 제어해야 할 메모리의 제한인 시간 파라미터라는 비교가 행해지고, 제한이 만족된 상태에서는 다음의 클 록까지 기다리는 일 없이 신호 처리가 진행되게 된다. 따라서, 여분의 대기 시간을 생략한 고속처리가 가능하다. 스텝 S23에서의 처리에는, 현재의 주파수 상태의 주기의 값, 또는 그에 비례한 수치가 가산되고, 상기 가산 처리에는 주파수 정보 Infq가 유효하게 사용된다.
도 8은 컨트롤러에 있어서의 주된 프로그램의 흐름을 나타낸 도면이며, 프로그램의 개시 후, 컨트롤러가 CPU로부터 리퀘스트를 수신한 것으로 한다(스텝 S11). 그러면, 스텝 S12에서 다음에 읽거나 또는 쓰는 어드레스와 DRAM의 해당하는 센스 증폭기의 현재 상태가 조사되고, 그 결과에 따라, 상이한 처리를 개시하도록 점프가 행해진다.
스텝 S12에서 센스 증폭기에 다른 로우 어드레스의 데이터가 들어가 있는 경우에는, 스텝 S13으로 진행하고 RAS 액티베이트 시간 Tras에 관한 처리가 진행된다. 이 RAS 액티베이트 시간 Tras에 관한 처리는, 먼저 도 9에 나타낸 서브 루틴 ＃1이 사용된다. 기본적으로 도 9의 서브 루틴 ＃1은 시간 대기 루틴이며, 소요 시간의 시간 대기가 종료한 시점에서 스텝 S14로 진행하고, 프리 챠지의 커맨드를 발행한다. DRAM 측에서는, 프리 챠지의 커맨드를 받아 센스 증폭기에 존재하고 있는 데이터를 소정의 각 메모리 셀에 충전한다.
이 프리 챠지의 커맨드를 발행한 후, 스텝 S15로 진행하여, 프리 챠지 시간 Trp에 관한 처리가 진행된다. 이 프리 챠지 시간 Trp에 관한 처리에도 먼저 도 9에 나타낸 서브 루틴 ＃1이 사용된다. 마찬가지로 서브 루틴 ＃1은 시간 대기 루틴이며, 소요 시간의 시간 대기가 종료한 시점에서 스텝 S16으로 진행하여, 액티베 이트의 커맨드를 발행한다. DRAM 측에서는, 액티베이트의 커맨드를 받아 소정의 어드레스에 관한 각 메모리 셀의 데이터를 센스 증폭기에 판독 증폭한다.
이 액티베이트의 커맨드를 발행한 후, 스텝 S17로 진행하고, RAS-CAS 지연 시간 Trcd에 관한 처리가 진행된다. 이 RAS-CAS 지연 시간 Trcd에 관한 처리에도 먼저 도 9에 나타낸 서브 루틴 ＃1이 사용된다. 서브 루틴 ＃1은 시간 대기 루틴이므로, 소요 시간의 시간 대기가 종료한 시점에서 스텝 S18로 진행하고, 리드 또는 라이트의 커맨드를 발행한다. DRAM 측에서는, 리드 또는 라이트의 커맨드를 받아 소정의 어드레스에 관한 각 메모리 셀의 데이터를 센스 증폭기의 노드로부터 판독 또는 센스 증폭기의 노드에 대하여 기입한다. 이 신호가 판독되고, 또는 기입되게 된다. 이어서, 스텝 S19로 진행하고, 다음의 리퀘스트의 대기 상태로 들어간다.
스텝 S12에서 센스 증폭기에 데이터가 들어가 있지 않은 경우에는, 프리 챠지 동작이 불필요해진다. 따라서, 스텝 S13이 스킵되어 프리 챠지의 발행(스텝 S14)도 생략된다. 센스 증폭기에 데이터가 들어가 있지 않은 경우, 스텝 S12로부터 스텝 S15로 진행하고, 거기로부터 프리 챠지 시간 Trp에 관한 처리와, RAS-CAS 지연 시간 Trcd에 관한 처리가 먼저 설명한 시간 대기 루틴인 서브 루틴 ＃1을 사용하여 각각 진행된다. 최종적으로, 스텝 S19로 진행하여, 다음의 리퀘스트의 대기 상태로 들어가는 것은, 스텝 S12에서 센스 증폭기에 다른 로우 어드레스의 데이터가 들어가 있는 경우와 마찬가지이다.
마지막으로, 스텝 S12에서 센스 증폭기에 들어가 있는 데이터의 로우 어드레 스와 해당 리드 또는 라이트의 동작에 관한 데이터의 로우 어드레스가 일치하는 경우, 프리 챠지 동작만아니라 액티베이트 동작도 불필요해진다. 따라서, 스텝 S13으로부터 스텝 S16까지가 스킵되어 프리 챠지의 발행(스텝 S14) 및 액티베이트의 발행(스텝 S16)도 생략된다. 따라서, 스텝 S12로부터 스텝 S17로 진행하여, RAS-CAS 지연 시간 Trcd에 관한 처리가 시간 대기 루틴인 서브 루틴 ＃1을 사용하여 각각 진행된다. 그리고, 최종적으로 스텝 S19로 진행하고, 다음의 리퀘스트의 대기 상태에 들어가는 것은, 스텝 S12에서 센스 증폭기에 다른 로우 어드레스의 데이터가 들어가 있는 경우와 마찬가지이다.
이와 같이, 본 실시예의 정보 처리 장치에서는, 리드 또는 라이트에 관한 어드레스와 센스 증폭기에 남아 있는 데이터의 어드레스와의 비교가 행해지고, 일치하는 경우는 그 데이터가 그대로 사용되므로, 고속의 판독이나 기입이 실현되게 된다. 또, 커맨드 발행의 타이밍 제어에는, 도 9에 나타낸 시간 대기 프로그램이 이용되게 되어, 그 시간 대기 계산에는 주파수 정보 Infq가 사용되므로, 여분의 대기 시간을 생략한 고속처리가 실현되게 된다. 또, 환언하면, 고속 동작을 실현하면서도, 대기시나 슬립 모드시 등의 기간에서는, 천천히 한 클록에도 확실하게 동작하게 되어, 역으로 전체적으로 소비 전력을 충분히 억제할 수 있게 된다. 그리고, 전술한 일련의 처리는 하드웨어로 실행시키는 경우도 가능하지만, 소프트 웨어에 의해 실행시키는 경우도 가능하다.
그리고, 전술한 실시예에 있어서는, 주로 메모리 등의 기억 소자의 컨트롤러에 주파수 정보 Infq를 판독 제어를 조정하는 기구를 설치한 것으로서 설명하고 있 지만, 이것에 한정되지 않고, 다른 신호 처리 소자나 회로 등에 가변 클록이 공급되는 경우라도 되고, 그 가변 클록 신호의 주파수 정보를 연산 처리함으로써, 필요한 대기 시간의 계산 등에 의해 최적화된 정보 처리를 행하는 회로라도 된다.
또, 전술한 실시예에 있어서는, 다음의 클록의 주파수 상태에 따라 대기 시간의 계산 등의 처리가 행해지고 있지만, 도 3에 나타낸 바와 같이 수회 앞의 클록의 주파수 정보를 이미 얻고 있는 경우에는, 미리 연산하도록 구성해도 된다. 즉, 도 10 (A)에 나타낸 바와 같이, n번째의 클록의 시점에서 n+2번째의 클록의 주파수 정보(예를 들면 20ns)를 얻을 수 있는 경우에는, 그 n+2번째의 클록의 주파수 정보를 사용하여 연산 가능하다. 또, 전술한 도 8, 도 9의 플로 차트에서는, 다음 스텝의 클록 시의 여부를 현재의 주파수 정보를 사용하여 1개 전의 클록 시에 판단하도록 하고 있지만, 이에 한정되지 않고, 다다음 스텝의 클록(n+2)시의 여부를 다음 스텝의 클록(n+1)에 대한 주파수 정보를 사용하여 2개 전의 클록 시에 미리 판단하도록 해도 된다. 예를 들면 도 10 (B)에 나타낸 바와 같이, Tras= 40ns의 경우에, 이 기간을 만족시키는지 여부의 판단을 다음 스텝의 클록(n+1)에 대한 주파수 정보를 사용하여 2개 전의 클록 시(n번째의 클록)에 미리 판단하는 경우도 가능하다. 또, 다음 순서의 클록의 여부를 다음 스텝의 클록에 대한 주파수 정보를 사용하여 미리 판단하도록 해도 된다. 또한, (m-1)(m는 자연수) 클록 전의 리퀘스트를 미리 수신할 수 있고, 또한 (m-1)클록 전의 주파수 정보도 미리 얻을 수 있는 경우에는, 수 클록 전에 판단하도록 해도 된다.
또한, 전술한 실시예에 있어서는, 주파수 정보 Infq를 취득하는 구성부를 주 파수 제어부로서 설명했지만, 이에 한정되지 않고, CPU 등의 주파수를 변화시키는 지령을 내리는 처리부로부터 직접 주파수 정보 Infq를 취득하도록 해도 된다. 또, 본 실시예가 탑재되는 전자 기기도 PDA나 퍼스널 컴퓨터에 한정되지 않고, 프린터나 팩시밀리, PC용 주변기기, 전화기, 텔레비전 수상기, 화상 표시 장치, 통신 기기, 휴대 전화기, 카메라, 라디오, 오디오 비디오 기기, 선풍기, 냉장고, 헤어 드라이어, 아이론, 포트, 청소기, 밥솥, 전자 조리기, 조명 기구, 게임기나 무선 조종 카 등의 완구, 전동 공구, 의료 기기, 측정 기기, 차량 탑재용 기기, 사무 기기, 건강 미용 기구, 전자 제어 형태 로봇, 의류형 전자 기기, 각종 전동기기, 차량, 선박, 항공기 등의 수송용 기계, 가정용 또는 사업용 발전 장치, 그 외의 용도에 사용할 수 있는 각종의 전자 기기에 탑재 가능하다.
본 발명의 정보 처리 장치에 의하면, 클록 주파수의 변화시에 주파수 정보 Infq가 시간 대기 계산 등의 연산 처리에 사용된다. 그러므로 여분의 대기 시간을 생략한 극히 고속의 처리가 실현되게 되어, 환언하면, 고속 동작을 실현하면서도, 대기시나 슬립 모드시 등의 기간에서는 역으로 소비 전력을 억제할 수 있게 된다. 따라서, PDA나 퍼스널 컴퓨터에 사용한 경우에는, 고속 동작과 저소비 전력의 양쪽을 실현할 수 있게 된다.

Claims (16)

  1. 주파수가 가변인 동기 클록의 주파수에 관한 정보가 입력되는 주파수 정보 입력 수단과,
    소정의 정보 처리를 행하는 정보 처리부의 제어에 있어서, 상기 정보 처리부의 제어를 위한 동작을 행하기 위해 필요한 시간 파라미터를 기억하는 시간 파라미터 기억 수단과,
    상기 주파수 정보 입력 수단에 의해 입력된 제1 클록 주파수에 근거한 소정 시간과, 상기 파라미터 기억 수단에 기억된 상기 시간을 비교하는 비교 수단과,
    상기 비교 수단에 의해, 상기 소정 시간이 상기 파라미터로 특정되는 시간을 만족시키고 있지 못할 때, 상기 제1 클록 주파수로부터, 제2 클록 주파수에 근거한 소정 시간으로 설정하는 시간 설정 수단과,
    상기 동기 클록이 동작용 클록으로서 공급되고, 클록 주파수에 근거한 소정 시간에 따라 산출된 타이밍에서 상기 정보 처리부의 제어를 위한 동작을 행하는 동작 제어 수단
    을 구비한 것을 특징으로 하는 정보 제어 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 동기 클록의 주파수는, 현재 또는 시간적으로 후로 되는 주파수인 것을 특징으로 하는 정보 제어 장치.
  4. 제1항에 있어서,
    상기 입력 수단은, 상기 주파수에 관한 정보가 코드화된 정보로서 입력되고, 상기 시간 설정 수단, 동작 제어 수단에서는, 코드화된 상기 주파수에 관한 정보를 디코드하는 것을 특징으로 하는 정보 제어 장치.
  5. 제1항에 있어서,
    상기 시간 설정 수단은, 클록 주파수에 대응하는 주기의 값, 또는 그에 비례한 수치를 가산 처리하는 것을 특징으로 하는 정보 제어 장치.
  6. 주파수가 가변인 동기 클록의 주파수에 관한 정보가 입력되는 주파수 정보 입력 수단과,
    소정의 정보 처리를 행하는 정보 처리부의 제어에 있어서, 상기 정보 처리부의 제어를 위한 동작을 행하기 위해 필요한 시간 파라미터를 기억하는 시간 파라미터 기억 수단과,
    상기 주파수 정보 입력 수단에 의해 입력된 제1 클록 주파수에 근거한 소정 시간과, 상기 파라미터 기억 수단에 기억된 상기 시간을 비교하는 비교 수단과,
    상기 비교 수단에 의해, 상기 소정 시간이 상기 파라미터로 특정되는 시간을 만족시키고 있지 못할 때, 상기 제1 클록 주파수로부터, 제2 클록 주파수에 근거한 소정 시간으로 설정하는 시간 설정 수단과,
    상기 동기 클록이 동작용 클록으로서 공급되고, 클록 주파수에 근거한 소정 시간에 따라 산출된 타이밍을 이용하여 정보 기억 동작을 행하는 정보 기억 수단
    을 구비한 것을 특징으로 하는 정보 기억 장치.
  7. 제6항에 있어서,
    상기 정보 기억 수단은, 전하를 축적하는 것에 의해 데이터를 저장할 수 있는 복수개의 메모리 셀을 가지고, 상기 정보 기억 동작은 상기 메모리 셀의 일부로부터 증폭기까지의 전하의 인출 동작, 상기 증폭기에 대한 입출력 동작, 및 상기 증폭기로부터 상기 메모리 셀에 대하여 전하를 축적시키는 동작 중 적어도 하나를 포함하는 것을 특징으로 하는 정보 기억 장치.
  8. 제7항에 있어서,
    상기 메모리 셀은 메모리 본체부에 형성되고, 상기 주파수 정보 연산 수단은, 상기 메모리 본체부를 제어하는 메모리 제어부에 형성되는 것을 특징으로 하는 정보 기억 장치.
  9. 제6항에 있어서,
    상기 주파수에 관한 정보의 연산 처리는 코드화된 상기 주파수에 관한 정보를 디코드함으로써 행해지는 것을 특징으로 하는 정보 기억 장치.
  10. 제6항에 있어서,
    상기 주파수에 관한 정보의 연산 처리는, 상기 주파수에 관한 정보의 주파수에 대응한 신호 주기를 가산 처리함으로써 행해지는 것을 특징으로 하는 정보 기억 장치.
  11. 주파수가 가변인 동기 클록의 주파수에 관한 정보를 발생시키는 주파수 제어 수단과,
    상기 주파수에 관한 정보가 입력되는 주파수 정보 입력 수단과,
    소정의 정보 처리를 행하는 정보 처리부의 제어에 있어서, 상기 정보 처리부의 제어를 위한 동작을 행하기 위해 필요한 시간 파라미터를 기억하는 시간 파라미터 기억 수단과,
    상기 주파수 정보 입력 수단에 의해 입력된 제1 클록 주파수에 근거한 소정 시간과, 상기 파라미터 기억 수단에 기억된 상기 시간을 비교하는 비교 수단과,
    상기 비교 수단에 의해, 상기 소정 시간이 상기 파라미터로 특정되는 시간을 만족시키고 있지 못할 때, 상기 제1 클록 주파수로부터, 제2 클록 주파수에 근거한 소정 시간으로 설정하는 시간 설정 수단과,
    상기 동기 클록이 동작용 클록으로서 공급되고, 클록 주파수에 근거한 소정 시간에 따라 산출된 타이밍을 이용하여 정보 기억 동작을 행하는 정보 기억 수단
    을 구비한 것을 특징으로 하는 정보 기억 장치.
  12. 삭제
  13. 주파수가 가변인 동기 클록의 주파수에 관한 정보가 입력되는 스텝과,
    소정의 정보 처리에 있어서, 정보 처리의 제어를 위한 동작을 행하기 위해 필요한 시간 파라미터를 기억하는 스텝과,
    입력된 제1 클록 주파수에 근거한 소정 시간과, 상기 파라미터 기억 수단에 기억된 상기 시간을 비교하는 스텝과,
    상기 비교에 있어서, 상기 소정 시간이 상기 파라미터로 특정되는 시간을 만족시키고 있지 못할 때, 상기 제1 클록 주파수로부터, 제2 클록 주파수에 근거한 소정 시간으로 설정하는 스텝과,
    정보 처리에 대하여 상기 동기 클록을 동작용 클록으로서 공급하고, 클록 주파수에 근거한 소정 시간에 따라 산출된 타이밍에서 상기 정보 처리를 진행시키는 스텝
    을 포함하는 것을 특징으로 하는 정보 처리 방법.
  14. 제13항에 있어서,
    상기 정보 처리는, 전하를 축적함으로써 데이터를 저장할 수 있는 복수개의 메모리 셀에 대한 정보 기억 동작을 포함하고, 상기 메모리 셀의 일부로부터 증폭기까지의 전하의 인출 동작, 상기 증폭기에 대한 입출력 동작, 및 상기 증폭기로부터 상기 메모리 셀에 대하여 전하를 축적시키는 동작 중 적어도 하나를 포함하는 것을 특징으로 하는 정보 처리 방법.
  15. 주파수가 가변인 동기 클록의 주파수 정보를 연산 처리하는 스텝과,
    소정의 정보 처리에 있어서, 정보 처리의 제어를 위한 동작을 행하기 위해 필요한 시간 파라미터를 기억하는 스텝과,
    입력된 제1 클록 주파수에 근거한 소정 시간과, 파라미터 기억 수단에 기억된 상기 시간을 비교하는 스텝과,
    상기 비교에 있어서, 상기 소정 시간이 상기 파라미터로 특정되는 시간을 만족시키고 있지 못할 때, 상기 제1 클록 주파수로부터, 제2 클록 주파수에 근거한 소정 시간으로 설정하는 스텝과,
    정보 처리를 행하는 정보 처리부에 대하여 상기 동기 클록을 동작용 클록으로서 공급하고, 클록 주파수에 근거한 소정 시간에 따라 산출된 타이밍에서 상기 정보 처리를 진행시키는 스텝
    을 실행하는 것을 특징으로 하는 정보 처리 프로그램.
  16. 제15항에 있어서,
    상기 정보 처리는, 전하를 축적함으로써 데이터를 저장할 수 있는 복수개의 메모리 셀에 대한 정보 기억 동작을 포함하고, 상기 메모리 셀의 일부로부터 증폭기까지의 전하의 인출 동작, 상기 증폭기에 대한 입출력 동작, 및 상기 증폭기로부터 상기 메모리 셀에 대하여 전하를 축적시키는 전하의 축적 동작 중 적어도 하나를 포함하는 것을 특징으로 하는 정보 처리 프로그램.
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