CN107346170A - 一种fpga异构计算加速系统及方法 - Google Patents

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Abstract

本发明公开了一种FPGA异构计算加速系统，包括现场可编程门阵列FPGA芯片；控制模块，用于确定待降低功耗的FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；与FPGA芯片一一对应的控制寄存器，用于接收与自身对应的控制指令，并根据控制指令控制与FPGA芯片对应的电源模块的开关状态和/或控制FPGA芯片的工作状态。本发明从两方面节省了FPGA卡的功耗，可以做到在特定的场景下根据实际需要投入使用不同数量的FPGA卡，降低了整个系统的耗电量，节约了资源。本发明还公开了一种FPGA异构计算加速方法，具有上述有益效果。

Description

一种FPGA异构计算加速系统及方法
技术领域
本发明涉及异构计算领域，特别是涉及一种FPGA异构计算加速系统及方法。
背景技术
随着高性能计算和人工智能技术的快速发展以及大数据的爆发式增长，传统处理器芯片在提升性能功耗比方面遇到了极大挑战。FPGA(Field-Programmable Gate Array，现场可编程门阵列)芯片作为一种新型的处理器芯片介于专用芯片和通用芯片之间，具有一定的可编程性，在加速计算、压缩、解压缩、人工智能等领域都体现出了其高效性。
一般的，FPGA异构计算加速系统由CPU和FPGA卡组成，其中，FPGA卡是由FPGA芯片、CPLD(Complex Progarmmable Logic Device，复杂可编程逻辑器件)模块、DDR4(DoubleData Rate 4，DDR4存储器)模块、时钟模块、电源模块等部件组成。在大规模的数据中心中，单2U服务器需要2～4张FPGA卡，单个机柜需要80～160张FPGA卡，整个数据中心可能需要上万张FPGA卡，且每张卡处于正常工作状态的功耗一般在35W～75W之间。在现有技术中，当数据中心部署FPGA加速计算系统时，会使系统中所有的FPGA卡均处于正常工作状态，而在一些特定的场景下，可能并不需要使用全部的FPGA卡，也就是说，此时尽管有一部分FPGA卡处于正常工作状态，但是并未被使用，造成了大量资源浪费。
因此如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。
发明内容
本发明的目的是提供一种FPGA异构计算加速系统，从两方面节省了FPGA卡的功耗，可以做到在特定的场景下根据实际需要投入使用不同数量的FPGA卡，降低了整个系统的耗电量，节约了资源。本发明的另一目的是提供一种FPGA异构计算加速方法。
为解决上述技术问题，本发明提供了一种FPGA异构计算加速系统，包括:
现场可编程门阵列FPGA芯片；
控制模块，用于确定待降低功耗的FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；
与所述FPGA芯片一一对应的控制寄存器，用于接收与自身对应的所述控制指令，并根据所述控制指令控制与所述FPGA芯片对应的电源模块的开关状态和/或控制所述FPGA芯片的工作状态。
优选的，所述控制寄存器为复杂可编程逻辑器件CPLD中的控制寄存器。
优选的，所述控制指令为待工作指令，则所述控制寄存器具体用于将所述待工作指令赋予第一预设值以控制所述FPGA芯片处于待工作状态。
优选的，该系统还包括存储模块，用于存储数据，并进行数据传输。
优选的，所述控制指令为睡眠指令，则所述控制寄存器用于控制与所述存储模块对应的电源模块关断，并将所述睡眠指令赋予第二预设值以控制所述FPGA芯片处于睡眠状态。
优选的，所述控制指令为深睡眠指令，则所述控制寄存器用于控制与所述FPGA芯片对应的电源模块关断，还用于控制与所述存储模块对应的电源模块关断，以控制所述FPGA芯片处于深睡眠状态。
优选的，所述控制寄存器还用于控制FPGA卡上其他各个模块的上电顺序。
优选的，所述FPGA芯片对应的电源模块和所述存储模块对应的电源模块之前，该系统还包括电压转换模块，用于对总输入电压进行降压处理，并将降压后的总输入电压分别输出至所述FPGA芯片对应的电源模块和所述存储模块对应的电源模块。
为解决上述技术问题，本发明还提供了一种FPGA异构计算加速方法，包括:
控制模块确定待降低功耗的现场可编程门阵列FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；
与所述FPGA芯片一一对应的控制寄存器接收与自身对应的所述控制指令，并根据所述控制指令控制与所述FPGA芯片对应的电源模块的开关状态和/或控制所述FPGA芯片的工作状态。
优选的，所述控制模块生成并发送控制指令之前，该方法还包括：
控制寄存器控制FPGA卡上其他各个模块的上电顺序。
本发明提供了一种FPGA异构计算加速系统，包括现场可编程门阵列FPGA芯片；控制模块，用于确定待降低功耗的FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；与FPGA芯片一一对应的控制寄存器，用于接收与自身对应的控制指令，并根据控制指令控制与FPGA芯片对应的电源模块的开关状态和/或控制FPGA芯片的工作状态。
可见，在数据中心部署FPGA加速计算系统时，应用本发明的方案，可以实现通过控制模块对多张FPGA卡的功耗进行控制，具体的，控制模块控制待降低功耗的FPGA卡中与FPGA芯片对应的电源模块关断和/或控制FPGA芯片处于不同的工作状态，从两方面节省了FPGA卡的功耗，可以做到在特定的场景下根据实际需要投入使用不同数量的FPGA卡，降低了整个系统的耗电量，节约了资源。
本发明还提供了一种FPGA异构计算加速方法，具有如上述加速系统相同的有益效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种FPGA异构计算加速系统的结构示意图；
图2为本发明所提供的一种FPGA异构计算加速方法的流程图。
具体实施方式
本发明的核心是提供一种FPGA异构计算加速系统，从两方面节省了FPGA卡的功耗，可以做到在特定的场景下根据实际需要投入使用不同数量的FPGA卡，降低了整个系统的耗电量，节约了资源。本发明的另一核心是提供一种FPGA异构计算加速方法。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参照图1，图1为本发明所提供的一种FPGA异构计算加速系统的结构示意图，包括：
现场可编程门阵列FPGA芯片3；
具体的，设置于FPGA卡内部的FPGA芯片3具有高可靠性、开发方便、使用灵活、可在线编程等优点，控制模块1通过对FPGA芯片3进行控制即可改变FPGA卡的工作状态。
控制模块1，用于确定待降低功耗的FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；
具体的，位于服务器中的控制模块1可以对数据中心中所有FPGA卡的工作状态进行控制，且控制模块1与服务器中的PCIe(Peripheral component interconnect express，高速串行计算机扩展总线标准)连接器同各个FPGA卡之间通过SMBUS协议进行通信，根据获取的FPGA卡的地址信息，确定待降低功耗的FPGA卡，向其发送控制指令，为实现在特定场景下根据实际需要投入使用不同数量的FPGA卡提供了基础。
与FPGA芯片3一一对应的控制寄存器，用于接收与自身对应的控制指令，并根据控制指令控制与FPGA芯片3对应的电源模块的开关状态和/或控制FPGA芯片3的工作状态。
具体的，FPGA芯片与控制寄存器2一一对应，当控制寄存器2接收到控制单元发出的控制指令时，一方面可以通过控制与FPGA芯片3对应的电源模块的开关状态，来减少FPGA卡的静态功耗，另一方面可以通过控制FPGA芯片3的工作状态，来降低FPGA卡的运行速度以降低FPGA卡的功耗，此外，还可以通过对上述两方面进行综合控制来降低FPGA卡的功耗，从而降低了整个系统的耗电量，节约了资源。
本发明提供了一种FPGA异构计算加速系统，包括现场可编程门阵列FPGA芯片；控制模块，用于确定待降低功耗的FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；与FPGA芯片一一对应的控制寄存器，用于接收与自身对应的控制指令，并根据控制指令控制与FPGA芯片对应的电源模块的开关状态和/或控制FPGA芯片的工作状态。
可见，在数据中心部署FPGA加速计算系统时，应用本发明的方案，可以实现通过控制模块对多张FPGA卡的功耗进行控制，具体的，控制模块控制待降低功耗的FPGA卡中与FPGA芯片对应的电源模块关断和/或控制FPGA芯片处于不同的工作状态，从两方面节省了FPGA卡的功耗，可以做到在特定的场景下根据实际需要投入使用不同数量的FPGA卡，降低了整个系统的耗电量，节约了资源。
在上述实施例的基础上：
作为一种优选的实施例，控制寄存器2为复杂可编程逻辑器件CPLD中的控制寄存器。
具体的，而采用本发明的方案，通过处于同一个FPGA卡上的CPLD中的控制寄存器2来控制FPGA芯片3，可以保证控制的准确性，且CPLD运行功耗很小，进一步降低了FPGA卡的功耗。
作为一种优选的实施例，控制指令为待工作指令，则控制寄存器2具体用于将待工作指令赋予第一预设值以控制FPGA芯片3处于待工作状态。
具体的，通过控制模块1控制待降低功耗的FPGA卡处于待工作状态，即保持FPGA芯片3对应的电源模块正常供电，并按照第一预设值控制FPGA芯片3处于待工作状态，通过降低FPGA芯片3的运行频率来降低FPGA卡的功耗，此时FPGA卡功耗在20W以下，其中，第一预设值为保证FPGA芯片3的时钟频率处于1MHz以下的任何值，本发明在此不做限定。
作为一种优选的实施例，该系统还包括存储模块，用于存储数据，并进行数据传输。
具体的，在FPGA异构加速系统正常工作时，FPGA卡需要对CPU下达的数据和指令进行计算，FPGA卡上的存储模块用于缓冲上述数据，并进行传输。
作为一种优选的实施例，控制指令为睡眠指令，则控制寄存器2用于控制与存储模块对应的电源模块关断，并将睡眠指令赋予第二预设值以控制FPGA芯片3处于睡眠状态。
具体的，通过控制模块1控制待降低功耗的FPGA卡处于睡眠状态，即保持FPGA芯片3对应的电源模块正常供电，将存储模块所对应的电源模块关断，并按照第二预设值控制FPGA芯片3处于睡眠状态，控制单元通过对存储模块所对应的电源模块的开关状态以及FPGA芯片3的工作状态进行综合控制，降低了FPGA芯片3的运行速度，从而降低FPGA卡的功耗，此时FPGA卡功耗在10W以下，其中，第二预设值为保证使FPGA芯片3处于复位状态的任何值，本发明在此不做限定。
作为一种优选的实施例，控制指令为深睡眠指令，则控制寄存器2用于控制与FPGA芯片3对应的电源模块关断，还用于控制与存储模块对应的电源模块关断，以控制FPGA芯片3处于深睡眠状态。
具体的，控制模块1控制待降低功耗的FPGA卡处于深睡眠状态，即将FPGA芯片3对应的电源模块和以及存储模块对应的电源模块均关断，通过将各个模块对应的电源模块的关断，使FPGA芯片3以及存储模块的停止运行来降低FPGA卡的静态功耗，此时FPGA卡功耗在1W以下。
作为一种优选的实施例，控制寄存器2还用于控制FPGA卡上其他各个模块的上电顺序。
具体的，FPGA卡的开机浪涌电流很大，可能会造成系统在启动初期不稳定，所以本发明对FPGA卡上的各个模块进行上电序化，各个模块相继启动，减少开机浪涌电流，降低了FPGA卡的功耗。
具体的，上电顺序可以为：
首先打开CPLD对应的电源模块，使CPLD开始工作；接着打开FPGA芯片3对应的第一电源模块，使FPGA芯片3内核开始工作，然后打开FPGA芯片3对应的第二电源模块，使FPGA芯片3内核的部分IO开始工作；最后打开存储模块对应的电源模块，使FPGA芯片3可以访问电源模块。
作为一种优选的实施例，FPGA芯片3对应的电源模块和存储模块对应的电源模块之前，该系统还包括电压转换模块，用于对总输入电压进行降压处理，并将降压后的总输入电压分别输出至FPGA芯片3对应的电源模块和存储模块对应的电源模块。
具体的，本发明对总输入电压进行多级转换，提升了总输入电压输出至FPGA芯片3对应的电源模块和存储模块对应的电源模块时的转换效率，从而降低了FPGA卡的功耗。
具体的，请参照下表1，表1为以总输入电压输出至FPGA芯片3对应的电源模块为例，得到的电压转换效率表。
表1 FPGA异构计算加速系统的电压转换效率表
输入电压 输出电压 转换效率
12V 0.95V 85％
12V 3.3V 95％
3.3V 0.95V 94％
3.3V 1.8V 95％
具体的，如上表所示，总输入电压为12V，则FPGA芯片3对应的电源模块后的输入电压为12V，输出电压为0.95V，转换效率为85％，系统损耗15％；如果首先通过电压转换模块，用于对总输入电压进行降压处理，从12V转为3.3V，转换效率为95％，此时将降压后的总输入电压输出至FPGA芯片3对应的电源模块，即FPGA芯片3对应的电源模块输入电压为3.3V输出电压为0.95V，转换效率为94％，应用本发明的方法，对总输入电压进行多级转换后，得到的转换效率为89.3％，系统损耗10.7％，利用率提高5％，从而降低了FPGA卡的功耗。
请参照图2，图2为本发明所提供的一种FPGA异构计算加速方法的流程图，包括:
步骤1：控制模块确定待降低功耗的现场可编程门阵列FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；
步骤2：与FPGA芯片一一对应的控制寄存器接收与自身对应的控制指令，并根据控制指令控制与FPGA芯片对应的电源模块的开关状态和/或控制FPGA芯片的工作状态。
作为一种优选的实施例，控制模块生成并发送控制指令之前，该方法还包括：
控制寄存器控制FPGA卡上其他各个模块的上电顺序。
对于本发明所提供的一种FPGA异构计算加速方法的介绍，请参照上述实施例，本发明在此不再赘述。
本发明还提供了一种FPGA异构计算加速方法，具有如上述加速系统相同的有益效果。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种FPGA异构计算加速系统，其特征在于，包括:
现场可编程门阵列FPGA芯片；
控制模块，用于确定待降低功耗的FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；
与所述FPGA芯片一一对应的控制寄存器，用于接收与自身对应的所述控制指令，并根据所述控制指令控制与所述FPGA芯片对应的电源模块的开关状态和/或控制所述FPGA芯片的工作状态。
2.根据权利要求1所述的系统，其特征在于，所述控制寄存器为复杂可编程逻辑器件CPLD中的控制寄存器。
3.根据权利要求1所述的系统，其特征在于，所述控制指令为待工作指令，则所述控制寄存器具体用于将所述待工作指令赋予第一预设值以控制所述FPGA芯片处于待工作状态。
4.根据权利要求1所述的系统，其特征在于，该系统还包括存储模块，用于存储数据，并进行数据传输。
5.根据权利要求4所述的系统，其特征在于，所述控制指令为睡眠指令，则所述控制寄存器用于控制与所述存储模块对应的电源模块关断，并将所述睡眠指令赋予第二预设值以控制所述FPGA芯片处于睡眠状态。
6.根据权利要求4所述的系统，其特征在于，所述控制指令为深睡眠指令，则所述控制寄存器用于控制与所述FPGA芯片对应的电源模块关断，还用于控制与所述存储模块对应的电源模块关断，以控制所述FPGA芯片处于深睡眠状态。
7.根据权利要求1-6任意一项所述的系统，其特征在于，所述控制寄存器还用于控制FPGA卡上其他各个模块的上电顺序。
8.根据权利要求7所述的系统，其特征在于，所述FPGA芯片对应的电源模块和所述存储模块对应的电源模块之前，该系统还包括电压转换模块，用于对总输入电压进行降压处理，并将降压后的总输入电压分别输出至所述FPGA芯片对应的电源模块和所述存储模块对应的电源模块。
9.一种FPGA异构计算加速方法，其特征在于，包括:
控制模块确定待降低功耗的现场可编程门阵列FPGA卡，并生成与各个待降低功耗的FPGA卡对应的控制指令；
与所述FPGA芯片一一对应的控制寄存器接收与自身对应的所述控制指令，并根据所述控制指令控制与所述FPGA芯片对应的电源模块的开关状态和/或控制所述FPGA芯片的工作状态。
10.根据权利要求9所述的方法，其特征在于，所述控制模块生成并发送控制指令之前，该方法还包括：
控制寄存器控制FPGA卡上其他各个模块的上电顺序。
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