CN108710596A - 一种基于dsp和fpga多协处理卡的桌面超算硬件平台 - Google Patents

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Abstract

本发明提出一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，该硬件平台由计算机机箱搭载多个协处理卡构成，协处理卡上包含多DSP处理器和多FPGA芯片，协处理卡通过计算机主板的PCIE总线插槽进行扩展，构建一个高可用、低功耗、小体积的桌面超级计算机硬件平台。本发明采用CPU和DSP‑FPGA协同计算加速架构，协处理卡上可以根据任务需求对DSP和FPGA芯片的数量进行定制，使得单卡至少可以提供1万亿次每秒的计算性能。机箱最大支持8个协处理卡同时扩展，超过此限度之后协处理卡还能够通过FMC子板进一步扩展，整机所提供的计算能力能够达到数十万亿次每秒；另外协处理卡采用标准PCIE接口和FMC接口，计算架构采用开放度高的DSP和FPGA，同时采用通用型CPU，用户可以根据任务需求自行开发应用程序。

Description

一种基于DSP和FPGA多协处理卡的桌面超算硬件平台
技术领域
本发明涉及桌面超级计算机硬件平台技术领域，具体涉及一种基于DSP和FPGA多协处理卡的桌面超算硬件平台。
背景技术
近年来，桌面超级计算机在生命科学、工程科学、国防科技、医疗、金融等高性能计算领域有着广阔的应用前景，然而大数据背景下数据量呈指数性增加，任务计算复杂度日益提高的现状对桌面超级计算机提出了更高的要求。
目前，较为普遍的桌面超算架构是CPU-GPU协同计算加速架构，以CPU和GPU双计算核心实现协同计算加速，CPU负责逻辑选择、判断跳转和IO通信计算，GPU负责计算密集型、高度并行的计算任务。该方法存在一定的局限性：1)计算能力有限，可扩展性差，该架构应用在桌面超算级别的峰值计算能力一般为4万亿次每秒，且其无论在单处理节点上对GPU芯片进行扩展还是扩展GPU卡处理节点都比较困难；2)开放性差，基于GPU的桌面超算一般在CUDA(Compute Unified Device Architecture,统一计算设备架构)架构下进行开发，而CUDA架构并不开放底层驱动接口，导致其只能使用NVIDIA的GPU芯片作为加速计算卡；3)功耗大，峰值计算能力在1万亿次每秒以上的GPU芯片的功耗一般为200W以上，大功耗不仅增加了成本，而且带来了散热压力和降噪压力，同时使得GPU芯片不能高密度安装，限制了可扩展性。
目前，DSP-FPGA协同计算加速架构在信号采集、数据处理、加速计算等领域表现出特有的优势，高性能DSP的主频可以达到1GHz以上，且内部集成硬件乘法器，寻址方式灵活，非常适合循环、递归、逻辑等复杂运算任务。FPGA内部嵌入了大量可配置逻辑块、块RAM、乘法器等硬件资源，而且有丰富的布线资源，其并行计算和IO可编程的特点使其具有强大的硬件加速能力和接口扩展能力，非常适合执行大数据量、高吞吐量的并行计算任务。
综上所述，采用CPU和DSP-FPGA协同计算加速架构作为桌面超算的异构架构，DSP-FPGA协同计算加速架构加上数据交换接口和大容量存储器组成协处理卡，多个协处理卡通过计算机主板进行扩展从而组成桌面超级计算机。CPU主要用于系统任务调度、数据流控制和各协处理卡的参数控制，DSP负责执行循环、递归、逻辑等复杂运算和浮点运算，FPGA负责执行大数据量、高吞吐量的并行计算任务和定点运算。基于CPU和DSP-FPGA协同计算加速架构的桌面超级计算机不仅保证了桌面级超算万亿次每秒的计算能力，而且可扩展性强、功耗低、体积小，在高性能计算领域有良好的应用前景。
发明内容
本发明的目的是为了克服上述背景技术中的不足，提供一种基于DSP和FPGA多协处理卡的桌面超算硬件平台。该硬件平台由计算机机箱搭载多个协处理卡构成，协处理卡上包含多DSP处理器和多FPGA芯片，协处理卡通过计算机主板的PCIE总线插槽进行扩展，构建一个高可用、低功耗、小体积的桌面超级计算机硬件平台。
为实现上述目的，本发明的技术方案为：
所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：包括计算机机箱和若干个协处理卡；所述协处理卡包括复杂算法运算模块、算法加速计算模块、PCIESWITCH接口模块、数据交换接口模块、FMC接口模块和电源监控模块；
所述计算机机箱包括通用CPU处理器、硬盘、内存和PCIE总线插槽；
所述通用CPU处理器用于系统配置管理、任务调度、数据分发、数据流控制和各协处理卡的参数控制；所述通用CPU处理器将各种配置参数和待计算数据通过PCIE总线传输给协处理卡，并接收协处理卡的计算结果；
所述PCIE总线插槽用于扩展协处理卡；
所述复杂算法运算模块由多片多核DSP处理器组成，执行计算任务中包括循环、递归、比较在内的复杂逻辑结构运算；所述复杂算法运算模块接收来自CPU或算法加速计算模块的数据，其计算结果根据下一步计算任务的需要通过数据交换接口模块传输给FPGA或通过PCIE SWITCH接口模块传输给CPU；所述复杂算法运算模块能够根据任务需求在板卡尺寸和功耗所允许的范围内对DSP处理器的数量进行定制，实现计算能力的扩展或反向剪裁；
所述算法加速计算模块由多片高性能FPGA芯片组成，实现对大数据量、高吞吐率数据块的加速计算；所述算法加速计算模块接收来自FMC接口模块或CPU或复杂算法运算模块的数据，其计算结果根据下一步计算任务的需要通过数据交换接口模块传输给DSP或通过PCIE SWITCH接口模块传输给CPU；所述算法加速计算模块能够根据任务需求在板卡尺寸和功耗所允许的范围内对FPGA芯片的数量进行定制，以实现计算能力的扩展或反向剪裁；
所述PCIE SWITCH接口模块实现CPU对协处理卡的参数配置，并与协处理卡进行高速数据传输，保证数据传输和处理的实时性；
所述数据交换接口模块实现协处理卡内包括DSP芯片和FPGA芯片在内任意两个芯片之间的数据传输，使具有不同特点的计算任务能够分发到相应的计算模块；
所述FMC接口模块采用标准FMC数字接口，协处理卡通过FMC接口模块能够搭载各种FMC子板作为功能板使用；
所述电源监控模块能够同时监测多路电源电压，出现故障时，故障标志和通道电压可以自动存储，以便回读故障信息。
进一步的优选方案，所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述PCIE总线插槽最大支持8个协处理卡的扩展，超出此限度之后可以通过协处理卡上的FMC接口模块与更多的协处理卡进行互联，进而继续扩展计算能力。
进一步的优选方案，所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述复杂算法运算模块还包括外部数据存储电路，每片DSP都外挂大容量DDR3存储器和NAND FLASH存储器，在程序运行过程中存储中间运行结果，提高算法执行效率。
进一步的优选方案，所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述算法加速计算模块还包括外部数据存储电路，每片FPGA都外挂大容量DDR3存储器和NAND FLASH存储器，保证大数据量的并行计算能力。
进一步的优选方案，所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述FMC子板能够根据任务需求定制为数据传输子板、数据采集子板或定时子板。
进一步的优选方案，所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述数据传输子板使用的接口包括光纤、串口、1553B、Camera Link。
进一步的优选方案，所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述数据采集子板实现A/D采集或D/A采集。
有益效果
与现有技术相比，本发明的优点如下：
(1)计算能力：采用CPU和DSP-FPGA协同计算加速架构，协处理卡上可以根据任务需求对DSP和FPGA芯片的数量进行定制，使得单卡至少可以提供1万亿次每秒的计算性能。机箱最大支持8个协处理卡同时扩展，超过此限度之后协处理卡还能够通过FMC子板进一步扩展，整机所提供的计算能力能够达到数十万亿次每秒。
(2)开放性：协处理卡采用标准PCIE接口和FMC接口，计算架构采用开放度高的DSP和FPGA，同时采用通用型CPU，用户可以根据任务需求自行开发应用程序。
(3)性能功耗比：采用的DSP-FPGA协同计算加速架构功耗低，计算能力强，有利于降低系统功耗和散热压力，同时能够节省协处理卡面积。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明的一种基于DSP和FPGA多协处理卡的桌面超算硬件平台的结构示意图。
图2为本发明的协处理卡的结构示意图。
图3为基于一种PHM地面维护保障系统框图。
具体实施方式
下面详细描述本发明的实施例，所述实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
如图1所示，一种基于DSP和FPGA多协处理卡的桌面超算硬件平台由计算机机箱搭载多个协处理卡构成,协处理卡上包含多DSP处理器和多FPGA芯片,协处理卡通过计算机主板的PCIE总线插槽进行扩展，构建一个高可用、低功耗、小体积的桌面超级计算机硬件平台。
所述计算机机箱采用商用个人计算机结构，包括通用CPU处理器、硬盘、内存和PCIE总线插槽。
所述通用CPU处理器运行Windows或Linux操作系统；所述通用CPU处理器用于系统配置管理、任务调度、数据分发、数据流控制和各协处理卡的参数控制；所述通用CPU处理器将各种配置参数和待计算数据通过PCIE总线传输给协处理卡，并接收协处理卡的计算结果。
所述PCIE总线插槽用于扩展协处理卡；所述PCIE总线插槽最大支持8块协处理卡的扩展，超出此限度之后可以通过协处理卡上的FMC接口模块与更多的协处理卡进行互联，进而继续扩展计算能力。
如图2所示，一种基于DSP和FPGA多协处理卡的桌面超算硬件平台的协处理卡包括复杂算法运算模块、算法加速计算模块、PCIE SWITCH接口模块、数据交换接口模块、FMC接口模块和电源监控模块。
所述复杂算法运算模块由多片多核DSP处理器组成，执行计算任务中包括循环、递归、比较在内的复杂逻辑结构运算，保证复杂算法的运算效率，满足系统对数据处理的速率要求；所述复杂算法运算模块接收来自CPU或算法加速计算模块的数据，其计算结果根据下一步计算任务的需要通过数据交换接口模块传输给FPGA或通过PCIE SWITCH接口模块传输给CPU；所述复杂算法运算模块能够根据任务需求在板卡尺寸和功耗所允许的范围内对DSP处理器的数量进行定制，实现计算能力的扩展或反向剪裁；所述复杂算法运算模块还包括外部数据存储电路，每片DSP都外挂大容量DDR3存储器和NAND FLASH存储器，在程序运行过程中存储中间运行结果，能够提高算法执行效率。
所述算法加速计算模块由多片高性能FPGA芯片组成，适合并行计算的高速数据由PCIE总线传输给FPGA，实现对大数据量、高吞吐率数据块的加速计算；所述算法加速计算模块接收来自FMC接口模块或CPU或复杂算法运算模块的数据，其计算结果根据下一步计算任务的需要通过数据交换接口模块传输给DSP或通过PCIE SWITCH接口模块传输给CPU；所述算法加速计算模块能够根据任务需求在板卡尺寸和功耗所允许的范围内对FPGA芯片的数量进行定制，以实现计算能力的扩展或反向剪裁；所述算法加速计算模块还包括外部数据存储电路，每片FPGA都外挂大容量DDR3存储器和NAND FLASH存储器，能够保证大数据量的并行计算能力。
所述PCIE SWITCH接口模块采用标准PCIE 4X或PCIE 8X总线规格；所述PCIESWITCH接口模块实现CPU对协处理卡的参数配置，并与协处理卡进行高速数据传输，保证数据传输和处理的实时性。
所述数据交换接口模块实现协处理卡内包括DSP芯片和FPGA芯片在内任意两个芯片之间的数据传输，使具有不同特点的计算任务能够分发到相应的计算模块；也可以通过PCIE SWITCH接口模块实现任意两个协处理卡间的数据传输。
所述FMC接口模块采用标准FMC数字接口，协处理卡通过FMC接口模块能够搭载各种FMC子板作为功能板使用；所述FMC接口模块可以定制为光纤、串口、1553B、Camera Link等数据传输接口；所述FMC接口模块可以定制为A/D或D/A采集接口；所述FMC接口模块可以定制为实现定时功能的接口模块。
所述电源监控模块能够同时监测多路电源电压，出现故障时，故障标志和通道电压可以自动存储，以便回读故障信息。
如图3所示，给出详细的实施方式，是基于一种PHM(Prognostic and HealthManagement，故障预测与健康管理)地面维护保障系统框图，组成部分包括数据采集模块、系统管理模块、FPGA并行计算模块、DSP智能运算模块、PCIE SWITCH接口模块、数据交换接口模块和保障信息显示模块。
所述数据采集模块是通过在协处理卡的FMC接口上连接A/D数据采集子板，实现对待测设备状态数据的实时采集。
所述系统管理模块由通用型CPU实现任务调度、数据分发、数据流控制和各协处理卡的参数控制。
所述FPGA并行计算模块是由各协处理卡的算法加速计算模块中的FPGA对PHM算法中大量的矩阵运算、FFT运算、卷积运算等大数据量、高吞吐量的运算任务进行并行计算加速。
所述DSP智能运算模块是通过各协处理卡的复杂算法运算模块中的DSP执行PHM算法中大量的相关运算、递归运算、门限检测等复杂逻辑运算。
所述PCIE SWITCH接口模块实现CPU与协处理卡之间的通信和数据传输，CPU根据待执行算法的特点控制数据流动使数据分发到适合执行运算的模块。
所述数据交换接口模块实现板内DSP芯片和FPGA芯片之间任意两个芯片的数据传输，也可以通过PCIE SWITCH接口模块实现任意两个协处理卡间的数据传输，保证具有不同特点的计算任务能够分发到各个协处理卡上相应的计算模块。
所述保障信息显示模块接收最终运算结果，并将设备寿命预测结果和维修保障建议进行显示。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (7)

1.一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：包括计算机机箱和若干个协处理卡；所述协处理卡包括复杂算法运算模块、算法加速计算模块、PCIESWITCH接口模块、数据交换接口模块、FMC接口模块和电源监控模块；
所述计算机机箱包括通用CPU处理器、硬盘、内存和PCIE总线插槽；
所述通用CPU处理器用于系统配置管理、任务调度、数据分发、数据流控制和各协处理卡的参数控制；所述通用CPU处理器将各种配置参数和待计算数据通过PCIE总线传输给协处理卡，并接收协处理卡的计算结果；
所述PCIE总线插槽用于扩展协处理卡；
所述复杂算法运算模块由多片多核DSP处理器组成，执行计算任务中包括循环、递归、比较在内的复杂逻辑结构运算；所述复杂算法运算模块接收来自CPU或算法加速计算模块的数据，其计算结果根据下一步计算任务的需要通过数据交换接口模块传输给FPGA或通过PCIE SWITCH接口模块传输给CPU；所述复杂算法运算模块能够根据任务需求在板卡尺寸和功耗所允许的范围内对DSP处理器的数量进行定制，实现计算能力的扩展或反向剪裁；
所述算法加速计算模块由多片高性能FPGA芯片组成，实现对大数据量、高吞吐率数据块的加速计算；所述算法加速计算模块接收来自FMC接口模块或CPU或复杂算法运算模块的数据，其计算结果根据下一步计算任务的需要通过数据交换接口模块传输给DSP或通过PCIE SWITCH接口模块传输给CPU；所述算法加速计算模块能够根据任务需求在板卡尺寸和功耗所允许的范围内对FPGA芯片的数量进行定制，以实现计算能力的扩展或反向剪裁；
所述PCIE SWITCH接口模块实现CPU对协处理卡的参数配置，并与协处理卡进行高速数据传输，保证数据传输和处理的实时性；
所述数据交换接口模块实现协处理卡内包括DSP芯片和FPGA芯片在内任意两个芯片之间的数据传输，使具有不同特点的计算任务能够分发到相应的计算模块；
所述FMC接口模块采用标准FMC数字接口，协处理卡通过FMC接口模块能够搭载各种FMC子板作为功能板使用；
所述电源监控模块能够同时监测多路电源电压，出现故障时，故障标志和通道电压可以自动存储，以便回读故障信息。
2.根据权利要求1所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述PCIE总线插槽最大支持8个协处理卡的扩展，超出此限度之后可以通过协处理卡上的FMC接口模块与更多的协处理卡进行互联，进而继续扩展计算能力。
3.根据权利要求2所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述复杂算法运算模块还包括外部数据存储电路，每片DSP都外挂大容量DDR3存储器和NAND FLASH存储器，在程序运行过程中存储中间运行结果，提高算法执行效率。
4.根据权利要求2所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述算法加速计算模块还包括外部数据存储电路，每片FPGA都外挂大容量DDR3存储器和NAND FLASH存储器，保证大数据量的并行计算能力。
5.根据权利要求3或4所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述FMC子板能够根据任务需求定制为数据传输子板、数据采集子板或定时子板。
6.根据权利要求5所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述数据传输子板使用的接口包括光纤、串口、1553B、Camera Link。
7.根据权利要求5所述一种基于DSP和FPGA多协处理卡的桌面超算硬件平台，其特征在于：所述数据采集子板实现A/D采集或D/A采集。
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