CN205038556U - 一种基于双dsp双fpga的vpx多核智能计算硬件平台 - Google Patents

Abstract

本实用新型公开一种基于双DSP双FPGA的VPX多核智能计算硬件平台，该硬件平台采用对称的物理结构形式，通过可配置的FMC接口、双备份的FPGA逻辑预处理、双多核DSP为核心处理机、自由交换的SRIO？Switch，实现硬件匹配不同模式的智能计算算法，构建一个可通用、可扩展、可灵活配置的多核智能计算硬件平台的设计要求。利用FMC接口将采集到的数据直接给高速数据预处理模块的FPGA进行预处理，实现高速数据流的分流、缓存、并发等计算，之后将预处理数据通过SRIO？SWITCH？数据交换电路模块传送到高速数据处理模块的DSP进行智能计算，算法结构可以采用并行、串行或者备份模式。

Description

一种基于双DSP双FPGA的VPX多核智能计算硬件平台

技术领域

本实用新型涉及一种多核智能计算硬件平台技术领域，特别是涉及一种基于双DSP双FPGA的VPX多核智能计算硬件平台。

背景技术

多核智能计算硬件平台广泛应用于雷达、声纳、通信等运算量大、实时性要求高的信号处理场合，其日益提高的数据采集速度和实时处理需求对处理硬件平台的性能提出了较高的要求。传统的多核智能计算硬件平台设计思想是基于任务的，设计者针对应用背景确定算法流程，决定相应的硬件结构，再将结构划分为模块进行电路设计，通常就是根据具体的算法流程和运算规模决定具体的硬件。该方法存在一定的局限性，首先，硬件平台确定会使算法的升级受到制约，由此带来的运算量加大、数据存储量增加甚至控制流程变化等问题，要求在设计过程中考虑系统的可重构性和可扩展性，即建立较为通用的硬件平台；此外，对高速数据处理的任务往往不是单一的，目前很多原来由模拟电路完成的功能转由数字部分来处理，硬件平台在不同工作阶段的处理任务不同，需要兼顾多种功能，这也对通用性提出了进一步要求。

通过单独的FPGA或者DSP无法满足算法处理的需求。目前最新的DSP处理速度已经突破1GHz，处理性能虽然很强大，但是DSP接口的集成性影响了它数据传输的灵活性。相比之下FPGA的可配置IO和配备的内核能方便的完成数据的传输，但是FPGA内部逻辑资源和存储资源有限不能完成复杂算法实现，基于此双DSP+双FPGA的组合式设计的优势就很明显。

基于双DSP+双FPGA的组合硬件平台设计的优势和好处在于充分发挥了DSP和FPGA的性能特性。这种设计的处理核心是DSP，因为DSP的强大的处理能力能方便的完成算法的快速运算，而FPGA也可以发挥其灵活以及拥有多种输入输出引脚的特点做控制使用。对于这样基于DSP+双FPGA的对称设计更充分发挥了FPGA和DSP的优点。这种组合式设计加上大容量外设存储器而成的信号处理板是当前高性能数据信号处理的主流设计理念，构建成通用的、可扩展的、可灵活配置的智能计算硬件平台。

发明内容

为了克服现有技术的不足,本实用新型提出一种基于双DSP双FPGA的VPX多核智能计算硬件平台，该硬件平台采用对称的物理结构形式，通过可配置的FMC接口的高速数据采集模块、双备份的FPGA逻辑预处理的高速数据预处理模块、双多核DSP为核心处理机的高速数据处理模块、自由交换的SRIOSwitch数据交换电路模块以及标准的6UVPX接口电路模块，实现硬件匹配不同模式的智能计算算法，构建一个可通用、可扩展、可灵活配置的多核智能计算硬件平台。

本实用新型解决其技术问题所采用的技术方案是：

一种基于双DSP双FPGA的VPX多核智能计算硬件平台采用的对称的物理结构形式，多个模块构成一个硬件平台，包括高速数据采集模块，高速数据预处理模块，多核DSP高速数据处理模块，SRIOSWITCH数据交换电路模块，VPX接口电路模块。

所述高速数据采集模块，采用双FMC架构。由于FMC是标准协议，便可以搭配不同类型的高速FMC采样子板，实现硬件平台的灵活性和兼容性。

所述高速数据预处理模块，由于FMC连接于FPGA，高速数据通过FMC传递给FPGA后，通过逻辑控制，将采到高速数据在FPGA中进行预处理，实现高速数据流的分流与缓存,并对整个高速数据采集系统进行控制。

所述高速数据处理模块，是由两片对称的DSP接口电路组成，实现对高速数据处理的相关算法进行验证分析，满足高速数据采集系统对速率、数据量、功耗的要求。

所述SRIOSWITCH数据交换电路模块，采用SerialRapidIO通讯协议。SRIOSWITCH芯片连接两FPGA、两DSP数据处理芯片，实现任意两个数据处理芯片间可以相互通讯。同时SRIOSWITCH芯片的剩余端口连接于VPX连接器，可以实现板间器件任意的通讯，很好的实现了硬件平台的可扩展性。

所述VPX接口电路模块，满足高速数据互联可靠性的要求。且其结构的稳定性适用于军工领域。

进一步的，所述VPX接口电路采用的是6UVPX的标准结构。

需要说明的是，高速数据采集模块与高速数据预处理模块通过FMC接口相连接。高

速数采集模块是由有标准的FMC接口的采集数据板卡组成，可以是AD/DA采集板卡、图像采集板卡。高速数据预处理模块是由两片对称的FPGA接口电路组成，将采集到的高速数据在FPGA中进行预处理，实现高速数据流的分流与缓存,并对整个高速数据采集系统进行控制。

需要说明的是，所述的高速数据预处理模块包括FPGA间互联接口电路，FPGA配置电路，FPGA外部数据存储电路。

需要说明的是，FPGA间互联接口电路中的两个FPGA之间通过高速LVDS数据线和高速收发器GTX接口互联，实现数据的交换与通信。

需要说明的是，FPGA外部数据存储电路，每片FPGA都外挂两组DDR3，用来存贮数据。在程序运算时，两组DDR3可以采用乒乓的方式对数据进行存储，有效提高系统的性能。

需要说明的，高速数据处理电路采用TI的C66788核处理器，外扩2GB容量的DDR3，可以实现大数据量、复杂算法的运算。高速数据处理模块包括DSP间互联接口电路，FPGA与DSP间数据传输接口电路，DSP网络接口电路，DSP外部数据存储电路。

需要说明的是，DSP间互联接口电路中两个DSP间通过HyperLink实现互联，x4模式，实现数据之间的高速传输。

需要说明的是，FPGA与DSP间数据传输接口电路,2个DSP芯片的EMIF16总线与各自通道的FPGA连接，可实现DSP与FPGA的数据交换，协同进行数据处理。

需要说明的是，DSP网络接口电路一个与以太网PHY芯片互联，另外一个用于DSP之间互联。

本发明有益效果在于：

1、处理能力：2片DSP协同作业，十分有利于复杂算法的处理。同时多核DSP的平均单核功效更低，所以对于相同的处理性能，多核DSP互连系统更加节省功耗和板卡面积。

2、存储资源：每片DSP和FPGA都配置2GBDR3SDRAM，对数据进行存储；并且DSP和FPGA都集成大量的片内存储器，使得系统内部的处理元件能方便实现数据处理和存储。

3、新型架构：采用了双FMC结合双FPGA，双DSP的架构。首先能满足数据采集多变的需求，左右两个FMC接口可以接同一种采集子板，也可以分别接不同类型的采集子板。其次强大的预处理和处理能力，能保证用户算法便捷、高效的发挥其应用功能。最后快速的数据交换能力，确保运算结果实时性的输出。

附图说明

图1是本硬件平台的结构示意图；

图2是基于一种雷达目标检测与信息处理系统框图；

图3是本硬件平台的VPX接口连接示意图；

图4是本硬件平台的数据流示意图。

具体实施方式

以下将结合附图对本发明进行进一步的描述，需要说明的是，本实施例技术方案为前提，给出详细的实施方式，但本发明的保护范围并不限于本实施例。

如图1所示，一种基于双DSP双FPGA的VPX多核智能计算硬件平台采用对称的物理结构形式。该硬件平台是由多个硬件模块构成，该硬件平台的模块包括高速数据采集模块，高速数据预处理模块，高速数据处理模块，SRIOSWITCH数据交换电路模块，VPX接口电路模块。

本发明中的高速数据采集模块用于将高速数据采集卡与高速数据预处理模块的FPGA通过FMC标准接口相连接。

本发明中的高速数据预处理模块包括FPGA间互联接口电路，FPGA配置电路，FPGA外部数据存储电路。FPGA间互联接口电路中的两个FPGA之间通过高速LVDS数据线和高速收发器GTX接口互联，实现数据的交换与通信。FPGA配置电路用于FPGA的加载方式。PGA外部数据存储电路可以将采集到的高速数据进行预处理之后的暂存到DDR3中存储。

本发明中的的高速数据处理模块包括DSP间互联接口电路，FPGA与DSP间数据传输接口电路，DSP网络接口电路，DSP外部数据存储电路。DSP间互联接口电路通过HyperLink实现互联，实现数据之间的高速传输。FPGA与DSP间数据传输接口电路中的2个DSP芯片的EMIF16总线与各自通道的FPGA连接，可实现DSP与FPGA的数据交换，协同进行数据处理。DSP网络接口电路中的DSP含有两个EMAC接口，一个接口与以太网PHY芯片互联，用于将处理之后的数据通过网口传送到上位机，另一个接口用于DSP之间互联。DSP外部数据存储电路用于处理之后的数据暂存到DDR3中存储。

为了突出该实用新型的这种基于双DSP+双FPGA的多核智能计算硬件平台的优越性，如图2所示，给出详细的实施方式，是基于一种雷达目标检测与信息处理系统框图，组成部分包括数据采集模块、FPGA雷达采集信号预处理及时序控制模块、DSP目标检测及信息录取模块、数据传输和雷达目标显示模块。

所述的数据采集模块是通过该硬件平台带有FMC接口所接的A/D采集板卡，实现对雷达信号进行高速与实时的采集。

所述的FPGA雷达采集信号预处理及时序控制模块，是通过该硬件平台的高速数据预处理模块中的FPGA对采集到的数字信号进行杂波抑止和数据格式化处理，同时产生地址和控制信号，将格式化处理后的雷达信号存入到大容量的DDR3中，以便DSP进行读取。FPGA与DSP间数据传输接口电路,DSP芯片的EMIF16总线与FPGA连接，可实现DSP与FPGA的数据交换，协同进行数据处理。制信号，将格式化处理后的雷达信号存入到大容量的DDR3中，以便DSP进行读取。

所述的DSP目标检测及信息录取模块，是由该该硬件平台的多核DSP高速数据处理模块中的DSP完成目标检测、目标信息录取算法的运算及数据传输控制。利用DSP的高速处理能力，首先对雷达的数字信号进行恒虚警的处理，然后进行自动目标检测，并从中提取目标信息报告文件，存储与该平台中的DDR3存储器中。

所述的数据传输和雷达目标显示模块，是由该硬件平台的千兆以太网接口与上位机通信，实现雷达数据信号的显示以及进行相关的后续处理。

如图3所示，本发明中的VPX接口电路模块，采用的是6UVPX的标准结构。其中P0为公用连接器，维护管理总线、测试总线和电源信号；P1部分连接4组SRIO4x至SRIOSWITCH数据交换电路模块中的SRIO交换芯片；P2连接1组1000BASE-T千兆以太网接口，还同时连接硬件平台的其中一个FPGA的8组GTX收发器、LVDS信号以及LVCMOS信号；P3及P4分别连接硬件平台的各个FPGA的8组GTX收发器、LVDS信号以及LVCMOS信号。其中8xGTX信号可定义为SRIO接口或/和PCI-E接口。

如图4所示，本硬件平台的数据数据流示意图，构建可级联，可并行，可备份的信号综合处理方式。

（1）可级联：高速数据通过FMC1接口将数据采集到FPGA#1中对数据进行预处理，实现高速数据流的分流与缓存，并对整个高速数据采集系统进行控制；之后将数据通过LVDS信号线将数据级联到FPGA#2，对数据进行进一步的处理，通过SRIOSWITCH数据交换电路模块将数据级联到DSP#1，进行相关的算法对数据进行处理；处理完后的数据通过HyperLink对DSP#1和DSP#2进行互联，进一步相关算法处理；最后将处理完后的数据通过网络接口电路将数据传送出去，完成数据的处理。

（2）可并行：通过FMC1接口与FMC2接口分别采集两路的高速数据信号到各自对应的FPGA#1与FPGA#2进行数据预处理；预处理之后的数据通过SRIOSWITCH数据交换电路模块传送到各自对应的DSP#1与DSP#2进行相关算法的数据处理；最后将处理完后的数据通过网络接口电路将数据传送出去，进行备份。

(3)可备份：高速数据通过FMC1接口将数据采集到FPGA#1与FPGA#2中对数据进行预处理，实现高速数据流的分流与缓存；对数据进行进一步的处理，通过SRIOSWITCH数三据交换电路模块将数据级联到DSP#1与DSP#2中，进行相关的算法对数据进行处理；最后将处理完后的数据通过网络接口电路将数据传送出去，完成数据的处理。

Claims (2)

1.一种基于双DSP双FPGA的VPX多核智能计算硬件平台，其特征在于，该硬件平台采用对称的物理结构形式，通过可配置的FMC接口的高速数据采集模块、双备份的FPGA逻辑预处理的高速数据预处理模块、双多核DSP为核心处理机的高速数据处理模块、自由交换的SRIOSwitch数据交换电路模块以及标准的6UVPX接口电路模块，实现硬件匹配不同模式的智能计算算法，构建一个可通用、可扩展、可灵活配置的多核智能计算硬件平台。

2.根据权利要求1所述的一种基于双DSP双FPGA的VPX多核智能计算硬件平台，其特征在于，所述高速数据采集模块，采用双FMC架构,便可以搭配不同类型的高速FMC采样子板，可以是AD/DA采集板卡、图像采集板卡，实现硬件平台的灵活性和兼容性；

所述高速数据预处理模块，由两片对称的FPGA接口电路组成，将采到高速数据在FPGA中进行预处理，实现高速数据流的分流与缓存,并对整个高速数据采集系统进行控制；

所述高速数据处理模块，是由两片对称的DSP接口电路组成，实现对高速数据处理的相关算法进行验证分析。