CN110597124A - 一种硬件冗余的通信架构 - Google Patents
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Abstract
本发明公开了一种硬件冗余的通信架构,包括两路相互独立的硬件接口:第一、二硬件接口、主从FPGA模块和主从DSP模块;外部双通道物理接口分别对应连接第一、二硬件接口,第一、二硬件接口分别对应连接主FPGA模块和从FPGA模块;主从FPGA模块分别对应连接主从DSP模块;主从FPGA模块之间、主从DSP模块之间均通过高速数据冗余通道进行数据交互,主FPGA和主DSP之间通过高速总线实现数据交互,从FPGA和从DSP之间通过高速总线进行数据交互。本发明的通信架构,能够在单设备上实现双链路双系统独立运行,同时互为冗余互相监视,抗硬件异常的能力大大提高,通信速度和实时性相对传统现场总线明显提升。
Description
技术领域
本发明涉及工业通信领域,具体涉及一种硬件冗余的通信架构。
背景技术
很多重要的工业通信现场,例如电力系统控制保护、石油化工以及冶金船舶等行业,通信系统的设计都需要考虑冗余,避免因部分硬件通道异常导致系统运行故障。
目前的冗余通信设计,一部分是基于现场总线实现,另一部分是通过两套独立的通信系统来实现,前者的实时性低,通信速度受限,不适合有些对实时性要求很高的场合,比如直流输电控制保护应用,后者的成本高功耗大可靠性低,且结构复杂,不利于现场安装和成本优化。
发明内容
本发明的目的,在于提供一种高可靠性硬件冗余的通信架构,克服现有的冗余通信硬件结构复杂、系统实时性低成本高功耗大的问题。
为了达到上述目的,本发明所采用的技术方案是:
一种硬件冗余的通信架构,所述通信架构中的内部数据处理系统包括两路相互独立的硬件接口:第一硬件接口和第二硬件接口、主从FPGA模块和主从DSP模块;外部双通道物理接口分别对应连接第一硬件接口和第二硬件接口,第一硬件接口和第二硬件接口分别对应连接主FPGA模块和从FPGA模块;主从FPGA模块分别对应连接主从DSP模块;主从FPGA模块之间、主从DSP模块之间均通过高速数据冗余通道进行数据交互,主FPGA和主DSP之间通过高速总线实现数据交互,从FPGA和从DSP之间通过高速总线进行数据交互;外部通信数据通过相互独立的硬件接口进出内部数据处理系统,信号的前端处理由主从FPGA模块完成,信号的后端处理由主从DSP模块完成。
进一步地,所述主FPGA模块和主DSP模块作为主系统,从FPGA模块和从DSP模块作为从系统,双通道双系统独立运行;主从DSP获取双通道的数据完成双通道的数据备份,一路通道发生异常时通过冗余通道从对侧获取数据。
进一步地,所述主从FPGA模块之间、主从DSP模块之间通过高速数据冗余通道进行数据交互后互相校验,确保系统数据的正确性。
进一步地,所述双通道双系统运行时互相监视,通道异常时实时提供系统监视和报警信息。
进一步地,所述硬件接口和主从FPGA模块之间的通讯使用低功耗LVDS标准直接驱动实现。
进一步地,所述主从FPGA模块之间、主从DSP模块之间的高速数据冗余通道通过高速串行总线实现。
进一步地,所述高速串行总线包括:PCIE总线、SATA总线、SRIO总线。。
进一步地,所述主从FPGA模块使用相同型号的FPGA芯片。
进一步地,所述主从DSP模块使用相同型号的多核DSP芯片。
本发明的有益效果是:本发明的高可靠性硬件冗余的通信架构设计,能够在单设备上实现双链路双系统独立运行,同时又能够互为冗余互相监视,抗硬件异常的能力大大提高,通信速度和实时性相对传统现场总线提升明显,并且结构简单,减少了现场的装置数量,大大降低了安装和系统成本,具有很好的系统可靠性、经济性和稳定性,应用前景广阔。
附图说明
图1是本发明的硬件冗余的通信架构的实施例。
具体实施方式
下面将结合说明书附图,对本发明作进一步的说明。
如图1所示,为本发明提供的一种硬件冗余的通信架构的实施例,所述通信架构中的内部数据处理系统包括两路相互独立的硬件接口:第一硬件接口和第二硬件接口、主从FPGA模块和主从DSP模块;外部双通道物理接口分别对应连接第一硬件接口和第二硬件接口,第一硬件接口和第二硬件接口分别对应连接主FPGA模块和从FPGA模块;主从FPGA模块分别对应连接主从DSP模块;主从FPGA模块之间、主从DSP模块之间均通过高速数据冗余通道进行数据交互,主FPGA和主DSP之间通过高速总线实现数据交互,从FPGA和从DSP之间通过高速总线进行数据交互;外部通信数据通过相互独立的硬件接口进出内部数据处理系统,信号的前端处理由主从FPGA模块完成,信号的后端处理由主从DSP模块完成。本实施例中的各模块均位于单设备中。
上述实施例中,所述主FPGA模块和主DSP模块作为主系统,从FPGA模块和从DSP模块作为从系统,双通道双系统独立运行;主从DSP获取双通道的数据完成双通道的数据备份,一路通道发生异常时通过冗余通道从对侧获取数据。
上述实施例中,所述硬件接口和主从FPGA模块之间的通讯使用低功耗LVDS标准直接驱动实现。上述主从FPGA模块之间、主从DSP模块之间的高速数据冗余通道通过高速串行总线实现,兼具数据冗余和监视校验双层功能,例如可以采用PCIE总线、SATA总线、SRIO总线。
优选的,在上述实施例的基础上,所述主从FPGA模块之间、主从DSP模块之间通过高速数据冗余通道进行数据交互后互相校验,确保系统数据的正确性。
优选的,在上述实施例的基础上,所述双通道双系统运行时互相监视,通道异常时实时提供系统监视和报警信息。
优选的,在上述实施例的基础上,主从FPGA模块使用相同型号的FPGA芯片;主从DSP模块使用相同型号的多核DSP芯片。
本发明的高可靠性硬件冗余通信架构设计,结构简单,稳定可靠,大幅提升了传统总线式冗余通信的经济性和可靠性,适用于工业高可靠性应用场合,运行稳定可靠,具有良好的应用前景。
以上实施例仅为说明本发明的技术思想,不能以此限定本发明的保护范围,凡是按照本发明提出的技术思想,在技术方案基础上所做的任何改动,均落入本发明保护范围之内。
Claims (9)
1.一种硬件冗余的通信架构,其特征在于:所述通信架构中的内部数据处理系统包括两路相互独立的硬件接口:第一硬件接口和第二硬件接口、主从FPGA模块和主从DSP模块;外部双通道物理接口分别对应连接第一硬件接口和第二硬件接口,第一硬件接口和第二硬件接口分别对应连接主FPGA模块和从FPGA模块;主从FPGA模块分别对应连接主从DSP模块;主从FPGA模块之间、主从DSP模块之间均通过高速数据冗余通道进行数据交互,主FPGA和主DSP之间通过高速总线实现数据交互,从FPGA和从DSP之间通过高速总线进行数据交互;
外部通信数据通过相互独立的硬件接口进出内部数据处理系统,信号的前端处理由主从FPGA模块完成,信号的后端处理由主从DSP模块完成。
2.根据权利要求1所述的硬件冗余的通信架构,其特征在于:所述主FPGA模块和主DSP模块作为主系统,从FPGA模块和从DSP模块作为从系统,双通道双系统独立运行;主从DSP获取双通道的数据完成双通道的数据备份,一路通道发生异常时通过冗余通道从对侧获取数据。
3.根据权利要求1或2所述的硬件冗余的通信架构,其特征在于:所述主从FPGA模块之间、主从DSP模块之间通过高速数据冗余通道进行数据交互后互相校验,确保系统数据的正确性。
4.根据权利要求2所述的硬件冗余的通信架构,其特征在于:所述双通道双系统运行时互相监视,通道异常时实时提供系统监视和报警信息。
5.根据权利要求1所述的硬件冗余的通信架构,其特征在于:所述硬件接口和主从FPGA模块之间的通讯使用低功耗LVDS标准直接驱动实现。
6.根据权利要求1所述的硬件冗余的通信架构,其特征在于:所述主从FPGA模块之间、主从DSP模块之间的高速数据冗余通道通过高速串行总线实现。
7.根据权利要求1所述的硬件冗余的通信架构,其特征在于:所述高速串行总线包括:PCIE总线、SATA总线、SRIO总线。
8.根据权利要求1所述的硬件冗余的通信架构,其特征在于:所述主从FPGA模块使用相同型号的FPGA芯片。
9.根据权利要求1所述的硬件冗余的通信架构,其特征在于:所述主从DSP模块使用相同型号的多核DSP芯片。
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