JP3352786B2 - プロセッサ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ列を高速に所
定の順番で整列させることができるプロセッサ回路に関
し、特にヒープなデータを生成することができ、さら
に、ヒープソートによりデータ列を高速に整列すること
ができるソート・プロセッサ回路に関する。

【０００２】

【従来の技術】「ソート処理」とは、任意数のデータを
小さい順（昇順）に、あるいは大きい順（降順）に並べ
る操作である。ソート処理は計算機システムにおける基
本的な操作であり、種々の応用プログラムにおいて多用
されている。したがって、ソート処理を高速化できれ
ば、計算機上で実行される応用プログラムやジョブの全
体としての動作も高速化することが期待される。

【０００３】ソート処理を高速化する研究は、計算機の
誕生と同時といってよい頃から行なわれてきた。たとえ
ばハードウェア・ソート・アルゴリズムの提案からソー
ト・プロセッサ（ソート処理を専用に実行するための集
積回路装置）の試作まで、多大な努力がこの分野に払わ
れてきた。しかし、高速で多量のデータを処理すること
ができる、実用に耐えられるハードウェアのソート・プ
ロセッサはいまだに少ないのが現状である。

【０００４】ソート処理には数多くのアルゴリズムが存
在するが、現在商用化されているものはすべてマージ・
ソートと呼ばれるアルゴリズムを利用したソートプロセ
ッサである（たとえば「情報処理学会誌」の第３３巻、
第１２号、第１３８８頁〜第１４０２頁を参照）。

【０００５】マージソートに対し、ヒープソートと呼ば
れるソート方法が知られている。ヒープソートとは、
「ヒープなデータ」を利用してソートを行なう方法であ
る。

【０００６】最初にヒープなデータについて説明する。
ヒープとは、典型的にはラベル付きの整列２分木と呼ば
れるデータ構造である。その例を図３２に示す。

【０００７】「２分木」とは、次の条件を満たすものを
いう。 （ａ） 図３２の頂点（１）で示されるように、他の頂
点と区別される特別な１つの頂点を有する。この特別な
頂点はルート（根）と呼ばれる。

【０００８】（ｂ） ルート以外の頂点は、共通部分を
持たない頂点の集合に分割できる。図３２に示される例
の場合には、頂点（２）以下の頂点の集合と、頂点
（３）の頂点の集合とに分割できる。この条件（ａ）
（ｂ）を備えた頂点の集合を「木」と呼ぶ。

【０００９】（ｃ）どの頂点も最大で２個の部分木を持
つ。このとき自分自身を親、部分木の先頭の頂点を子と
呼ぶ。

【００１０】２分木の概略の定義は上述のとおりであ
る。２分木では、分岐箇所における親と子とのデータの
関係を規則づけることにより、意味合いの違うデータ構
造を実現できる。

【００１１】ヒープとは、どの親と子とをとっても、そ
のデータの間に所定の大小関係が成立する２分木であ
る。たとえば、図３２に示されるように、どの親もその
子よりも値の大きなデータを有しているものが一例であ
る。図３２に示される例では、親のデータが子のデータ
よりも大きな値であるという規則はあるが、親から分岐
する２つの子の間には順序づけはされていない。したが
ってヒープなデータでは、図３２に示される例でわかる
ように、ルートのデータが最大の値（または最小の値）
を有している。

【００１２】ヒープなデータを表現するためのデータ構
造の一例に、一次元配列表現がある。一次元配列表現で
は、番地計算で２分木の親子関係が求められる。一次元
配列にヒープなデータを記憶する場合には、以下のよう
な規則が存在する。なお以下の説明では、ｎ個のデータ
が存在し、このデータがｎ個の要素を有する一次元配列
ａ［１］からａ［ｎ］までに格納されるものとする。ま
た、ルートに対応するデータを単に「ルート」と呼び、
同様に親、子に対応するデータを単に「親」、「子」と
呼ぶこととする。

【００１３】（１） ａ［１］にはルートが格納され
る。 （２） ａ［ｉ］の子は、ａ［２］、ａ［ｉ＋１］であ
る。

【００１４】（３） ａ［ｉ］（ただしｉ≠１）の親は
ａ［ｉ／２］（ｉが偶数の場合）、ａ［（ｉ−１）／
２］（ｉが奇数の場合）である。以下の説明において
は、ｉが偶数、奇数の場合を含めてａ［ｉ］の親はａ
［ｉ／２］として表現するものとする。

【００１５】以上のような規則に従って、図３２に示さ
れるヒープなデータを一次元配列に記憶させた場合、一
次元配列の格納データは図３３に示されるようになる。
図３３と図３２とを比較すれば容易にわかるように、ル
ートのデータは第１番目の配列ａ［１］に、子（２）の
データは配列ａ［２］に、子（３）のデータは配列ａ
［３］に、というように各子のデータが上述の規則に従
って定まる配列要素に格納されている。

【００１６】次にヒープなデータの生成方法について説
明する。配列ａ［１］〜ａ［ｎ］にｎ個のデータが格納
されており、これらデータの格納順序には規則性がない
ものとする。このデータが、以下の処理を行なうことに
よりヒープなデータとなる。

【００１７】（１） ２分木の下位の頂点から逆上っ
て、子を持つ頂点のうちの最初のものを見つける。子を
持つ頂点は、必ず２つの子を有するものとすれば、こう
して見つけられる頂点はａ［ｎ／２］に対応する頂点で
ある。

【００１８】（２） （１）で見つけられた頂点を含
む、それより下の部分木をヒープな状態にする。すなわ
ち、以下のような処理を行なう。なお以下の例では、親
が子よりも大きなデータを持つようなヒープデータを作
成するものとする。

【００１９】（ａ） 自分と、自分の子の値とを比較す
る。自分の方が大きければステップ（３）に進む。子の
方が大きければ、子のうちの大きい方と自分とを入換え
る。

【００２０】（ｂ） 自分が移動した位置を中心とし
て、上述のステップ（ａ）と同じ処理を、自分の方が大
きくなるか、あるいは子がなくなるまで繰返す。

【００２１】（３） （２）のステップの処理を、
（１）で発見された頂点から逆上りルートに至るまでの
すべての頂点について繰返し実行する。

【００２２】なお、親が子よりも小さいデータであると
いう条件のヒープなデータを生成する場合には、親と子
との大小関係を逆にして考えればよい。

【００２３】次にヒープソートについて説明する。ヒー
プソートとは、ヒープな状態のデータを利用して、デー
タを昇順または降順に並べ換えるためのアルゴリズムで
ある。ヒープソートは以下の手順により実行される。な
お、以下の説明では、親が子よりも大きいようなヒープ
データを利用して、データを昇順に並べ換える場合を説
明する。

【００２４】（１） 図３４に示されるように、ヒープ
なデータを準備する。ヒープなデータのルートには最大
のデータが格納されている。

【００２５】（２） ルートのデータと、ヒープなデー
タの最後のデータとを交換する。交換後のこの２分木の
状態を図３５に示す。

【００２６】（３） １番最後のデータ（図３６におい
ては「２１」）を除いた２分木のデータを、ヒープな状
態に並べ換える。このとき、ルートを除いた部分木の各
頂点はすでにヒープな状態となっている。したがって、
ルートのみについて、上述のヒープなデータを生成する
処理のうちのステップ（２）を実行すれば、新しい２分
木をヒープな状態に再整列させることができる。たとえ
ば図３５に示される２分木においては、まずルートとそ
の子「１６」とが交換される（図３６）。次に、交換さ
れた元のルート「４」とその子「１３」とが交換される
（図３７）。図３７を参照して明らかなように、１番最
後のデータ「２１」を除いた２分木はヒープなデータと
なっている。そしてこのときのルートには、元のｎ個の
データのうちの２番目に大きなデータが格納されてい
る。

【００２７】（４） ステップ（２）と（３）とを繰返
す。この場合、ステップ（２）では、直前のステップ
（３）でヒープなデータに整列された２分木のルート
と、その２分木の最後のデータとを交換するものとす
る。このとき、ステップ（３）でヒープな状態に再整列
される２分木のデータ数は１つずつ減っていく。

【００２８】たとえば、図３７に示される２分木におい
てルート「１６」と、再整列された２分木の最後のデー
タ「１」とを交換し図３８に示される２分木が得られ
る。上述のようにルート「１」を中心として、ヒープな
データを生成する処理のステップ（２）を実行すること
により、図３９に示される２分木が得られる。このとき
のルートには、元のｎ個のデータのうちの３番目に大き
なデータが格納されている。さらに図３９に示されるル
ート「１３」と、再整列された２分木の最後のデータ
「８」とを交換し、以下ルートを中心として前述のヒー
プなデータを作成するための処理のステップ（２）の処
理を実行する。以下こうした処理を繰返し実行していく
が、その場合、再整列される２分木のデータ数は上述の
ように１ずつ減少していく。また、再整列後のルートに
は、再整列されたデータのうちで最も大きなデータが格
納される。そしてこのルートと、整列された２分木の最
後のデータとを交換していくので、２分木の最後の頂点
からルートに向かって大きいデータが順に格納されてい
く。

【００２９】（４）の処理が完全に終了すると、図４０
に示されるようなデータが得られる。図４０に示される
データが、図３３に示されるような一次元配列に、図３
２および図３３に示されるような関係で格納されている
ので、最終的にこの配列には、データが昇順に格納され
ていることがわかる。すなわち、ヒープソートにより、
ｎ個のデータが昇順に並べ換えられ、その結果が一次元
配列に格納されている。

【００３０】以上のようなヒープソートのアルゴリズム
については従来から知られており、一定の手順で実現で
きることから、ソフトウェアによって処理されてきた。

【００３１】

【発明が解決しようとする課題】上述のヒープソートの
アルゴリズムをソフトウェアのみで実現する場合、１回
のソートに、入れ子処理を含む多数回のデータの比較、
書換えを実行しなければならず、処理を高速に行なうこ
とができなかった。さらにデータベースを利用したシス
テムにおいては、このようなソート処理を何回も実行す
る必要があるために、全体の処理はより長くなる。そう
したシステムでは処理対象のデータ量も多いために、ソ
ート処理全体には膨大な時間を要するという問題点があ
った。

【００３２】それゆえにこの発明の目的は、ヒープデー
タを高速で生成することができるプロセッサ回路とヒー
プソートを高速で実行できるプロセッサ回路とを提供す
ることである。

【００３３】

【課題を解決するための手段】請求項１に記載のプロセ
ッサ回路は、複数個のマクロセルを含むメモリセルアレ
イと、アドレス信号に応答して、メモリセルアレイの任
意の第１のマクロセルアレイを選択するための第１の選
択手段と、第１の選択手段により選択されたアドレスの
マクロセルと、外部との間でデータを入出力するための
手段と、アドレス信号に応答して、第１のマクロセルの
アドレスと所定の関係を有する２つのアドレスの、２つ
のマクロセルを選択するための第２の選択手段と、第２
の選択手段により選択された２つのマクロセルの内容を
比較し、予め定める条件を満たす第２のマクロセルを２
つのマクロセルのうちから選択するための第３の選択手
段と、第１のマクロセルの内容と、第２のマクロセルの
内容とを比較し、第１のマクロセルの内容が、第２のマ
クロセルの内容に対して前記予め定める条件を満たさな
いことを検出して、第１のマクロセルの内容と、第２の
マクロセルの内容とを交換するための交換手段とを含
む。

【００３４】請求項２に記載のプロセッサ回路は、請求
項１に記載のプロセッサ回路であって、第２の選択手段
は、第１のマクロセルのアドレスの２倍に等しいアドレ
スのマクロセル、および第１のマクロセルのアドレスの
２倍に１加算した数と等しいアドレスのマクロセルを選
択する。

【００３５】請求項３に記載のプロセッサ回路は、請求
項２に記載のプロセッサ回路であって、第３の選択手段
は、他方のマクロセルより大きな値を記憶しているマク
ロセルを選択する。

【００３６】請求項４に記載のプロセッサ回路は、請求
項１に記載のプロセッサ回路であって、ある動作サイク
ルにおいて第１の選択手段に与えられたアドレス信号
が、直後の動作サイクルにおいて第１の選択手段に与え
られるアドレス信号の２倍に等しいことと、または第１
の選択手段に与えられるアドレス信号の２倍に１加算し
た数と等しいこと、とのいずれか一方を満たすことを検
出して、動作を禁止する信号を発生するための手段をさ
らに含む。

【００３７】請求項５に記載のプロセッサ回路は、請求
項１に記載のプロセッサ回路であって、動作モード設定
信号の第１の値に応答して、第２の選択手段を可能化
し、動作モード設定信号の第２の値に応答して、第２の
選択手段を不能化するとともに、メモリセルアレイの先
頭アドレスのマクロセルを第２のマクロセルとして選択
するための第４の選択手段をさらに含む。

【００３８】請求項６に記載のプロセッサ回路は、請求
項５に記載のプロセッサ回路であって、メモリセルアレ
イの先頭アドレスのマクロセルの内容を読出すための手
段をさらに含む。

【００３９】請求項７に記載のプロセッサ回路は、請求
項６に記載のプロセッサ回路であって、第３の選択手段
は、第２の選択手段により選択された２つのマクロセル
の内容を比較し、ソートモード設定信号に基づいて、予
め定められる第１の条件と、第１の条件の否定の第２の
条件とのいずれか一方を選択し、選択された条件を満た
すマクロセルを第２のマクロセルとして選択するための
手段を含む。交換手段は、第１のマクロセルの内容と、
第２のマクロセルの内容とを比較し、ソートモード設定
信号に基づいて、第１の条件と第２の条件とのいずれか
一方を選択し、第１のマクロセルの内容が、第２のマク
ロセルの内容に対して、選択された条件を満たさないこ
とを検出して、第１のマクロセルの内容と、第２のマク
ロセルの内容とを交換するための手段を含む。

【００４０】請求項８に記載のプロセッサ回路は、請求
項７に記載のプロセッサ回路であって、メモリセルアレ
イの先頭アドレスのマクロセルの内容を読出すための手
段をさらに含む。

【００４１】請求項９に記載のプロセッサ回路は、請求
項５に記載のプロセッサ回路であって、第１のマクロセ
ルの内容と、第２のマクロセルの内容との交換が、交換
手段によって行なわれたか否かを検出して交換検出信号
を発生するための手段と、交換検出信号の値に依存し
て、動作モード設定信号を第１または第２の値に選択的
に設定するための動作モード設定手段とをさらに含む。

【００４２】請求項１０に記載のプロセッサ回路は、請
求項９に記載のプロセッサ回路であって、第２のマクロ
セルのアドレスを検出し、被選択アドレス信号を出力す
るための手段と、交換検出信号が交換の発生を検出した
値となったことに応答して、被選択アドレス信号により
特定されるアドレスを第１の選択手段に与えるためのア
ドレス選択手段をさらに含む。

【００４３】請求項１１に記載のプロセッサ回路は、請
求項１０に記載のプロセッサ回路であって、アドレス選
択手段は、外部から与えられる初期データを格納して出
力するための記憶手段と、交換が発生しなかったことを
示す値から、交換が発生したことを示す値に交換検出信
号が変化したことに応答して、記憶手段に格納されたデ
ータを予め定める値だけ減ずるための減算手段と、交換
検出信号の値に基づいて、被アドレス信号または減算手
段の出力を選択的に第１の選択手段に与えるための手段
とを含む。

【００４４】請求項１２に記載のプロセッサ回路は、複
数個のマクロセルを含むメモリセルアレイと、第１のア
ドレスイネーブル信号により能動化され、第１のアドレ
ス信号に応答して、メモリセルアレイの任意の第１のマ
クロセルを選択するための第１の選択手段と、第２のア
ドレスイネーブル信号により能動化され、第１のアドレ
ス信号と関連する第２のアドレス信号に応答して、第１
のアドレス信号と所定の関係を有する２つのアドレス
の、２つのマクロセルを選択するための第２の選択手段
と、第２の選択手段により選択された２つのマクロセル
の内容を比較し、予め定める条件を満たす第２のマクロ
セルを２つのマクロセルのうちから選択するための第３
の選択手段と、複数のマクロセルおよび外部回路と接続
可能であり、第１の選択手段により選択されたアドレス
のマクロセルに選択的に接続される第１のデータ線と、
複数のマクロセルおよび外部回路と接続可能であり、第
３の選択手段により選択されたアドレスのマクロセルに
選択的に接続される第２のデータ線とを含む。

【００４５】請求項１３に記載のプロセッサ回路は、請
求項１２に記載のプロセッサ回路であって、第２の選択
手段は、第１のマクロセルのアドレスの２倍に等しいア
ドレスのマクロセルおよび第１のマクロセルのアドレス
の２倍に１加算した数と等しいアドレスのマクロセルを
選択する。

【００４６】請求項１４に記載のプロセッサ回路は、請
求項１３に記載のプロセッサ回路であって、第３の選択
手段は、第２の選択手段により選択された２つのマクロ
セルの内容を比較し、他方のマクロセルより大きな値を
記憶しているマクロセルを２つのマクロセルのうちから
選択する。

【００４７】

【作用】請求項１に記載のプロセッサ回路においては、
予め第１の選択手段を用いてメモリセルアレイの各マク
ロセルにデータを設定しておく。ヒープデータの作成時
には第１の選択手段に処理対象のデータが格納されたマ
クロセルのアドレス信号を与える。第１の選択手段はア
ドレス信号に応答して、処理対象のデータを格納した第
１のマクロセルを選択する。第２の選択手段もこのアド
レス信号に応答して、第１のマクロセルのアドレスと所
定の関係を有する２つのアドレスの、２つのマクロセル
を選択する。第３の選択手段は、第２の選択手段により
選択された２つのマクロセルの内容を比較し、予め定め
る条件を満たす第２のマクロセルを２つのマクロセルの
うちから選択する。交換手段は、第１のマクロセルの内
容と、第２のマクロセルの内容とを比較し、第１のマク
ロセルの内容が、第２のマクロセルの内容に対して予め
定める条件を満たさない場合には、第１のマクロセルの
内容と、第２のマクロセルの内容とを交換する。

【００４８】請求項２に記載のプロセッサ回路において
は、第２の選択手段は、第１のマクロセルのアドレスの
２倍に等しいアドレスのマクロセル、および第１のマク
ロセルのアドレスの２倍に１加算した数と等しいアドレ
スのマクロセルを選択する。第１のマクロセルが整列２
分木のある頂点に対応するものとすると、第２の選択手
段によって、この頂点の２つのこの頂点のデータを格納
した２つのマクロセルが選択される。

【００４９】請求項３に記載のプロセッサ回路において
は、第１のマクロセルの内容と、第２の選択手段により
選択された２つのマクロセルのうち、より大きな値を格
納している方との間で交換手段により比較と交換とが行
なわれる。したがって、整列２分木において、親のデー
タよりも大きなデータを格納した子頂点があると、親頂
点のデータとその子頂点のデータとが交換される。

【００５０】請求項４に記載のプロセッサ回路において
は、ある動作サイクルにおいて第１の選択手段に与えら
れたアドレス信号が、直後の動作サイクルにおいて第１
の選択手段に与えられるアドレス信号に対して第２の選
択手段において判断される所定の関係を有しているか否
かが判断される。この関係が成立すると、動作を禁止す
る信号が発生される。これにより、次のような作用が生
ずる。すなわち、ある動作サイクルにおいて交換手段に
より第１および第２のマクロセルの間でデータの交換が
行なわれたとする。このときのアドレス信号が、次に与
えられるアドレス信号に対して前記所定の条件を満たし
ていると、第２の選択手段は、データの交換が発生した
第１のマクロセルを次の動作サイクルの第２のマクロセ
ルとして選択する。第３の選択手段はこのマクロセル
と、もう１つの前記所定の条件を満たすアドレスのマク
ロセルとの間でその内容を比較する。データの交換には
ある程度の時間がかかるので、この際、データ交換の発
生した方のマクロセルの内容が正しく書換えられていな
い可能性があり、そのために第３の選択手段の選択結果
が誤る可能性がある。しかし、このような条件では動作
の禁止信号が発生されるので、正しい結果が得られるよ
うになるまで、このプロセッサ回路の出力を無視するこ
とができる。

【００５１】請求項５に記載のプロセッサ回路において
は、動作モード設定信号が第１の値になると、第２の選
択手段が可能化される。第２の選択手段と第３の選択手
段とにより選択されたマクロセルと第１の選択手段によ
り選択された第１のマクロセルとの間で、交換手段によ
り比較／交換動作が行なわれる。動作モード設定信号が
第２の値となると、第２の選択手段が不能化され、メモ
リセルアレイの先頭アドレスのマクロセルが第２のマク
ロセルとして選択される。したがって、第１の選択手段
により選択された第１のマクロセルと、メモリセルアレ
イの先頭アドレスのマクロセルとの間で、交換手段によ
る比較／交換動作が行なわれる。

【００５２】請求項６に記載のプロセッサ回路において
は、メモリセルアレイの先頭アドレスのマクロセルの内
容が読出せる。ヒープソートの実行中にはメモリセルア
レイの先頭アドレスのマクロセルには、ソート条件によ
り決まる一定条件でデータが順に交代で格納されるの
で、プロセッサ回路の動作と並行してヒープソートの結
果のうち確定したものを読出すことができる。

【００５３】請求項７に記載のプロセッサ回路において
は、第２の選択手段により選択された２つのマクロセル
の内容のうち、ソートモード設定信号に基づいて選択さ
れた条件を満たすマクロセルが第２のマクロセルとして
選択される。同様に交換手段においては、ソートモード
設定信号に基づいて第１の条件と第２の条件とのいずれ
か一方が選択され、第１のマクロセルの内容が、第２の
マクロセルの内容に対して、選択された条件を満たさな
い場合に、第１のマクロセルの内容と第２のマクロセル
の内容とが交換される。第１のマクロセルの内容と、第
２の選択手段にり選択された２つのマクロセルの内容と
のうち、選択された条件を満たす方が第１のマクロセル
に格納されるので、ソートモード設定信号を変えること
により、マクロセルに格納されるデータの順序を変える
ことができる。

【００５４】請求項８に記載のプロセッサ回路において
は、請求項７に記載のプロセッサ回路の作用に加え、メ
モリセルアレイの先頭アドレスのマクロセルの内容を読
出すことができる。ヒープソートの実行中にはメモリセ
ルアレイの先頭アドレスのマクロセルには、ソートモー
ド設定信号により選択される条件でデータが順に交代で
格納されるので、異なる条件で行なわれるヒープソート
の結果のうち確定したものを、プロセッサ回路の動作と
並行して読出すことができる。

【００５５】請求項９に記載のプロセッサ回路において
は、第１のマクロセルの内容と、第２のマクロセルの内
容との交換が行なわれると、動作モード設定信号が第１
の値にされ、交換が行なわれないと動作モード設定信号
が第２の値に設定される。したがって、第１のマクロセ
ルの内容と第２のマクロセルの内容との交換が行なわれ
る限り、第１のマクロセルと、第３の選択手段により選
択されたマクロセルとの間でその内容の比較／交換が行
なわれる。しかし、第１のマクロセルの内容と第２のマ
クロセルの内容との交換が行なわれない場合には、こう
した動作は終了し、第１のマクロセルと、メモリセルア
レイの先頭アドレスのマクロセルとの間でその内容の比
較／交換が行なわれる。

【００５６】請求項１０に記載のプロセッサ回路におい
ては、第１のマクロセルと第２のマクロセルとの間でそ
の内容の交換が行なわれると、第２のマクロセルのアド
レスが被選択アドレス信号として第１の選択手段に与え
られる。直前の動作サイクルで第２のマクロセルとして
選択され、かつその内容が第１のマクロセルの内容と交
換されたマクロセルが、直後の動作サイクルでは第１の
マクロセルとして選択される。したがって、第１のマク
ロセルの内容が第２のマクロセルの内容と交換されなく
なるまで、最初に選択された第１のマクロセルの内容の
みを追跡して、第２のマクロセルとの比較／交換動作を
行なわせることができる。

【００５７】請求項１１に記載のプロセッサ回路におい
ては、記憶手段は、外部から与えられる初期データを格
納して出力する。第１のマクロセルの内容と第２のマク
ロセルの内容とで交換が発生しない場合には、記憶手段
の内容により示されるアドレスが第１の選択手段に与え
られ、そのアドレスのマクロセルと、第４の選択手段に
より選択されるメモリセルアレイの先頭アドレスのマク
ロセルの内容とが比較／交換される。内容の交換が発生
しないことを示す値から、内容の交換が発生したことを
示す値に交換検出信号が変化すると、記憶手段に格納さ
れたデータは予め定める値だけ減算される。交換検出信
号が、内容の交換が発生したことを示す値である場合、
被選択アドレス信号が第１の選択手段に与えられる。マ
クロセルの内容の交換が発生するときにはいつも、被選
択アドレス信号が第１の選択手段に与えられるので、先
頭アドレスのマクロセルに格納されていた内容を追跡し
て、第１のマクロセルと第２のマクロセルとの内容の比
較／交換を繰返し実行できる。一方、交換が発生しない
状態から発生した状態に変化したときに、記憶手段の内
容が予め定める値だけ減じられているので、次に交換が
発生しない状態となったときには、前回よりも予め定め
る値だけ少ないアドレスが記憶手段から第１の選択手段
に与えられて、そのアドレスのマクロセルと、第４の選
択手段により選択されるメモリセルアレイの先頭アドレ
スのマクロセルの内容とが比較／交換されることにな
る。

【００５８】請求項１２に記載のプロセッサ回路に第１
のアドレスイネーブル信号を与えると第１の選択手段が
能動化され、第１のアドレス信号に応答してメモリセル
アレイの任意の第１のマクロセルを選択する。第１のデ
ータ線を通じて、メモリセルアレイの各マクロセルに、
処理対象のデータを格納することができる。第２のアド
レスイネーブル信号を与えると、第２の選択手段が能動
化され、第２のアドレス信号に応答して、第１のアドレ
ス信号と所定の関係を有する２つのアドレスの、２つの
マクロセルを選択する。第３の選択手段が、第２の選択
手段により選択された２つのマクロセルの内容を比較
し、予め定める条件を満たす第２のマクロセルを２つの
マクロセルのうちから選択する。第１および第２のアド
レスイネーブル信号と、第１および第２のアドレス信号
とを与えることにより、第１のアドレス信号により選択
されるマクロセルの内容が第１のデータ線に読出され、
第２のアドレス信号により選択される２つのマクロセル
のうち、予め定める条件を満たすマクロセルの内容が第
２のデータ線に読出される。これら２つのデータを比較
し、第１のデータ線上のデータが、第２のデータ線上の
データに対して予め定める条件を満たしていない場合に
は、これら２つのデータを入換えて元のマクロセルに書
込むようにすれば、第１および第２のアドレス信号を所
定のアルゴリズムに従って与えることで、ヒープなデー
タの作成と、ヒープソートとを実行できる。第１および
第２のアドレスイネーブル信号を与えるか否かで、この
プロセッサ回路に対する処理を行なうか否かを選択でき
るので、このプロセッサ回路を複数個接続して、より多
数のマクロセルを含むメモリセルアレイを形成し、かつ
そのメモリセルアレイを使用して、ヒープなデータの作
成を実行できる。さらに、第２の選択手段を不能化する
こともできるので、特定の回路を付加することで、ヒー
プソートを簡単に実行する回路も実現できる。

【００５９】請求項１３に記載のプロセッサ回路におい
ては、第３の選択手段は、第２の選択手段により選択さ
れた２つのマクロセルのうち、他方のマクロセルより大
きな値を記憶しているマクロセルを２つのマクロセルの
うちから選択する。第１のマクロセルと第２のマクロセ
ルとの比較においては、第２のマクロセルの内容が第１
のマクロセルの内容よりも大きければ２つのマクロセル
の内容の交換が行なわれ、そうでなければ交換は行なわ
れない。

【００６０】請求項１４に記載のプロセッサ回路におい
ては、第２の選択手段は、第１のマクロセルのアドレス
の２倍に等しいアドレスのマクロセルおよび第１のマク
ロセルの２倍に１加算した数と等しいアドレスのマクロ
セルを選択する。一般的な２分木の格納形態でデータを
マクロセルに順次格納したとき、第２の選択手段により
選択される２つのマクロセルは、第１のマクロセルに対
応する頂点を親とする２つの子の頂点に対応する。そし
て、このプロセッサ回路によれば、これら２つの子のう
ち大きい値を有する頂点と、親頂点の値とが比較され、
子頂点の方が大きい場合にはこれらデータの交換が行な
われる。したがってこれら頂点を所定のアルゴリズムに
従って順次選択していくことで、ヒープなデータの生成
を簡単に行なうことができる。ヒープソートを行なう回
路も容易に実現できる。

【００６１】

【実施例】以下、この発明の６つの実施例のプロセッサ
回路を順に説明する。図１〜１７に示される第１の実施
例のプロセッサ回路は、ヒープデータを生成するための
回路である。図１８および１９に示される第２の実施例
のプロセッサ回路は、外部からの制御に従って、ヒープ
ソートを高速に実行するための回路である。図３に示さ
れる第３の実施例のプロセッサ回路は、外部からの制御
に従ってヒープソートを高速で実行するとともに、ヒー
プソートの実行と並行して結果を読出すことができる回
路である。図２１〜２４に示される第４の実施例のプロ
セッサ回路は、外部からの制御に従ってヒープソートを
高速で実行し、かつその実行とともにデータを読出すこ
とができる回路であって、ヒープソートを昇順と降順と
で切換えて実行することができる回路である。図２５〜
２８に示される第５の実施例のプロセッサ回路は、外部
から所定のデータを与え、かつ外部の制御によりヒープ
なデータの生成がされれば、以下自動的にヒープソート
を高速で実行できる回路である。この回路ではまた、ソ
ート結果をソートの実行と並行して読出すことができ、
かつデータの整列順を指定することもできる。図２９お
よび３０に示される第６の実施例のプロセッサ回路は、
同様な構成の回路を複数個組合わせることにより、所望
のデータ数のデータのソート処理を実行するための回路
を実現できる回路である。 ［第１の実施例］ 図１を参照して、本発明の第１の実施例であるヒープソ
ートプロセッサについて説明する。本発明の第１の実施
例のプロセッサ回路であるヒープソートプロセッサ５０
は、メモリ５４および図示されないＣＰＵに接続されて
使用される。メモリ５４は、ヒープソートの対象となる
データを予め格納しておき、ヒープソートプロセッサ５
０内の、後述するマクロセル内に与えるためのものであ
る。メモリ５４は、ヒープソートプロセッサ５０から読
出されたデータを格納するためにも用いられる。

【００６２】ヒープソートプロセッサ５０は、メモリセ
ルアレイ６４と、第１および第２のデコーダ６０および
６２と、アドレス判定回路８６と、比較書換制御回路６
６とを含む。アドレス判定回路６６はなくてもよい。

【００６３】メモリセルアレイ６４は、第１のマクロセ
ル７０と、複数個のマクロセル対７２とを含む。各マク
ロセル対７２には、後述するようにマクロセル７０と同
様の１対のマクロセルが設けられている。これらマクロ
セル７０とマクロセル対７２内のマクロセルとは、複数
ビットのビット線１００および１０２によって比較書換
制御回路６６に接続されている。マクロセル７０および
マクロセル対７２内の各マクロセルは、後述するように
データ保持部と２ポートの読出し、書込み回路を含むワ
ード単位回路であり、通常の２ポートメモリ回路のもの
と同様である。

【００６４】デコーダ６０は、図示されないＣＰＵから
与えられるアドレス信号８０をデコードし、第１のマク
ロセル７０のための選択信号線９０と、各マクロセル対
７２に含まれるマクロセルのための選択信号線９２およ
び９４とによって、メモリセルアレイ６４内のマクロセ
ルのうちの１つを選択するためのものである。選択され
たマクロセルは、ビット線１００と接続される。

【００６５】デコーダ６２は、後述するように図示され
ないＣＰＵからのアドレス信号８０のうちの２ビットを
デコードし、複数のマクロセル対７２のうちの１つを、
アドレスデコード信号線９６によって選択するためのも
のである。

【００６６】比較書換制御回路６６は、図示されないＣ
ＰＵから比較書換制御信号線８４を介して与えられるク
ロック信号と、外部データ書込信号と、書換信号とに応
答して、メモリセルアレイ６４内の各マクロセルへのデ
ータの書込み、読出し、および後述するようなマクロセ
ル間のデータの交換を行なうためのものである。アドレ
ス判定回路８６は、ある動作サイクルにおいてアドレス
信号線８０を介して与えられたアドレス信号と、次の動
作サイクルにおいてアドレス信号線８０を介して与えら
れるアドレスデータとの間に、後述するような所定の関
係が成立するか否かを判断し、成立する場合にはウェイ
ト信号線８８を介して、ＣＰＵによる制御動作を一時停
止させるためのウェイト信号を出力するためのものであ
る。アドレス判定回路８６で行なわれる処理について
は、図１６を参照して後述する。

【００６７】なお、メモリ５４は、ＣＰＵからメモリ制
御信号線８２を介して与えられる制御信号に応答して動
作する。

【００６８】図２を参照して、マクロセル対７２は、と
もにビット線１００および１０２に接続された１対のマ
クロセル１１０および１１２と、データ線１１８および
１２０によってそれぞれマクロセル１１０および１１２
に接続された比較回路１１４と、第２のデコーダ６２
（図１参照）からのアドレスデコード信号線９６と、比
較回路１１４からの比較判定信号線１２６とに接続さ
れ、アドレスデコード信号と比較判定信号とに応答し
て、マクロセル１１０および１１２のうちのいずれか一
方を選択し、選択信号線１２２および１２４のいずれか
一方に選択信号を与えるためのマクロセル選択回路１１
６とを含む。なお、マクロセル１１０は選択信号線９２
を介して与えられる選択信号に応答してビット線１００
に、選択信号線１２２を介して与えられる選択信号に応
答してビット線１０２に、それぞれ接続される。マクロ
セル１１２は、選択信号線９４を介して与えられる選択
信号に応答してビット線１００に、選択信号線１２４を
介して与えられる選択信号に応答してビット線１０２
に、それぞれ接続される。

【００６９】図３を参照して、マクロセル選択回路１１
６は、２つの論理積回路１３０および１３２と、否定回
路１３４とを含む。論理積回路１３０の入力の一方は、
アドレスデコード信号線９６に接続される。他方の入力
は比較判定信号線１２６に接続される。論理積回路１３
０の出力は選択信号線１２２に接続される。

【００７０】否定回路１３４の入力には比較判定信号線
１２６が接続され、その出力は論理積回路１３２の一方
の入力に接続されている。論理積回路１３２の他方の入
力はアドレスデコード信号線９６に接続される。論理積
回路１３２の出力は選択信号線１２４に接続される。

【００７１】マクロセル選択回路１１６の機能は次のと
おりである。選択信号線９６に論理０が与えられた場
合、選択信号線１２２および１２４の双方とも出力は論
理０である。したがって図２に示されるマクロセル１１
０および１１２のいずれも選択されない。

【００７２】アドレスデコード信号線９６に与えられる
デコード信号が論理１となった場合を考える。比較判定
信号線１２６が論理１であれば、論理積回路１３０の出
力は論理１となる。一方論理積回路１３２の出力は論理
０となる。したがって、選択信号線１２２上の信号は論
理１となり、選択信号線１２４上の信号は論理０とな
り、マクロセル１１０が選択される。比較判定信号線１
２６上の信号が論理０であればその逆となり、マクロセ
ル１１２が選択される。

【００７３】後述するように比較回路１１４は、マクロ
セル１１０とマクロセル１１２との格納内容を比較し、
マクロセル１１０の格納内容が大きい場合にその比較判
定信号線１２６上に論理１の信号を出力する。したがっ
てマクロセル選択回路１１６および比較回路１１４によ
り、２つのマクロセル１１０および１１２のうちのいず
れか大きいデータを格納しているマクロセルが選択され
てビット線１０２に接続されることになる。なお、図１
に示されるように、マクロセル７０の２つの選択信号線
のうち、選択信号線１２２、１２４に相当するものは接
地されている。したがってマクロセル７０が第２のビッ
ト線１０２と接続されることはない。

【００７４】図４を参照して、マクロセル１１０は、複
数個の１ビットデータメモリ回路１３６を含む。各メモ
リ回路１３６は、選択信号線９２と選択信号線１２２
と、ビット線１００と、ビット線１０２と、データ線１
１８とに接続される。後述するようにいずれの１ビット
データメモリ回路１３６の構成も同様である。

【００７５】図５を参照して、マクロセル１１２も、複
数個（８個）の１ビットデータ回路１３８を含む。いず
れのデータメモリ回路１３８も、選択信号線９４と、選
択信号線１２４と、第１のビット線１００と、第２のビ
ット線１０２と、データ線１２０とに接続される。各１
ビットデータメモリ回路１３８は、図４に示される１ビ
ットデータメモリ回路１３６と全く同様の構成である。
したがって以下では、図４に示される１ビットデータメ
モリ回路１３６について説明することにする。

【００７６】図６を参照して、１ビットデータメモリ回
路１３６は、ｎチャネルトランジスタ１５０および１５
６と、トランジスタ１５０および１５６の一方端子間に
逆平行接続された１対の否定回路１５２および１５４と
を含む。ｎチャネルトランジスタ１５０および１５６の
他方端は、それぞれ第１のビット線１００と第２のビッ
ト線１０２とに接続されている。否定回路１５４の出力
はデータ線１１８に接続されている。トランジスタ１５
０および１５６のゲート電極は、それぞれ選択信号線９
２および１２２に接続されている。

【００７７】図７を参照して、比較回路１１４は、配線
１６４により直列に接続された複数個の１ビット比較回
路１６０と、配線１６４に入力が、比較判定信号線１２
６に出力がそれぞれ接続された否定回路１６２とを含
む。各１ビット比較回路１６０は、それぞれデータ線１
１８のうちの対応する１本と、データ線１２０のうちの
対応する１本とに接続されている。

【００７８】図８を参照して、１ビット比較回路１６０
は、ｐチャネルトランジスタ１７２および１７４と、ｎ
チャネルトランジスタ１７６および１７８と、否定回路
１８４、１９０、１９２と、トランスミッションゲート
１８２、１８６および１８８とを含む。

【００７９】トランジスタ１７２および１７４は、その
入出力端子が電源電位１７０と配線１６４との間で直列
に接続されている。トランジスタ１７６および１７８
は、その入出力端子が、配線１６４と接地電位１８０と
の間で直列になるように接続されている。トランジスタ
１７４および１７６のゲート電極は、共通にデータ線１
１８に接続されている。

【００８０】否定回路１９２の入力はデータ線１２０に
接続されている。否定回路１９２の出力には、トランジ
スタ１７２および１７８のゲート電極が共通に接続され
ている。

【００８１】トランスミッションゲート１８２の入出力
端子は、配線１６４内に挿入されるように接続されてい
る。トランスミッションゲート１８２の制御端子の一方
は否定回路１８４の入力とともに、トランスミッション
ゲート１８６の入出力端子の一方に接続され、他方の制
御端子は否定回路１８４の出力に接続されている。

【００８２】トランスミッションゲート１８６の他方の
入出力端子は否定回路１９０の出力に接続され、その制
御端子はそれぞれデータ線１２０と否定回路１９２の出
力とに接続されている。

【００８３】トランスミッションゲート１８８の入出力
端子は、トランスミッションゲート１８６の一方の入出
力端子とデータ線１１８とに接続されている。トランス
ミッションゲート１８８の制御端子はそれぞれ、データ
線１２０と否定回路１９２の出力とに接続されている。
なお、図７に示されるように、１ビットデータ比較回路
１６０のうち、最も左側（最下位ビット側）において配
線１６４が接地電位に接続されている。

【００８４】図９を参照して、第１のデコーダ６０は、
３つの否定回路２１８、２２０および２２２と、８つの
論理積回路２２４、２２６、２２８、２３０、２３２、
２３４、２３６および２３８とを含む。アドレス信号線
８０は第０ビット線２００と第１ビット線２０２と第２
ビット線２０４とを含み、これらは第１のデコーダ６０
内で分岐配線２０６、２０８および２１０にそれぞれ分
岐する。各分岐配線２０６、２０８、２１０はさらに第
１のデコーダ内で分岐配線２１２、２１４、２１６に分
岐する。

【００８５】分岐配線２０６は、論理積回路２２６、２
３０、２３４および２３８の入力の１つに接続されてい
る。分岐配線２１２は、否定回路２１８の入力に接続さ
れ、否定回路２１８の出力は論理積回路２２４、２２
８、２３２および２３６の入力の１つに接続される。分
岐配線２０８は、論理積回路２２８、２３０、２３６お
よび２３８の入力の１つに接続される。分岐配線２１４
は否定回路２２０の入力に接続され、否定回路２２０の
出力は論理積回路２２４、２２６、２３２、２３４の入
力の１つに接続されている。分岐配線２１０は、論理積
回路２３２、２３４、２３６および２３８の入力の１つ
に接続される。分岐配線２１６は否定回路２２２の入力
に接続され、否定回路２２２の出力は、論理積回路２２
４、２２６、２２８および２３０の入力の１つに接続さ
れている。

【００８６】論理積回路２２４の出力は第０ワード（図
１に示されるマクロセル７０）のための選択信号線９０
に接続されている。以下、論理積回路２２６、２３０、
２３４、２３８の出力は選択信号線９２に、論理積回路
２２６、２３２、２３６の出力は選択信号線９４にそれ
ぞれ接続されている。これら選択信号線は、同一の番号
をふられてはいるが、言うまでもなく別個のワードを選
択するための別個の選択信号線である。

【００８７】図１０を参照して、第２のデコーダ６２
は、否定回路２４４および２４６と、３つの２入力論理
積回路２４８、２５０および２５２とを含む。

【００８８】アドレス信号線８０の第０ビット線２００
および第１ビット線２０２は、第２のデコーダ６２内で
それぞれ分岐配線２４０および２４２に分岐する。分岐
配線２４０および２４２はさらに、分岐配線２５４およ
び２５６に分岐する。

【００８９】分岐配線２４０は、論理積回路２４８およ
び２５２の一方の入力に接続される。分岐配線２５４は
否定回路２４４の入力に接続され、否定回路２４４の出
力は論理積回路２５０の一方の入力に接続される。

【００９０】分岐配線２４２は、論理積回路２５０およ
び２５２の他方の入力に接続される。分岐配線２５６
は、否定回路２４６の入力に接続され、否定回路２４６
の出力は論理積回路２４８の他方の入力に接続される。
論理積回路２４８、２５０、２５２の出力は、それぞれ
第１、第２および第３のマクロセル対のための選択信号
線９６に接続される。

【００９１】図９および図１０に示される第１および第
２のデコーダ６０および６２の選択動作について図１１
を参照して簡単に説明する。図１１を参照して、外部ア
ドレスが１０進数として０〜７の８通りの値をとった場
合を別個に考える。図１１の表の第２列には、外部アド
レスを２進数表示したものが示されている。図１１の第
３列にはデコード回路６０の選択ワードのアドレスが、
第４列にはデコード回路６２の選択ワードアドレスがそ
れぞれ示される。なお、外部アドレスが４以上の場合に
おいては、デコード回路６２で選択されるワードは本実
施例の場合には存在しない。しかし、マクロセルを多数
配列した場合には、図１１において括弧内で示されるよ
うにデコード回路６２の選択ワード値が変化していく。

【００９２】図１１に示されるように、外部アドレスが
１０進数で１の場合には、デコード回路６０は第１ワー
ドを、デコード回路６２は第２ワードおよび第３ワード
をそれぞれ選択する。外部アドレスが２の場合には、デ
コード回路６０と６２とはそれぞれ、第２ワードと、第
４ワードおよび第５ワードとを選択する。外部アドレス
が３のときには、デコード回路６０および６２はそれぞ
れ、第３ワードと、第６ワードおよび第７ワードとを選
択する。

【００９３】図１２を参照して、図１に示される比較書
換制御回路６６は、複数個の１ビット比較書換回路２６
０を含む。各１ビット比較書換回路２６０は、第１のビ
ット線１００のうちの対応するビット線と、第２のビッ
ト線１０２のうちの対応するビット線と、外部データ線
９８のうちの対応するデータ線と、それぞれ接続されて
いる。比較書換信号線８４は、外部データ書込信号線２
６４と、書換信号線２６６と、クロック信号線２６８と
を含み、これらはすべて、すべての１ビット比較書換回
路２６０に接続されている。また、比較書換制御回路６
６内にはデータ選択信号線２６２が形成されており、こ
のデータ選択信号線２６２は、比較書換制御回路６６の
右端で折返される形で、すべての１ビット比較書換回路
２６０と２度接続されているものとする。

【００９４】図１３は、１ビット比較書換回路２６０の
ブロック図である。１ビット比較書換回路２６０は、比
較回路２８０と、２つのデータラッチ回路２８２および
２８４と、外部データ書込回路２９２と、データ書換回
路２９４および２９６と、否定回路２９０とを含む。

【００９５】データラッチ回路２８２の入力は第１のビ
ット線１００に、出力は読出データ線２８６にそれぞれ
接続されている。データラッチ回路２８４の入力は、否
定回路２９０を介して第２のビット線１０２に、出力は
読出データ線２８８にそれぞれ接続されている。読出デ
ータ線２８６は、外部データ線９８に接続され、外部デ
ータ線９８は外部データ書込回路２９２の入力に接続さ
れている。さらにデータ線３０８を介してデータ書換回
路２９４の一方の入力に接続されている。読出データ線
２８６はさらに、他のデータ書換回路２９６の一方の入
力にも接続されている。読出データ線２８８はデータ線
３１０を介してデータ書換回路２９４の他方の入力に接
続されている。さらに、他方のデータ書換回路２９６の
他方の入力にも接続されている。なお、クロック信号線
２６８が１ビット比較書換回２６０内でクロック信号分
岐線２９８および３００に分岐し、クロック信号をデー
タラッチ回路２８２および２８４にそれぞれ与える。

【００９６】比較回路２８０は、データ選択信号線２６
２に接続されており、さらに２つの入力端子を有する。
一方の入力端子はデータラッチ回路２８２の読出データ
線２８６に接続される。比較回路２８０の他方の入力端
子は、データラッチ回路２８４の読出データ線２８８に
接続される。比較回路２８０の構成は、図７および図８
に示す比較回路１１４と同様である。

【００９７】外部データ書込回路２９２の出力は第１の
ビット線１００に接続される。外部データ書込回路２９
２には、外部データ書込信号線２６４から書込信号が与
えられる。

【００９８】データ書換回路２９４の出力は、出力信号
線３０６を介して第１のビット線１００に接続されてい
る。データ書換回路２９４には、それぞれ書換信号分岐
線３０２とデータ選択信号分岐線３０４とを介して、書
換信号線２６６とデータ選択信号線２６２とからそれぞ
れ信号が与えられる。

【００９９】データ書換回路２９６は、その出力が第２
のビット線１０２に接続されている。データ書換回路２
９６はデータ選択信号線２６２および書換信号線２６６
に接続されていることも同様である。

【０１００】データラッチ回路２８２と２８４とは同様
の構成を有する。図１４を参照して、たとえばデータラ
ッチ回路２８２は、ｎチャネルトランジスタ３２０と、
直列に接続された否定回路３２２および３２４と、ｐチ
ャネルトランジスタ３２６とを含む。

【０１０１】トランジスタ３２０の一方の入出力端子は
第１のビット線１００に接続され、他方の入出力端子は
否定回路３２２の入力に接続される。トランジスタ３２
０のゲート電極はクロック信号分岐線２９８に接続され
る。否定回路３２４の出力は読出データ線２８６に接続
される。トランジスタ３２６の２つの入出力端子はそれ
ぞれ、否定回路３２２の入力と、否定回路３２４の出力
とに接続される。トランジスタ３２６のゲート電極はク
ロック信号分岐線２９８に接続される。

【０１０２】図１４から容易にわかるように、クロック
信号２９８が論理１となるとビット線１００のデータが
このデータラッチ回路２８２に入力され、クロック信号
が論理０となるとこのデータがデータラッチ回路２８２
にラッチされる。

【０１０３】図１３に示されるデータ書換回路２９４お
よび２９６は同様の構成を有する。図１５を参照して、
たとえばデータ書換回路２９４は、ｎチャネルトランジ
スタ３３６および３４０と、ｐチャネルトランジスタ３
４２と、否定回路３３２および３３４とを含む。

【０１０４】トランジスタ３４０および３４２のそれぞ
れの一方の入出力端子は、データ線３０８、３１０にそ
れぞれ接続される。トランジスタ３４０および３４２の
ゲート電極は、データ選択信号分岐線３０４に共通に接
続される。トランジスタ３４０および３４２の他方の入
出力端子は、それぞれ否定回路３３２の入力に共通に接
続される。

【０１０５】否定回路３３２の出力は否定回路３３４の
入力に接続され、否定回路３３４の出力はトランジスタ
３３６の一方の入出力端子に接続される。トランジスタ
３３６の他方の入出力端子は出力信号線３０６に接続さ
れ、ゲート電極は書換信号分岐線３０２に接続される。

【０１０６】図１６は図１に示されるアドレス判定回路
８６のブロック図である。図１６を参照して、アドレス
判定回路８６は、２つのデータラッチ回路３５８および
３６０と、２つの排他的非論理和回路３５４および３５
６と、否定回路３６４と、論理和回路３６６とを含む。
なお、本実施例では簡略化のためアドレス信号は３ビッ
トとして示すが、実際にはより多数ビットが使用され、
したがって必要なラッチ回路等の個数もビット数に応じ
て増加する。

【０１０７】アドレス判定回路８６内において、第１ビ
ット線２０２はアドレス分岐線３５０に分岐する。第２
ビット線２０４はアドレス分岐３５２に分岐する。

【０１０８】第１ビット線２０２はデータラッチ回路３
５８の入力に接続され、データラッチ回路３５８の出力
は排他的非論理和回路３５４の入力の一方に接続され
る。排他的非論理和回路３５４の入力の他方には、第０
ビット線２００が接続される。

【０１０９】第２ビット線２０４はデータラッチ回路３
６０の入力に接続され、データラッチ回路３６０の出力
は排他的非論理和回路３５６の入力の一方に接続され
る。排他的非論理和回路３５６の入力の他方にはアドレ
ス分岐線３５０が接続される。

【０１１０】アドレス分岐線３５２は、否定回路３６４
の入力に接続される。排他的非論理和回路３５４および
３５６と、否定回路３６４の出力とは、論理和回路３６
６の対応する入力にそれぞれ接続される。論理和回路３
６６の出力はウェイト信号線８８に接続される。

【０１１１】このアドレス判定回路８６の機能は以下の
ようなものである。ラッチ回路３６０および３５８に
は、直前の動作サイクルで与えられたアドレス信号の第
２ビットおよび第１ビットが記憶される。これら第２ビ
ットおよび第１ビットは、次の動作サイクルで与えられ
たアドレス信号の第１ビットおよび第０ビットとそれぞ
れ排他的非論理和回路３５６および３５４で比較され
る。前回の第２ビットが今回の第１ビットと一致すれば
排他的非論理和回路３５６の出力は論理１に、一致しな
ければ論理０になる。同様に前回の第１ビットと今回の
第０ビットとが一致すれば排他的非論理和回路３５４の
出力は論理１となり、一致しなければ論理０となる。ま
た、今回与えられたアドレス信号の第２ビットが論理１
であれば否定回路３６４の出力は論理０となり、そうで
なければ論理１となる。すなわち、このアドレス判定回
路８６は、直前の動作サイクルで与えられたアドレス信
号の上位２ビットと、今回与えられたアドレス信号の下
位２ビットとが一致し、かつ今回与えられたアドレス信
号の最上位１ビットが０の場合に、論理１のウェイト信
号をウェイト信号線８８上に出力し、それ以外の場合に
は論理０の信号をウェイト信号線８８上に出力する。つ
まり、アドレス判定回路８６は、今回のアドレスが前回
与えられたアドレスの１／２に等しいか否かを判定し、
等しい場合には論理１のウェイト信号を出力するための
ものである。

【０１１２】図１７にアドレス判定回路８６の動作を表
形式で示す。図１７に示される例の場合には、アドレス
として３ビットではなく６ビットの信号が与えられた場
合を想定している。図１７を参照して、直前のデータが
２進数で「１１０１１０」である場合、それを２で割っ
た数は２進数で「０１１０１１」となる。そこで、仮に
現在のデータが２進数で「０１１０１１」であれば、ウ
ェイト信号は論理１となる。同様に直前のデータが２進
数で「１１０１１１」であり、現在のアドレスデータが
２進数で「０１１０１１」である場合にもウェイト信号
が発生される。このウェイト信号の意味についてはこの
装置の動作において詳しく説明する。

【０１１３】この第１の実施例のプロセッサ回路は次の
ように動作する。前述のようにこのプロセッサ回路は、
ヒープなデータを生成するための回路である。また、前
述のヒープなデータを生成するためのアルゴリズムの各
ステップにおいて、どの頂点を処理対象とするか、すな
わちどのマクロセルを処理対象の親頂点とするかについ
ては、図示しないＣＰＵ側で判断するものとする。

【０１１４】初期値の設定 図１を参照して、ヒープなデータを生成するためのデー
タは、予めメモリ５４内に格納されているものとする。
初期データをメモリセル６４内の各マクロセル７０（図
１）、１１０および１１２（図２）に設定するのは、次
のような処理によって行なわれる。

【０１１５】まずＣＰＵは、図１に示されるマクロセル
７０を選択するアドレス信号をアドレス信号線８０を介
して第１のデコーダ６０に与える。第１のデコーダ６０
は選択信号線９０を活性化し、マクロセル７０を第１の
ビット線１００と接続する。一方、ＣＰＵはメモリ制御
信号線８２を介してメモリ５４に制御信号を与え、メモ
リ５４内の所定アドレスのデータを外部データ線９８上
に出力させる。

【０１１６】図１３を参照して、ＣＰＵが外部データ書
込信号２６４を与えることにより、外部データ書込回路
２９２が第１ビット線１００上に、外部データ線９８か
らのデータを出力する。このデータが図１に示されるマ
クロセル７０に書込まれる。この書込みは、データのす
べてのビットについて行なわれる。

【０１１７】他のマクロセルについても同様である。す
なわち、ＣＰＵが、次に選択するマクロセルのアドレス
信号をデコーダ６０に与え、デコーダ６０がそのマクロ
セルを選択してビット線１００に接続する。メモリ５４
から外部データ線９８に、書込むべきデータを出力し、
比較書換制御回路６６を介して所望のマクロセルにその
データを書込む。これをすべての処理対象のデータにつ
いて繰返すことで、メモリセルアレイ６４内に処理対象
のデータがすべて格納される。

【０１１８】ステップ１ 図示されないＣＰＵのプログラムにより、前述のヒープ
なデータの生成のためのアルゴリズムのステップ１の処
理が行なわれる。すなわち、最初の子を持つ頂点が見つ
けられる。これにより、その頂点に対応するマクロセル
のアドレスが特定される。このマクロセルは、処理対象
のデータ数から決定される。

【０１１９】ステップ２ ステップ１で見つけられた頂点より下の２分木をヒープ
な状態にするための処理を行なう。この処理は、より具
体的には次のようにして行なわれる。

【０１２０】図２を参照して、すべてのマクロセル対７
２において、比較回路１１４が、第１のマクロセル１１
０に格納されたデータと、第２のマクロセル１１２に格
納されたデータとの比較を行ない、比較判定信号を比較
判定信号線１２６上に出力している。この比較判定信号
は次のような信号である。

【０１２１】図８を参照して、データ線１１８上の信号
が論理１であり、データ線１２０上の信号が論理０であ
る場合を考える。この場合には、トランジスタ１７２お
よび１７４はともにオフ、トランジスタ１７６および１
７８はともにオンとなる。したがって配線１６４上の電
位は接地電位（Ｌレベル）となる。

【０１２２】逆にデータ線１２０上の信号が論理１、デ
ータ線１１８上の信号が論理０である場合を考える。こ
の場合、トランジスタ１７２および１７４はともにオ
ン、トランジスタ１７６および１７８はともにオフであ
る。したがって配線１６４の電位は電源電位（Ｈレベ
ル）となる。

【０１２３】データ線１１８および１２０の上の信号が
同レベルであった場合を考える。このとき、トランジス
タ１７２および１７４の一方、トランジスタ１７６およ
び１７８の一方が必ずオフとなる。またトランスミッシ
ョンゲート１８２はオンし、配線１６４はトランスミッ
ションゲート１８２の左右で同電位となる。

【０１２４】図７および図８に示すように、配線１６４
はその最左端（最下位ビット側）で接地電位に接続され
ている。図７を参照して、ある１ビットデータ比較回路
１６０において、データ線１１８上の信号が、データ線
１２０上の信号よりも大きい場合には、そこから左側の
１ビットデータ比較回路における比較結果に関係なく、
その右側では、その１ビットデータ比較回路１６０によ
って配線１６４の電位が決まる。また、その１ビットデ
ータ比較回路１６０において、データ線１１８の信号と
データ線１２０の信号とが同じ値であれば、その１ビッ
トデータ比較回路１６０の左右において、配線１６４の
電位は等しくなる。

【０１２５】そこで、仮に最上位ビット（図７における
最も右側）の１ビットデータ比較回路１６０において、
データ線１１８のデータがデータ線１２０上のデータよ
りも大きいと仮定する。この場合には、その右側におけ
る配線１６４の電位は接地電位（Ｌレベル）となり、し
たがって比較判定信号線１２６上にはＨレベルが表われ
る。逆にデータ線１１８上のデータがデータ線１２０上
のデータよりも小さければ、配線１６４は電源電位（Ｈ
レベル）となり、比較判定信号線１２６にはＬレベルが
表われる。両者が等しければ、配線１６４の電位は、１
つ左側の１ビットデータ比較回路における比較結果によ
り決まることになる。この回路における比較結果も等し
い場合には、さらにその左側の回路における比較結果で
定まる。仮にデータ線１１８および１２０のすべてのビ
ットが等しい場合には、配線１６４の電位は接地電位と
なる。したがって、比較回路１１４は、データ線１１８
のデータ（すなわち図２に示されるマクロセル１１０に
格納されたデータ）が第２のデータ線１２０上のデータ
（すなわち図２のマクロセル１１２に格納されたデー
タ）よりも大きいか等しい場合にはＨレベルの比較判定
信号を、それ以外の場合にはＬレベルの比較判定信号を
図２および３に示されるマクロセル選択回路１１６に与
える。

【０１２６】注意すべきことは、この比較回路１１４
は、ＣＰＵによる制御とは独立に、マクロセル１１０と
マクロセル１１２とのデータの比較を常に行ない、その
比較判定信号を出力していることである。これにより、
ＣＰＵでは、１対のマクロセル１１０および１１２のう
ち、いずれのデータが大きいかを判定するための特別な
処理が不要となり、ヒープデータの生成処理が高速化で
きる。

【０１２７】再び図１を参照して、ＣＰＵが、処理対象
の頂点のアドレスをアドレス信号線８０に与えたものと
する。デコーダ６０は、このアドレス信号により特定さ
れるマクロセルを選択し、第１のビット線１００にこの
マクロセルを接続する。一方、デコーダ６２は、図１１
に示される関係に従ったマクロセル対７２を選択し、そ
のマクロセル対７２のマクロセル選択回路１１６（図２
および３参照）に対し、Ｈレベルの選択信号をアドレス
デコード信号線９６を介して与える。

【０１２８】図３を参照して、比較判定信号線１２６上
の信号がＨレベルであればマクロセル選択回路１１６
は、選択信号線１２２をＨレベルに、選択信号線１２４
をＬレベルにする。したがって、マクロセル１１０（図
２参照）が選択されて第２のビット線１０２に接続され
る。

【０１２９】比較判定信号線１２６がＬレベルであれ
ば、マクロセル選択回路１１６は選択信号線１２２には
Ｌレベルの信号を、選択信号線１２４にはＨレベルの信
号をそれぞれ与える。これにより、図２に示されるマク
ロセル１１２が第２のビット線１０２に接続される。い
ずれにせよ、第２のデコーダ６２（図１参照）により選
択されたマクロセル対７２に含まれる１対のマクロセル
１１０および１１２（図２参照）のうち、いずれか大き
い方のデータを格納したマクロセルが選択されて、第２
のビット線１０２に接続される。この処理が、ヒープな
データの生成において、「親の２つの子のうち、いずれ
か大きい方の子を選択する」動作に相当する。

【０１３０】図１２を参照して、第１のデコーダ６２よ
り選択されたデータが第１のビット線１００を介してそ
れぞれの１ビット比較書換回路２６０に与えられ、第２
のデコーダ６２により選択されたマクロセルのデータは
第２のビット線１０２を介してそれぞれの１ビット比較
書換回路２６０に与えられる。

【０１３１】図１３を参照して、データラッチ回路２８
２および２８４は、第１のビット線１００および１０２
のデータを、与えられるクロック信号に応答してラッチ
し、読出データ線２８６および２８８を介してそれぞれ
比較回路２８０に与える。

【０１３２】比較回路２８０は、前述の図８に示される
１ビットデータ比較回路１６０と全く同様の構成であ
り、与えられた２つのデータが等しい場合にはその左右
でデータ選択信号線２６２を導通させる。データラッチ
回路２８２からのデータが論理１であり、データラッチ
回路２８４から与えられるデータが論理０である場合に
は、その右側のデータ選択信号線２６２の電位を論理１
とし、逆の場合にはその右側のデータ選択信号線２６２
を論理０とする。この比較回路２８０は、すべてのビッ
トについて設けられているので、図８を参照して前述し
たように、第１のデコーダ６０で選択されたデータが、
第２のデコーダ６２およびマクロセル選択回路１１６に
よって選択されたデータよりも大きい場合には論理１、
それ以外の場合には論理０となるデータ選択信号を出力
する。このデータ選択信号はデータ書換回路２９４およ
び２９６に与えられる。

【０１３３】例えば、図１５を参照して、データ書換回
路２９４は、データ選択信号分岐線３０４から与えられ
るデータ選択信号が論理１であればデータ線３０８のデ
ータを選択し、逆であればデータ線３１０のデータを選
択して、書換信号分岐線３０２を介して与えられる書換
信号に応答して出力信号線３０６上に出力する。したが
って、データ書換信号が論理１であれば図１３に示され
るデータラッチ回路２８２の出力が再び第１のビット線
１００に出力され、論理０であればデータラッチ回路２
８４の出力が第１のビット線１００に出力される。

【０１３４】データ書換回路２９６で行なわれる処理も
同様であり、データ書換信号が論理１であればデータラ
ッチ回路２８４の出力を第２のビット線１０２上に出力
し、論理０であればデータラッチ回路２８２の出力を第
２のビット線１０２上に出力する。

【０１３５】すなわち、第１のデコーダ６０により選択
された第１のマクロセルの内容と、第２のデコーダ６２
およびマクロセル選択回路１１６と比較回路１１４とに
より選択された第２のマクロセルの内容とを比較し、第
１のマクロセルの内容が大きければデータをそのままそ
れぞれのマクロセルに再書込みをし、第１のマクロセル
の内容の方が小さければ、データを入換えてそれぞれの
マクロセルに書込む処理が行なわれる。

【０１３６】したがって、この第１の実施例のヒープソ
ートプロセッサを用いると、アドレス信号線８０に、処
理対象となる頂点のアドレス値を入力し、書換信号線２
６６、クロック信号線２６８などを所望のタイミングで
与えるだけで、親と子のデータの比較／入換えを必要に
応じて自動で実行することができる。この場合、ある親
の２つの子のうちのいずれか大きい方を選択する動作
を、ＣＰＵのプログラムで実行する必要がなく、アドレ
ス信号を与えられれば、このプロセッサ回路で自動的に
選択される。

【０１３７】したがって、この第１の実施例のプロセッ
サ回路によれば、外部から処理対象のデータをマクロセ
ルに記憶させ、従来例で示されるような順番で各頂点を
順に選んでいくだけで、メモリセルアレイ内のマクロセ
ルに、順番にヒープな状態のデータを生成することがで
きる。前述のように、ある親に対する２つの子データの
相互の比較をプロセッサ回路が自動的に行なうので、ヒ
ープな状態のデータの作成が非常に容易になる。しか
も、データが記憶されれば、これら子同士の比較につい
てはハードウェアが常に自動で実行しており、ソフトウ
ェアで子同士のデータを比較する場合と比較してはるか
に高速な動作が可能である。仮に子のデータが書換えら
れた場合であっても、他の親と子の間のデータの書換動
作を実行しているときに、子同士の比較が実質的に並列
に実行されているので、このヒープソートプロセッサの
動作には時間的な無駄がない。

【０１３８】ただし、このヒープソートプロセッサには
次のような問題点があることを認識する必要がある。親
データは子データとの比較の結果に従って書換えられる
可能性がある。データが書換えられると、隣合うマクロ
セルに格納されたデータとの間で大きさが比較される。
その比較結果により、隣合うマクロセルのうちの選択結
果が異なってくる。こうしたデータの書換えと、書換え
られたマクロセルと、隣合うマクロセルのデータとの間
の比較を行なうには多少の時間が必要である。

【０１３９】通常であれば、書換えられたマクロセル
や、そのマクロセルに隣合うマクロセルが、すぐ次に子
データとして参照されることはない。他の親子間でのデ
ータ処理を実行するのと平行して、子同士の比較動作が
行なわれ、他の親子のデータ処理が完了するまでには安
定した比較出力が得られる。これは、親と子の比較動作
と子同士の比較動作とが、全く同じ時間を要するためで
ある。したがって、こうした通常の場合には、書換えら
れたマクロセルと、隣合うマクロセルとの間の比較動作
に要する時間は表面には表われない。

【０１４０】しかし、書換えられたマクロセルや、その
マクロセルに隣合うマクロセルが、次の処理での子デー
タとして参照される可能性もある。この場合には、書換
えられたマクロセルと、隣合うマクロセルとの間での比
較動作が完了していない。その比較結果は信頼できな
い。そのために、仮にこれら２つのマクロセルが選択さ
れ、両者の比較によりいずれか一方のマクロセルがさら
に選択されてそのデータが読出されたとしても、そのデ
ータが真に正しい結果を与えるデータであるということ
はできない。

【０１４１】このような不都合は、直前において親とし
て選択されたデータが、すぐ次の処理で子のデータとし
て読出されるときに生ずる。したがって、図１６に示さ
れるようなアドレス判定回路８６が存在しない場合に
は、外部のＣＰＵ装置は、自己がこのプロセッサ回路に
与えるアドレス・データを常に監視し、上述したような
問題が生じないようにしなければならない。

【０１４２】しかし、図１６に示されるアドレス判定回
路８６は、こうした連続する２つの処理において与えら
れるアドレス信号の間に、上記したような不都合を生ず
る関係が成立するかどうかを常に監視している。そし
て、そうした不都合が生ずる場合には、ウェイト信号を
発生してＣＰＵに与える。

【０１４３】したがってＣＰＵでは、自己の出力するア
ドレス信号について前述したような問題が生ずるか否か
を監視する必要はなく、単にウェイト信号の値を監視し
ていればよい。仮にウェイト信号が論理１である場合に
は、現サイクルの比較結果が矛盾したものである可能性
があるので、この動作サイクルでの処理は無視し、次の
動作サイクルでもう１度同じアドレスのデータをプロセ
ッサ回路に与えればよい。 ［第２の実施例］図１８および図１９に、本願発明の第
２の実施例のプロセッサ回路であるヒープソートプロセ
ッサ３７０を示す。この第２の実施例のヒープソートプ
ロセッサ３７０は、第１の実施例とは異なり、ヒープデ
ータの生成のみならず、その後のヒープソートの実行の
ためのアルゴリズムの一部をハードウェアで実行する機
能を有する。

【０１４４】この第２の実施例のヒープソートプロセッ
サ３７０が、図１に示される第１の実施例のヒープソー
トプロセッサ５０と異なるのは、マクロセル７０を選択
するための２つの選択信号線のうち、選択信号線９０と
は異なる側の選択信号線が、外部からのモード指定信号
線３７８に接続されていることと、図１に示される第２
のデコーダ６２に代えて、モード指定信号線３７８から
分岐するモード指定信号分岐線３８０に接続され、モー
ド指定信号に応答して可能化または不能化されるデコー
ダ３７４を含むこととである。またこの第２の実施例に
おいては、第１の実施例に含まれているアドレス判定回
路８６については省略されているが、アドレス判定回路
８６を含む形式としてもよいことは言うまでもない。な
お、アドレス信号線８０は、その第０ビット線および第
１ビット線のみがアドレス信号線３８２としてデコーダ
３７４に接続されている。

【０１４５】図１９を参照して、このデコーダ３７４
は、図１０に示されるデコーダ６２の３つの２入力論理
積回路２４８、２５０および２５２に代えて、３つの３
入力の論理積回路３９２、３９４および３９６を含み、
さらに入力がモード指定信号分岐線３８０に接続された
否定回路３９０を含んでいる。各論理積回路３９２、３
９４、および３９６の２つの入力と第０ビット線２０
０、第１ビット線２０２、指定回路２４４および２４６
との間の接続は、図１０に示されるものと同様である。
各論理積回路３９２、３９４、および３９６の３番目の
入力は、いずれも否定回路３９０の出力に接続されてい
る。

【０１４６】図１９と図１０とにおいて、同一の部品に
は同一の参照符号および名称を付し、それらについての
詳しい説明ではここでは繰返さない。

【０１４７】この第２の実施例のメモリセルアレイ３７
２が、図１に示される第１の実施例のメモリセルアレイ
６４と異なるのは、マクロセル７０の一方の選択信号線
がモード指定信号線３７８に接続されていることのみで
ある。図１８において、図１に示される部品と同一の部
品には同一の参照符号および名称を付し、それらの詳細
な説明についてはここでは繰返さない。

【０１４８】この第２の実施例のヒープソートプロセッ
サ３７０は次のように動作する。前述のように、ヒープ
ソートを行なうための第１ステップは、メモリセルアレ
イ３７２内の複数のマクロセルにヒープなデータを生成
することである。この処理は基本的には、第１の実施例
においてすでに説明した方法と同様の方法で行なわれ
る。

【０１４９】（１） まず、モード指定信号線３７８
に、図示されない外部ＣＰＵは論理０を与える。この場
合マクロセル７０は、図１に示される第１の実施例と同
様に、接地電位に接続されたのと同様となる。図１９を
参照して、否定回路３９０の出力は論理１となる。した
がって論理積回路３９２、３９４、および３９６は、図
１０に示される３つの論理積回路２４８、２５０、およ
び２５２と全く同様の動作をする。すなわちデコーダ３
７４は可能化される。

【０１５０】したがって、モード指定信号線３７８を介
して外部から論理０の信号を与えることにより、図１８
に示されるヒープソートプロセッサ３７０は、第１の実
施例のヒープソートプロセッサと同様の動作を行なう。
この場合、この第２の実施例ではアドレス判定回路８６
が設けられていないので、外部ＣＰＵで、アドレス信号
線８０に与えるアドレス信号の値を監視し、第１の実施
例において説明したような不都合が生じないようにする
必要がある。

【０１５１】（２） 上述の第１のステップでメモリセ
ルアレイ３７２内のマクロセルにヒープなデータが生成
されたものとする。ヒープソートのための次のステップ
は、このヒープなデータの最後のデータをルートと交換
し（図３２および図３４参照）、さらに、交換された最
後のデータを除くデータをもう１度ヒープなデータとす
る（図３５および図３６参照）ことである。この処理を
行なう場合には、モード指定信号線３７８に与えるモー
ド指定信号を論理１とする。図１９を参照して、否定回
路３９０の出力は論理０に固定される。論理積回路３９
２、３９４、３９６の出力は、いずれも論理０に固定さ
れる。すなわち、図１８に示されるマクロセル対７２の
いずれも、モード指定信号が論理１である場合には選択
されない。デコーダ３７４は不能化される一方、マクロ
セル７０にモード指定信号線３７８から与えられる選択
信号は論理１となる。したがって、この場合はマクロセ
ル７０が選択されてビット線１０２に接続される。

【０１５２】（３） 一方、アドレス信号線８０には、
ソートすべきデータの数ｎを示す値を与える。これはデ
コーダ６０によってデコードされ、対応する選択信号線
９２または９４が活性化される。これにより、ｎ番目の
マクロセル１１０または１１２（図２参照）が選択さ
れ、第１のビット線１００に接続される。

【０１５３】このようにして、１番目のマクロセルから
読出されたデータは第２のビット線１０２に、ｎ番目の
マクロセルから読出されたデータは第１のビット線１０
０に、それぞれ読出される。比較書換制御回路６６は、
ヒープデータの作成時と同様にこの２つのデータを比較
し、第２のビット線１０２上のデータが第１のビット線
１００上のデータよりも大きい場合には両者を書換えて
元のマクロセルに書込む。すでに説明したように、メモ
リセルアレイ３７２内のマクロセルに格納されたデータ
はヒープなデータである。したがって、図３２からもわ
かるように、１番目のマクロセルに格納されたデータ
（ルート）は、ｎ番目のデータ（最後のデータ）よりも
大きい。したがってこのステップの動作ではデータは必
ず交換され、１番目のマクロセルのデータはｎ番目のマ
クロセルに、ｎ番目のマクロセルのデータは１番目のマ
クロセルに、それぞれ書込まれる。

【０１５４】以上の処理により、処理対象のｎ個のデー
タのうち、最も大きなデータがｎ番目のマクロセルに記
憶される。

【０１５５】次に、このｎ番目のデータを除く（ｎ−
１）個のデータを再びヒープなデータとする処理を行な
う。この処理は以下のように行なわれる。

【０１５６】モード指定信号線３７８に与えるモード指
定信号を論理０に設定する。これにより、デコーダ３７
４は可能化される。

【０１５７】デコーダ３７４が可能化されるので、メモ
リセルアレイ３７２に格納されている（ｎ−１）個のデ
ータを、すでに説明した方法に従って再びヒープな状態
にすることができる。

【０１５８】（４） 以上のステップ（２）および
（３）の処理を、処理対象のデータが１つになるまで繰
返して実行する。なお、この場合のモード指定信号とア
ドレス信号との選択は、図示されないＣＰＵが所定のア
ルゴリズムに従って行なうことになる。

【０１５９】以上の（１）〜（４）の手順の実行を完了
したときには、メモリセルアレイ３７２内の１番目のマ
クロセル７０からｎ番目のマクロセルには、小さい順序
（昇順）でデータがソートされて格納されている。すな
わち、ヒープソートのアルゴリズムに従ったデータのソ
ートが完了されている。ソートが完了した後、アドレス
信号線８０に１番目のマクロセルから順番に指定するア
ドレス信号を与えることにより、第１のビット線１００
上に昇順でデータを読出すことができる。逆に、ｎ番の
マクロセルから１番のマクロセルまで順番に選択するア
ドレス信号をこのヒープソートプロセッサ３７０に与え
れば、大きい順（降順）でデータをビット線１００に読
出すことができる。

【０１６０】なお、この第２の実施例においては、１番
目のマクロセルのデータと処理対象の最後のデータとを
入換えるときに、ヒープなデータを作成するときに使用
する比較書換制御回路６６を利用した。しかしこの発明
はこれには限定されず、ヒープなデータを作成するため
の比較書換制御回路とは別の専用の回路を用意してもよ
い。またそのときに、別のアドレスデコード回路や別の
ビット線を用いて比較と書換えとを行なうようにしても
よい。

【０１６１】この第２の実施例では、第１の実施例と同
様にヒープなデータを生成した後、モード指定信号線と
アドレス信号線とを所定のアルゴリズムに従って与える
ことにより、ヒープソートを実行することができる。デ
ータ同士の比較や書換えといった作業を、ソフトウェア
ではなくハードウェアで実行することができるので、ヒ
ープソート処理が非常に高速となる。また、ヒープソー
ト中には、ヒープなデータを生成する処理を繰返し実行
する必要があるが、子データ同士の比較が、ハードウェ
アで常に実行されているので、ヒープなデータの生成処
理が、ソフトウェアで行なう場合と比べてはるかに高速
に行なえる。したがってヒープソート処理全体の速度
は、ソフトウェアのみで行なう場合と比べて非常に高く
なるという効果がある。また、ヒープソート処理を制御
するためのプログラムが比較的単純なものですむという
効果もある。 ［第３の実施例］図２０に、本発明の第３の実施例のヒ
ープソートプロセッサ４００を示す。この第３の実施例
のヒープソートプロセッサ４００は、第２の実施例のヒ
ープソートプロセッサ３７０（図１８参照）と比較し
て、メモリセルアレイ３７２に代えてメモリセルアレイ
４０２を含むことと、さらに外部へのデータ出力線４０
６に接続されたデータラッチ回路４０４を含むこととに
おいて異なっている。

【０１６２】図２０を参照して、メモリセルアレイ４０
２は、図１８に示されるメモリセルアレイ３７２に代え
て、データ線４０８を介してデータラッチ回路４０４と
接続されたマクロセル４１０を含む点において異なって
いる。マクロセル４１０は、さらにデータ線４０８と接
続されていることのみにおいて、図１８に示される第２
の実施例のマクロセル７０と異なっている。その他の点
では、このマクロセル４１０は図１および図１８に示さ
れるマクロセル７０と何ら変わりはない。また、マクロ
セル４１０の構造自体は、たとえば図４〜６に示される
第１の実施例のマクロセル１１０や１１２と同じであ
る。したがって、マクロセル４１０の構造については、
ここではこれ以上詳細には説明しない。

【０１６３】図２０において、図１および図１８と同一
の部品には同一の参照符号および名称が与えられてい
る。それらの機能も同一である。

【０１６４】この第３の実施例のヒープソートプロセッ
サ４００の動作は、基本的に第２の実施例のヒープソー
トプロセッサ３７０（図１８参照）と同じである。た
だ、データラッチ回路４０４を設けたことにより、次の
ような動作が可能である。

【０１６５】モード指定信号線３７８上の信号が論理０
のときには、メモリセルアレイ４０２内のデータが、ヒ
ープなデータに並べ換えられている。このとき、１番目
のマクロセル４１０は、ヒープな状態に再整列されるデ
ータのうちで、最も大きいものを格納している。そして
このとき、マクロセル４１０の格納内容は、データ線４
０８を介してデータラッチ回路４０４にコピーされる。

【０１６６】一方、モード指定信号線３７８上の信号が
論理１であれば、マクロセル４１０のデータがデータラ
ッチ回路４０４に複写されることはない。したがって、
モード指定信号が論理１のときにデータラッチ回路４０
４からデータ出力線４０６を介してその格納内容を読出
せば、モード指定信号が論理１となる直前のマクロセル
４１０のデータを得ることができる。

【０１６７】前述のように、マクロセル４１０に格納さ
れるデータは、ヒープソート実行中には大きなデータか
ら順番に小さなデータに変化していく。したがって、モ
ード指定信号が論理１のときにデータラッチ回路４０４
の格納内容を読出せば、大きなデータから順番にデータ
を読出すことができる。そして、ヒープソートが完了し
た時点では最後の一番小さなデータがマクロセル４１０
に格納されており、そのデータをヒープソートの完了と
同時に読出すことができる。第２の実施例のように、ヒ
ープソートが完全に終了した後にすべてのデータを読出
す場合に比べ、ソートの完了と同時にすべての結果を得
ることができるという効果がある。 ［第４の実施例］本発明の第４の実施例のプロセッサ回
路であるヒープソートプロセッサにつき、図２１〜２４
に示す。この第４の実施例のヒープソートプロセッサ
は、第３のヒープソートプロセッサ（図２０）の機能に
加え、ヒープソートを昇順と降順とのいずれでも行なう
ことができる点に特徴がある。

【０１６８】図２１を参照して、この第４の実施例のヒ
ープソートプロセッサ４２０が図２０に示される第３の
実施例のヒープソートプロセッサ４００と異なるのは、
図２０のメモリセルアレイ４０２に代えて、外部からの
ソートモード信号線４２２が接続されるメモリセルアレ
イ４２４を含むことと、図２０の比較書換制御回路６６
に代え、ソートモード信号線４２２に接続された比較書
換制御回路４３２を含むこととである。図２１におい
て、図１、図１８、図２０と同一の部品には同一の参照
符号および名称が与えられており、それらの機能も同一
である。したがって、ここではそれらについての詳しい
説明は繰返さないこととする。

【０１６９】メモリセルアレイ４２４が第３の実施例の
メモリセルアレイ４０２（図２０）と異なるのは、図２
０のマクロセル対７２に代えて、いずれもソートモード
信号線４２２に接続された複数個のマクロセル対４２６
を含むことである。各マクロセル対４２６とデコーダ６
０および３７４との間の接続関係は、図２０に示される
第３の実施例と全く同様である。

【０１７０】図２２に、このマクロセル対４２６の構成
を示す。マクロセル対４２６が図２に示されるマクロセ
ル対７２と異なるのは、図２の比較回路１２６に代え
て、ソートモード信号線４２２に接続された比較回路４
３０を含むことのみである。図２２において、図２と同
様の部品には同様の参照符号および名称が付されてお
り、それらの機能も同一である。

【０１７１】図２３に比較回路４３０の構成を示す。図
２３に示される比較回路４３０は、図７に示される第１
の実施例の比較回路１１４とほぼ同じであるが、図７の
否定回路１６２に代えて、ソートモード信号線４２２に
接続され、与えられるソートモード信号に基づいて、配
線１６４上の信号のレベルを反転し、またはそのまま
で、比較判定信号線１２６上に出力するための比較結果
反転処理回路４４０を含む。図２３と図７とにおいて
は、同一の部品には同一の参照符号および名称を付して
いる。

【０１７２】図２４を参照して、比較結果反転処理回路
４４０は、ｐチャネルトランジスタ４４２とｎチャネル
トランジスタ４４４と否定回路４４６とを含む。トラン
ジスタ４４２および４４４のゲート電極はソートモード
信号線４２２に共通に接続されている。トランジスタ４
４２と４４４との入出力端子の一方は、比較判定信号線
１２６に共通に接続されている。トランジスタ４４２の
他方の入出力端子は配線１６４に接続されている。トラ
ンジスタ４４４の他方の入力端子は、否定回路４４６を
介して配線１６４に接続されている。

【０１７３】図２４に示される比較結果反転処理回路４
４０においては、ソートモード信号線４２２上の信号が
論理１であれば否定回路４４６の出力が、論理０であれ
ば配線１６４上の電位がそのまま、それぞれ比較判定信
号線１２６上に出力される。したがって、ソートモード
信号が論理１であれば比較判定信号は実施例１〜３の場
合と同じになり、ソートモード信号が論理０のときに
は、比較判定信号は実施例１〜３の場合と逆になる。こ
のように比較判定信号が実施例１〜３の場合と逆に設定
されると、このマクロセル対に含まれる２つのマクロセ
ル１１０および１１２のうち、いずれか小さい方のデー
タを有するマクロセルが選択されて第２のビット線１０
２に接続されることになる。したがって、後に説明する
ように比較書換制御回路４３２の構成を変えることによ
り、親が子より小さいという条件のヒープなデータ構造
を生成することや、データを降順にヒープソートしたり
する処理が実行できるようになる。

【０１７４】図２５を参照して、この比較書換制御回路
４３０は、図１２に示される第１の実施例の比較書換制
御回路６６とほぼ同様であるが、ソートモード信号線４
２２に接続され、データ選択信号線２６２のレベルを、
ソートモード信号に応じて反転したり、そのままにした
りするための比較結果反転処理回路４３４をさらに含ん
でいる。比較結果反転処理回路４３４は、ほぼ図２４に
示されるものと同様の構成で実現できるので、ここでは
その詳細については説明しない。

【０１７５】この第４の実施例では、ソートモード信号
線４２２上のソートモード信号を論理１にすることで第
３の実施例のソートモードプロセッサ４００と全く同じ
動作を行なわせることができる。また、ソートモード信
号を論理０とすることで、親が子より小さいという条件
のヒープなデータ構造を作成することと、データを降順
にヒープソートすることとの処理が行なえる。この第４
の実施例のヒープソートプロセッサ４２０の動作の詳細
は、第３の実施例のものとほぼ同様であるので、ここで
は詳細には繰返さない。 ［第５の実施例］実施例２〜４に記載したヒープソート
プロセッサ回路では、ヒープソート実行時には外部ＣＰ
Ｕから、ヒープデータを生成するためのアドレス値を与
える必要がある。外部ＣＰＵは、常にヒープソートプロ
セッサを監視し、必要なデータを与えなければならない
ので、ソート処理が完了するまで他の処理を実行するこ
とはできない。また、外部ＣＰＵが、他の処理をより優
先的に実行している場合には、ヒープソートプロセッサ
に対して必要なデータを適当なときに与えることができ
なくなる可能性がある。そうした場合には、これらヒー
プソートプロセッサはソート動作を中断しなければなら
ない。ヒープソートプロセッサを含むシステム全体の性
能をあげるためには、ＣＰＵによる制御を最小限にして
ソート処理を実行できるヒープソートプロセッサを提供
することが必要である。この第５の実施例は、そうした
要求を満たして、ほぼ自動的にソート処理を実行するた
めヒープソートプロセッサである。

【０１７６】前述したヒープソートのアルゴリズムを検
討すると、最初にヒープデータを生成した後、ヒープソ
ート中に何回かヒープデータを繰返し生成する過程があ
る。このヒープデータを生成する過程では、対象となる
データのうちのルートを除く部分はヒープ状態になって
いる。そのために、そうしたデータをもう１度完全にヒ
ープな状態とする処理には、明確な法則性が見いだせ
る。そうした法則性を見いだすことにより、ヒープソー
ト処理をハードウェアで自動化することができる。この
第５の実施例はそうした考えに基づいている。

【０１７７】第５の実施例について説明する前に、ヒー
プソートを実行するために、外部から与える必要がある
データについて検討する。そうしたデータとしては、以
下の２つが考えられる。

【０１７８】（１） ヒープな状態に再整列すべきデー
タの数。これは、最初に記憶されたデータの総数から、
データをヒープな状態に再整列させるたびに１ずつ減少
していく。

【０１７９】（２） ヒープなデータの生成時の、処理
対象となる頂点（親データ）のアドレス値。これは、ヒ
ープなデータの生成の開始時には１（ルート）であり、
親と子とのデータの交換が始まった後には、親との間で
データが交換された子のアドレスである。これは、直前
の親データのアドレス値の２倍かまたは２倍に１を加算
した値であり、かつ第２のビット線１０２（図１などを
参照）にデータが読出されたマクロセルのアドレスであ
る。

【０１８０】これら２つのデータを自動的に生成するこ
とができれば、最初に記憶されたデータの総数を除い
て、外部からは他のデータを必要としない。さらに、再
整列の対象となるデータの最後とルートとを交換した後
にヒープデータを生成する処理においては、データはす
でにある程度のヒープな状態となっている。すなわち、
ルートを除くと、他の親頂点は、それらの子頂点のいず
れよりも大きな値を有している。また、処理対象の親デ
ータと子データとが比較された結果、子データが大きけ
れば、必ず親データと子データとが書換えられる。した
がって、親データと子データとが書換えられないという
状態が発生した場合には、その親データより上の頂点の
値はいずれもその親頂点の値よりも大きくかつ上にある
頂点の方が大きな値となっている。また親データと子デ
ータとが書換えられないのであるから、処理対象の親デ
ータはその子データのいずれよりも大きい。またそれぞ
れの子データより下の部分木はいずれもすでにヒープな
状態となっている。したがって、親データと子データと
が書換えられなかったときには、処理対象のデータ全体
としてはヒープな状態となっている。その時点でヒープ
な状態が完成したものとして、ヒープデータの生成処理
を終了し、次の処理に以降してもよいことになる。すな
わち、そうした条件が発生した場合には、実施例２（図
１８参照）におけるモード指定信号線３７８上の信号を
論理１とすることができる。

【０１８１】第５の実施例は、上述の機能をハードウェ
アで実現したものである。図２６を参照して、この第５
の実施例のヒープソートプロセッサ４５０は、基本的に
は図２０に示される第３の実施例のヒープソートプロセ
ッサ４００と同様の構成を有している。ヒープソートプ
ロセッサ４５０が図２０のヒープソートプロセッサ４０
０と異なるのは、アドレス信号線８０と、ソート実行信
号線４５４と、外部データ線４７６とに接続され、処理
対象となる頂点に対応するマクロセルのアドレスを算出
してアドレス信号線４６４に出力する機能を有するアド
レス選択回路４５２と、比較書換制御回路６６のデータ
選択信号線２６２（図１２参照）に接続され、データ選
択信号をラッチし、ネクスト信号線４６８に出力するた
めの１ビットラッチ回路４６０と、否定回路４６２と、
アドレスエンコーダ４５８とを含む。またこのヒープソ
ートプロセッサ４５０は、図２０に示される第３の実施
例のメモリセルアレイ４０２に代え、複数のマクロセル
対４８０を含むメモリセルアレイ４５６を含む。

【０１８２】図２６において、図２０と同一の部品には
同一の参照符号および名称が与えられている。それらの
機能も同一であるので、ここではそれらについての詳細
な説明はしないこととする。

【０１８３】否定回路４６２の入力はネクスト信号線４
６８に接続され、その出力はネクスト信号線４７２を介
してアドレス選択回路４５２に接続されている。

【０１８４】モード指定信号線３７８はネクスト信号線
４６８に接続されている。アドレスエンコーダ４５８
は、データ線４７４を介してモード指定信号線３７８に
接続され、選択信号線４８２、４８４により各マクロセ
ル対４８０に接続されている。アドレスエンコーダ４５
８は、デコーダ３７４からのアドレスデコード信号線９
６とモード指定信号線３７８とのいずれかにより選択さ
れるマクロセルのアドレスをエンコードし、ネクストア
ドレスデータ線４７０を介してアドレス選択回路４５２
に与えるためのものである。アドレスエンコーダ４５８
は、デコーダ６０と逆の機能を有するものであり、選択
されているマクロセルから与えられる選択信号から、そ
のマクロセルのアドレス値を求めるためのものである。

【０１８５】図２７を参照して、マクロセル対４８０
は、マクロセル１１０および１１２と、比較回路１１４
と、マクロセル選択回路４９０とを含む。図２７におい
て、図２と同一の部品には同一の参照符号および名称が
与えられている。それらの機能も同様である。

【０１８６】マクロセル選択回路４９０は、図２のマク
ロセル選択回路１１６と同様にアドレスデコード信号線
９６によってデコーダ３７４（図２６）に、選択信号線
１２２および１２４によりマクロセル１１０および１１
２に、比較判定信号線１２６により比較回路１１４に、
それぞれ接続される。マクロセル選択回路４９０はさら
に、選択信号線４８２および４８４を介してアドレスエ
ンコーダ４５８（図２６）に接続される。

【０１８７】図２８を参照して、マクロセル選択回路４
９０は、図３に示される第１のマクロセル選択回路１１
６とほぼ同様の構成である。ただしこのマクロセル選択
回路４９０は、論理積回路１３０の出力を選択信号線４
８２を介して、論理積回路１３２の出力を選択信号線４
８４を介して、ともにアドレスエンコーダ４５８に与え
るようにされている。

【０１８８】図２９を参照して、アドレス選択回路４５
２は、デクリメント回路５００と、ｐチャネルトランジ
スタ５０２および５０６と、ｎチャネルトランジスタ５
０４および５０８とを含む。

【０１８９】デクリメント回路５００は、外部データ線
４７６およびネクスト信号線４７２に接続される。デク
リメント回路５００は、外部データ線４７６を介して外
部から与えられたデータ（ソートすべきデータ数）を格
納し、ネクスト信号線４７２上の信号が論理０から論理
１に変化するごとにその値を１ずつ減少させて出力する
ためのものである。

【０１９０】ｐチャネルトランジスタ５０２およびｎチ
ャネルトランジスタ５０４のゲート電極は、共通にネク
スト信号線４７２に接続される。ｐチャネルトランジス
タ５０２とｎチャネルトランジスタ５０４との入出力端
子の一方は共通に、ｎチャネルトランジスタ５０８の一
方の入出力端子に接続される。ｐチャネルトランジスタ
５０２の他方の入出力端子はデクリメント回路５００の
出力に接続される。ｎチャネルトランジスタ５０４の他
方の入出力端子は、ネクストアドレスデータ線４７０に
接続される。ｐチャネルトランジスタ５０２およびｎチ
ャネルトランジスタ５０４は、ネクスト信号線４７２上
の信号が論理１であればネクストアドレスデータ線４７
０上のデータを、論理０であればデクリメント回路５０
０の出力を、それぞれ選択してｎチャネルトランジスタ
５０８に与えるように機能する。

【０１９１】ｐチャネルトランジスタ５０６とｎチャネ
ルトランジスタ５０８とのゲート電極は、ソート実行信
号線４５４に共通に接続される。ｐチャネルトランジス
タ５０６およびｎチャネルトランジスタ５０８の一方の
入出力端子は、アドレス信号線４６４に共通に接続され
る。ｐチャネルトランジスタ５０６の他方の入出力端子
には、アドレス信号線８０が接続される。ｐチャネルト
ランジスタ５０６およびｎチャネルトランジスタ５０８
は、ソート実行信号線４５４上の信号が論理１であれば
ｐチャネルトランジスタ５０２またはｎチャネルトラン
ジスタ５０４の出力を、論理０であればアドレス信号線
８０上のデータをそれぞれ選択してアドレス信号線４６
４上に出力するように機能する。なお、図２９には、ア
ドレス選択回路４５２のうちの１ビット分の信号につい
てのみ図示されていることに注意すべきである。

【０１９２】以上をまとめると、アドレス選択回路４５
２は次のように動作する。 （１） ソート実行信号が論理０であれば、アドレス信
号線８０を介して与えられる外部アドレスデータをヒー
プソートプロセッサ４５０への入力として選択する。

【０１９３】（２） ソート実行信号が論理１で、かつ
ネクスト信号線４７２上のネクスト信号が論理１のとき
には、ネクストアドレスデータ線４７０上のネクストア
ドレスデータを、ヒープソートプロセッサ４５０の入力
として選択する。

【０１９４】（３） ソート実行信号４５４が論理１
で、かつ、ネクスト信号線４７２上のネクスト信号が論
理０のときは、デクリメント回路５００の出力するデー
タをヒープソートプロセッサ４５０の入力として選択す
る。

【０１９５】この第５の実施例のヒープソートプロセッ
サ４５０は以下のように動作する。 （１） 最初にヒープデータを生成する。この処理は、
これまでの実施例と同様である。このとき、図２９に示
されるソート実行信号線４５４上の信号は論理０に設定
する。ＣＰＵからアドレス信号線８０に各マクロセルの
アドレスを順次与え、データをマクロセルに格納する。

【０１９６】図２６に示される１ビットラッチ回路４６
０には、初期状態で論理０を記憶させておく。デコーダ
３８０が可能化される。したがって、外部ＣＰＵからア
ドレス信号線８０を通じて、前述のようにヒープデータ
を作成するための一連のアルゴリズムに従ってマクロセ
ルを選択するアドレス信号を与えることにより、メモリ
セル４５６内にヒープなデータが生成される。ここまで
は、外部ＣＰＵにより制御された動作を行なっている。

【０１９７】（２） ヒープデータが生成された後、外
部データ線４７６を介して、ソートしたいデータの数を
図２９のデクリメント回路５００に記憶させる。このデ
ータの数をたとえばｎとする。

【０１９８】（３） ソートを実行させるために、ソー
ト実行信号線４５４上のソート実行信号を論理１に設定
する。ここまでの処理が、外部回路により制御されてい
る処理である。

【０１９９】（４） 前述のようにソートの実行を開始
する直前には、データの書換がおきず、ラッチ回路４６
０には論理１が記憶される。図２９のネクスト信号線４
７２上の信号は論理０となるので、トランジスタ５０２
はオン、トランジスタ５０４はオフとなる。トランジス
タ５０８がオンであるので、アドレス信号線４６４上に
は、デクリメント回路５００の出力データ（すなわち
ｎ）が出力される。このアドレスデータは図２６のデコ
ーダ６０に与えられ、かつその上位２ビットがデコーダ
３７４に与えられる。

【０２００】デコーダ６０は、アドレス信号をデコード
し、ｎ番目のマクロセルを選択する。したがって第１の
ビット線１００には、ｎ番目のマクロセルのデータが読
出される。

【０２０１】モード指定信号線３７８上のモード指定信
号は論理１であるから、デコーダ３８０は不能化され、
マクロセル４１０が選択される。第２のビット線１０２
には、マクロセル４１０に格納されているデータが読出
される。

【０２０２】アドレスエンコーダ４５８に与えられる信
号のうち、選択されていることを示す値をとるものは、
データ線４７４からのもののみである。したがってアド
レスエンコーダ４５８の出力は「１」となる。このアド
レスデータはネクストアドレスデータ線４７０を介して
アドレス選択回路４５２に与えられる。

【０２０３】（５） すでにメモリセル４５６内にはヒ
ープなデータが生成されている。したがって、マクロセ
ル４１０と、デコーダ６０によって選択されたｎ番目の
マクロセルとの間でのデータの交換が発生する。データ
選択信号線２６２には論理０の信号が出力される。

【０２０４】この論理０の信号は１ビットラッチ回路４
６０にラッチされる。ネクスト信号線４７２上の信号は
論理１となる。図２９を参照して、アドレス選択回路４
５２において、トランジスタ５０２はオフ、トランジス
タ５０４はオンとなる。またこのとき、デクリメント回
路５００のデータは、ネクスト信号線４７２上の信号が
論理０から論理１に変化したことに応答して１減算され
る。アドレス選択回路４５２は、ネクストアドレスデー
タ線４７０上のデータを選択し、アドレス信号線４６４
上に出力する。

【０２０５】前述のようにネクストアドレスデータ線４
７０上のデータが「１」であるので、図２６に示される
デコーダ６０は第１のマクロセル４１０を選択する。マ
クロセル４１０は第１のビット線１００に接続される。

【０２０６】図２６を参照して、モード指定信号線３７
８上の信号は論理０である。デコーダ３７４は、アドレ
ス選択回路４５２からアドレス信号線４６４および４６
６を介して与えられる２ビットのデータをデコードし、
対応のマクロセル対４８０を選択する。この場合、アド
レスとして与えられるのは「１」であるので、デコーダ
３７４は、２番目および３番目のマクロセルを含むマク
ロセル対４８０を選択する。

【０２０７】図２７を参照して、選択されているマクロ
セル対４８０においては、すでに比較回路１１４が、マ
クロセル１１０および１１２に格納されているデータを
比較し、比較判定信号を比較判定信号線１２６を介して
マクロセル選択回路４９０に与えている。マクロセル１
１０のデータの方がマクロセル１１２のデータよりも大
きい場合に比較判定信号は論理１となる。

【０２０８】図２８を参照して、比較判定信号線１２６
上の信号が論理１であれば選択信号線１２２上の信号が
ハイレベルとなり、選択信号線４８２がハイレベルとな
る。一方、比較判定信号が論理０であれば、選択信号線
１２４および４８４上の信号がハイレベルとなる。ハイ
レベルの選択信号を与えられたマクロセルが、第２のビ
ット線１０２に接続される。

【０２０９】図２６に示されるラッチ回路４６０の出力
は、前述のように論理０である。したがって、デコーダ
３７４が可能化されており、このヒープソートプロセッ
サ４５０は、図１８に示される第２の実施例のヒープソ
ートプロセッサ３７０において、モード指定信号線３７
８上の信号が論理０となった場合と同様の、ヒープデー
タを生成する動作を実行する。

【０２１０】ここで、すでに述べたように、メモリセル
アレイ４５６内のデータは、すでに一旦ヒープな状態と
されており、ただ、ルートに相当するマクロセルの内容
と、ｎ番目のマクロセルとの内容が交換された状態とな
っている。したがって、以下のヒープデータの作成処理
において親と子のデータの書換えが発生したときには、
次の処理対象となる親データのアドレスとしては、親と
書換えられた子のデータのアドレスをそのままデコーダ
６０に与えればよい。すなわち、デコーダ３７４および
マクロセル対４８０内の比較回路１１４とマクロセル選
択回路４９０とにより選択されたマクロセル１１０また
は１１２のアドレスを、アドレスエンコーダ４５８でエ
ンコードし、アドレス選択回路４５２を介して第１のデ
コーダ６０に与えればよい。前述のように図２９を参照
して、ネクストデータ線４７２上の信号が論理１である
ので、ネクストアドレスデータ線４７０上のデータがア
ドレス選択回路４５２からアドレス信号線４６４に出力
されるようになっている。

【０２１１】（６） データの書換えが発生しなくなる
まで、（５）の動作を繰返して実行する。親と子のデー
タの入換えが発生するかぎり、データ選択信号線２６２
上には論理０の信号が出力され、ラッチ回路４６０の出
力は論理０に維持される。

【０２１２】親と子のデータが入換えられない状態が発
生した場合、比較書換制御回路６６からのデータ選択信
号線２６２上に出力される信号は論理１となる。ラッチ
回路４６０はこの論理１の信号をラッチし、マクロセル
４１０と、アドレスエンコーダ４５８と、デコーダ３７
４とに与える。ラッチ回路４６０の出力はまた、否定回
路４６２で反転されてアドレス選択回路４５２にも与え
られる。このように親と子のデータを入換えない状態が
発生したということは、前述のようにメモリセルアレイ
４５６内のデータが再びヒープな状態となったことを意
味する。

【０２１３】（７） ネクスト信号線４７２上の信号が
論理０に、モード指定信号３７８上の信号が論理１にそ
れぞれ設定されるので、前述のステップ（４）の状態に
戻り、ステップ（４）以下の処理が繰返して実行され
る。ただしこのとき、ステップ（５）で、図２９に示さ
れるデクリメント回路５００のデータが１減算されてい
る。したがって、次のステップ（４）においてアドレス
選択回路４５２から出力されるアドレス信号は「ｎ−
１」となる。

【０２１４】以上ステップ（４）〜（６）の処理を繰返
し実行していくことにより、ヒープソートが行なわれ
る。またこの実施例では、モード指定信号線３７８が論
理１となるたびにマクロセル４１０の内容がデータラッ
チ回路４０４にコピーされ、次にモード指定信号が論理
１になるまでその値が保持されている。したがってヒー
プソートプロセッサ４５０内においてヒープデータを生
成中に、データラッチ回路４０４からデータ出力線４０
６を介してデータを読出すことにより、ソート途中の結
果を昇順に得ることができる。ヒープソート完了時に
は、最も小さなデータがマクロセル４１０に格納されて
いることになるので、このデータを読出せば、ヒープソ
ートの完了とほぼ同時にヒープソートの結果のすべてを
得ることができる。

【０２１５】以上この第５の実施例のヒープソートプロ
セッサ４５０によれば、図２６のモード指定信号線３７
８上のモード指定信号と、ヒープソート実行中のヒープ
データ生成時にデコーダ６０に与えるべきアドレス信号
とを、それぞれ比較書換制御回路６６および１ビットラ
ッチ回路４６０と、アドレスエンコーダ４５８およびア
ドレス選択回路４５２とにより自動的に生成することが
できる。したがってヒープソートの実行開始以後は、外
部ＣＰＵが、ヒープソートプロセッサ４５０を制御する
必要はなく、ヒープソートを自動的に実行することがで
きる。 ［第６の実施例］以上述べた実施例では、メモリセルア
レイ内のマクロセルの数がｎであれば、ｎ個よりも多数
のデータをヒープな状態とすることは不可能である。し
たがって当然ヒープソートを実行することも不可能であ
る。すなわち、ソートできるデータの数に限界が存在す
る。もちろん、半導体装置の製造技術が進歩すれば、多
量のデータを記憶できる集積回路を製造することが可能
となる。しかし、現在の集積回路技術では、満足できる
程大きな数のデータを記憶するプロセッサ回路を得るこ
とはできない。仮に、製造技術が進歩したとしてもやは
り１つのプロセッサ回路に格納できるデータの数に限界
が存在することには変わりがない。したがって、半導体
回路の製造技術によっては、ソートできるデータの数に
制限を受けないようなプロセッサ回路を得ることが望ま
しい。

【０２１６】この第６の実施例は、そのようなシステム
を実現できるプロセッサ回路に関する。この実施例で
は、個々のプロセッサ回路をＬＳＩ化する。これらプロ
セッサ回路を複数個接続することにより、個々のＬＳＩ
の製造技術とは関係なく理論上は制限のない数のデータ
をヒープな状態にしたり、ヒープソートを行なったりす
ることが可能である。

【０２１７】図３０を参照して、この第６の実施例に係
るヒープソートプロセッサシステム５２０は、複数個の
ヒープソート単位ＬＳＩ５２６と、プリデコーダ５２２
および５２４と、比較書換制御回路６６と、マクロセル
７０とを含む。図３０において、図１に示されている各
部品に相当する部品には同一の参照符号および名称を与
え、それらについての詳細な説明はここでは繰返さない
ことにする。但し、同一の符号が付された部品であって
も、図１に示される実施例のそれとはビット数が異なっ
ていることに注意すべきである。処理すべきデータが多
くなればなるほど、アドレスを指定するために必要なビ
ット数が増大する。したがって、この図３０に示される
実施例の各部品は、一般的にこれまでに述べてきた実施
例の各部品のビット数よりも大きなビット数である。た
とえば、アドレス信号線８０を介して与えられるアドレ
ス信号は３２ビットである。

【０２１８】プリデコーダ５２２は、アドレス信号線８
０を介して与えられるアドレス信号のうちの上位の何ビ
ットかをデコードし、ＬＳＩ５２６のうちのいずれか１
つに対してアドレスイネーブル信号線５３２を介してア
ドレスイネーブル信号を与えるためのものである。

【０２１９】プリデコーダ５２４は、モード指定信号線
３７８上の信号が論理１のときには不能化され、論理０
のときには、アドレス信号線８０を介して与えられるア
ドレス信号データを２倍したものの一部をプリデコーダ
５２２と同様にデコードし、アドレスイネーブル信号線
５３４上にアドレスイネーブル信号を出力するためのも
のである。

【０２２０】マクロセル７０は、第１の実施例のものと
同じである。この場合、マクロセル７０は、プリデコー
ダ５２２に与えられるデータが「１」であるときには選
択されて第１のビット線１００に接続され、またモード
指定信号線３７８上の信号が論理１であるときには同じ
ように選択されて、第２のビット線１０２に接続され
る。

【０２２１】アドレスデータ線８０のうち、プリデコー
ダ５２２に与えられなかった残りのアドレス信号は、ア
ドレス信号線５２８に分岐して各ＬＳＩ５２６に接続さ
れる。また、アドレス信号線５２８のデータの２倍が、
アドレス信号線５３０を介して各ＬＳＩ５２６に与えら
れる。

【０２２２】図３１を参照して、ＬＳＩ５２６は、複数
個のマクロセル対７２を含むメモリセルアレイ５４０
と、デコーダ５４２および５４４とを含む。マクロセル
対７２の各々は、第１のビット線１００と第２のビット
線１０２とに接続可能である。

【０２２３】デコーダ５４２は、アドレス信号線５２８
と、アドレスイネーブル信号線５３２とに接続される。
デコーダ５４２は、アドレスイネーブル信号が与えられ
ていないときにはどのマクロセルも選択しない。アドレ
スイネーブル信号が与えられているときには、デコーダ
５４２は、アドレス信号線５２８から与えられるアドレ
ス信号をデコードし、対応のマクロセルを選択するため
に、選択信号線９２または９４のうちのいずれか１つの
みに選択信号を出力する。

【０２２４】デコーダ５４４は、アドレス信号線５３０
とアドレスイネーブル信号線５３４とに接続されてい
る。デコーダ５４４は、アドレスイネーブル信号が与え
られていないときには、マクロセル対７２のどの１つも
選択しない。アドレスイネーブル信号が与えられている
ときには、デコーダ５４４は、アドレス信号線５３０を
介して与えられるアドレス信号をデコードし、対応のマ
クロセル対７２を選択するために、アドレスデコード信
号線９６のうちのいずれか１つのみにアドレスデコード
信号を出力する。

【０２２５】マクロセル対７２は、たとえば図２に示さ
れるマクロセル対７２と全く同じ構成を有している。し
たがって、あるマクロセル対７２が選択されるとき、そ
のマクロセル対に含まれる２つのマクロセルのうち、大
きい方のデータを格納しているマクロセルが選択され、
第２のビット線１０２に接続される。

【０２２６】この実施例のヒープソートプロセッサシス
テム５２０は以下のように動作する。なお以下の説明で
は、個々のＬＳＩ５２６が２の２５乗個のデータを記憶
できるものとする。このデータは２５ビットのアドレス
信号でアドレスすることができる。２の３２乗個のデー
タをソートする場合には、２の７乗個（１２８個）のＬ
ＳＩ５２６をビット線１００および１０２で接続する必
要がある。そして、図３０に示されるアドレス信号線８
０を介して外部から与えられる３２ビットのアドレス信
号のうち、上位７ビットがプリデコーダ５２２に、下位
２５ビットがすべてのＬＳＩ５２６に与えられる。した
がって、プリデコーダ５２２により選択された唯１つの
ＬＳＩ５２６の中の、アドレス信号５２８で選択された
マクロセルのみが第１のビット線１００に接続される。

【０２２７】プリデコーダ５２４は、プリデコーダ５２
２およびアドレス信号線５２８で選択されたマクロセル
の、２倍または２倍＋１のアドレスのマクロセルを含む
マクロセル対が存在するＬＳＩ５２６を１つのみ選択す
る。選択されたマクロセル対のうち、大きい方のデータ
を格納しているマクロセルが、第２のビット線１０２に
接続される。

【０２２８】以下のこのヒープソートプロセッサシステ
ム５２０の動作は、図２に示される第２の実施例のヒー
プソートプロセッサ３７０と全く同様である。モード指
定信号線３７８上の信号を論理０とするか、論理１とす
るかにより、ヒープなデータを生成する処理と、ヒープ
ソートを行なう処理とが行なえることも同様である。な
お、このヒープソートプロセッサシステムでは、モード
指定信号線３７８上のモード指定信号が論理１の場合に
は、プリデコーダ５２４が不能化されるので、ＬＳＩ５
２６のいずれも選択されず、第１のマクロセル７０（図
３０）が第２のビット線１０２に接続される。この場合
の動作も、第２の実施例と全く同様である。以上のよう
にこの第６の実施例のヒープソートプロセッサシステム
では、入力されるアドレスデータをデコードすることに
より、以上の実施例２〜５のヒープソートプロセッサと
同様の処理が実行できる。さらに処理対象となるデータ
数が増加した場合であっても、単位ＬＳＩ５３６の数を
増加させていくことにより、どのように大きな数のデー
タであっても、ヒープな状態に整列させたり、ヒープソ
ートを実行したりすることができる。

【０２２９】以上この発明を実施例に基づいて詳細に説
明したが、この発明は上述の実施例には限定されず、こ
れ以外にもさまざまな変形を加えて実施できることは言
うまでもない。

【０２３０】

【発明の効果】以上のように請求項１に記載のプロセッ
サ回路によれば、所定のアルゴリズムに従ってアドレス
信号を順次与えることで、予め定める条件に従ったヒー
プなデータをメモリセルアレイ内に容易に作成できる。

【０２３１】請求項２に記載のプロセッサ回路において
は、所定のアルゴリズムに従ってアドレス信号を順次こ
のプロセッサ回路に与えることで、整列２分木の１次元
配列へのデータの格納形式に従ったヒープなデータをメ
モリセルアレイ内に容易に作成できる。

【０２３２】請求項３に記載のプロセッサ回路において
は、所定のアルゴリズムに従ってアドレス信号を順次こ
のプロセッサ回路に与えることで、いずれの頂点も、そ
こから分岐する２つの頂点のいずれよりも大きいデータ
を有するという条件に従うヒープなデータをメモリセル
アレイ内に容易に作成できる。

【０２３３】請求項４に記載のプロセッサ回路において
は、請求項１に記載のプロセッサ回路の効果に加えて、
第３の選択手段の選択結果が誤る可能性があるような条
件下では、動作の禁止信号が発生される。したがって、
正しい結果が得られるようになるまでは、このプロセッ
サ回路の動作を無効としておくことが簡単にでき、ヒー
プなデータの作成を誤りなく容易に行なうことができ
る。

【０２３４】請求項５に記載のプロセッサ回路において
は、所定のアルゴリズムに従って、動作モード設定信号
とアドレス信号との値を変化させることにより、ヒープ
なデータの作成のみならず、一旦作成されたヒープなデ
ータをさらにソートすることが簡単にかつ高速に行なえ
る。

【０２３５】請求項６に記載のプロセッサ回路において
は、さらに、プロセッサ回路の動作と並行してヒープソ
ートの結果のうち確定したものを順次読出すことができ
るので、データ数が多くても、ヒープソートの結果を時
間的な遅れなく得ることができる。

【０２３６】請求項７に記載のプロセッサ回路において
は、ソートモード設定信号を変えることによりマクロセ
ルの選択の条件を変えることができる。したがって、複
数通りの条件のいずれか１つを選択してヒープなデータ
の作成を行なうことができる。

【０２３７】請求項８に記載のプロセッサ回路において
は、請求項７に記載のプロセッサ回路の効果に加え、メ
モリセルアレイの先頭アドレスのマクロセルの内容を読
出すことができる。ヒープソートの実行と並行して、ソ
ートモード設定信号により選択される条件に従った順序
で交代で先頭アドレスのマクロセルに格納されるデータ
をプロセッサ回路から読出すことができるので、データ
数が多くても、時間的な遅れなく、所望の条件に従って
ソートされたデータを得ることができる。

【０２３８】請求項９に記載のプロセッサ回路において
は、ヒープソート中のヒープデータ作成の終了が自動的
に検知され動作モード設定信号の値が変化されるので、
処理対象の頂点を所定の順序で選択するアドレス信号を
プロセッサ回路の第１の選択手段に与えていくだけで、
ヒープソートを簡単に実行できる。

【０２３９】請求項１０に記載のプロセッサ回路におい
ては、ヒープソート中のヒープデータ作成時に、処理す
る必要のある頂点のみを選択して交換手段による比較／
交換処理を実行させることができるので、ヒープソート
実行中のヒープデータの作成を自動的にかつ高速に行な
える。ヒープソート実行中にはヒープデータの作成処理
が複数回繰返し行なわれるので、結果としてヒープソー
トを従来よりはるかに高速に実行できる。

【０２４０】請求項１１に記載のプロセッサ回路におい
ては、ヒープソート中のヒープデータ作成の終了が自動
的に検知されて動作モード設定信号の値が変化されるの
で、処理対象の頂点のアドレスとしてアドレス信号を所
定の順序でプロセッサ回路に与えれば、ヒープソートを
実行できる。しかもそのアドレス信号が、記憶手段に最
初に格納された初期値と減算手段とにより自動的に発生
されるので、最初に必要なデータをメモリセルアレイに
設定し、ヒープなデータを作成し、初期値を記憶手段に
設定しておくだけで、データを所定の条件に従って自動
的かつ高速にソートすることができる。

【０２４１】請求項１２に記載のプロセッサ回路によれ
ば、第１および第２のアドレス信号を所定のアルゴリズ
ムに従って与えることで、ヒープなデータの作成と、ヒ
ープソートとを実行できる。第１および第２のアドレス
イネーブル信号を与えるか否かで、このプロセッサ装置
に対する処理を行なうかどうか選択できるので、このプ
ロセッサ装置を複数個接続して、より多数のマクロセル
を含むメモリセルアレイを形成し、かつそのメモリセル
アレイを使用して、ヒープなデータを作成できる。第２
の選択手段を不能化することもできるので、ヒープソー
トを簡単に実行する回路も実現できる。したがって、処
理対象のデータの数に制限されずに、ヒープソートを行
えるプロセッサ回路を提供できる。

【０２４２】請求項１３に記載のプロセッサ回路によれ
ば、請求項１２に記載のプロセッサ回路の効果に加え、
処理対象のデータの数に制限されずに、親の値が必ずそ
の子の値よりも大きいようなヒープなデータの作成と、
データを小さい順番に従って並べ変えるソート処理とが
簡単に行なえる、という効果がある。

【０２４３】請求項１４に記載のプロセッサ回路によれ
ば、整列２分木の頂点を所定のアルゴリズムに従って順
次選択していくことで、親の値が必ずその子の値よりも
大きいようなヒープなデータの生成を、データ数の制限
なく簡単に行なうことができるプロセッサ回路を容易に
作成できる。同様に、マクロセル中のデータを、その値
の小さい順番に、整列２分木の形式で簡単にソート可能
なプロセッサ回路も、処理対象のデータの数に制限を設
けることなく容易に実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のヒープソートプロセッ
サのブロック図である。

【図２】マクロセル対のブロック図である。

【図３】マクロセル選択回路のブロック図である。

【図４】第１のマクロセルのブロック図である。

【図５】第２のマクロセルのブロック図である。

【図６】１ビットデータメモリ回路の回路図である。

【図７】比較回路のブロック図である。

【図８】１ビットデータ比較回路の回路図である。

【図９】第１のデコーダの回路ブロック図である。

【図１０】第２のデコーダの回路ブロック図である。

【図１１】第１および第２のデコーダの動作を表形式で
示す図である。

【図１２】比較書換制御回路のブロック図である。

【図１３】１ビット比較書換制御回路の回路ブロック図
である。

【図１４】データラッチ回路の回路図である。

【図１５】データ書換回路の回路図である。

【図１６】アドレス判定回路のブロック図である。

【図１７】アドレス判定回路の動作を表形式で示す図で
ある。

【図１８】第２の実施例のヒープソートプロセッサのブ
ロック図である。

【図１９】第２の実施例のデコーダの回路ブロック図で
ある。

【図２０】第３の実施例のヒープソートプロセッサのブ
ロック図である。

【図２１】第４の実施例のヒープソートプロセッサのブ
ロック図である。

【図２２】マクロセル対のブロック図である。

【図２３】比較回路のブロック図である。

【図２４】比較結果反転処理回路の回路図である。

【図２５】比較書換制御回路のブロック図である。

【図２６】本発明の第５の実施例のヒープソートプロセ
ッサのブロック図である。

【図２７】マクロセル対のブロック図である。

【図２８】マクロセル選択回路の回路ブロック図であ
る。

【図２９】アドレス選択回路の回路ブロック図である。

【図３０】本発明の第６の実施例のヒープソートプロセ
ッサシステムのブロック図である。

【図３１】ヒープソート単位ＬＳＩのブロック図であ
る。

【図３２】ヒープなデータを示す模式図である。

【図３３】一次元配列を模式的に示す図である。

【図３４】ヒープなデータを模式的に示す図である。

【図３５】ヒープソートの途中経過を模式的に示す図で
ある。

【図３６】ヒープソートの途中経過を模式的に示す図で
ある。

【図３７】ヒープソートの途中経過を模式的に示す図で
ある。

【図３８】ヒープソートの途中経過を模式的に示す図で
ある。

【図３９】ヒープソートの途中経過を模式的に示す図で
ある。

【図４０】ソートされたデータを模式的に示す図であ
る。

【符号の説明】

１１２，４１０，４８０ マクロセル ５０，３７０，４００，４２０，４５０ ヒープソート
プロセッサ ５４ メモリ ６０，６２，３７４，５４２，５４４ デコーダ ６４，３７２，４０２，４２４，４５６，５４０ メモ
リセルアレイ ６６，４３２ 比較書換制御回路 ７２，４２６ マクロセル対 ８６ アドレス判定回路 １００ 第１のビット線 １０２ 第２のビット線 １１４，２８０，４３０ 比較回路 １１６，４９０ マクロセル選択回路 ４５２ アドレス選択回路 ４５８ アドレスエンコーダ ５００ デクリメント回路 ５２０ ヒープソートプロセッサシステム ５２２，５２４ プリデコーダ ５２６ ヒープソート単位ＬＳＩ

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 複数個のマクロセルを含むメモリセルア
   レイと、 アドレス信号に応答して、前記メモリセルアレイの任意
   の第１のマクロセルアレイを選択するための第１の選択
   手段と、 前記第１の選択手段により選択されたアドレスのマクロ
   セルと、外部との間でデータを入出力するための手段
   と、 前記アドレス信号に応答して、前記第１のマクロセルの
   アドレスと所定の関係を有する２つのアドレスの、２つ
   のマクロセルを選択するための第２の選択手段と、 前記第２の選択手段により選択された前記２つのマクロ
   セルの内容を比較し、予め定める条件を満たす第２のマ
   クロセルを前記２つのマクロセルのうちから選択するた
   めの第３の選択手段と、 前記第１のマクロセルの内容と、前記第２のマクロセル
   の内容とを比較し、前記第１のマクロセルの内容が、前
   記第２のマクロセルの内容に対して前記予め定める条件
   を満たさないことを検出して、前記第１のマクロセルの
   内容と、前記第２のマクロセルの内容とを交換するため
   の交換手段とを含む、プロセッサ回路。
2. 【請求項２】 前記所定の関係は、前記第１のマクロセ
   ルのアドレスの２倍に等しいこと、または前記第１のマ
   クロセルのアドレスの２倍に１加算した数と等しいこ
   と、のいずれか一方を満たすこと、である、請求項１に
   記載のプロセッサ回路。
3. 【請求項３】 前記予め定める条件は、他方のマクロセ
   ルより大きな値を記憶していること、である、請求項２
   に記載のプロセッサ回路。
4. 【請求項４】 ある動作サイクルにおいて前記第１の選
   択手段に与えられたアドレス信号が、直後の動作サイク
   ルにおいて前記第１の選択手段に与えられるアドレス信
   号に対して前記所定の関係を満たすことを検出して、前
   記直後の動作サイクルの動作を禁止する信号を発生する
   ための手段をさらに含む、請求項１に記載のプロセッサ
   回路。
5. 【請求項５】 動作モード設定信号の第１の値に応答し
   て、前記第２の選択手段を可能化し、前記動作モード設
   定信号の第２の値に応答して、前記第２の選択手段を不
   能化するとともに、前記メモリセルアレイの先頭アドレ
   スのマクロセルを前記第２のマクロセルとして選択する
   ための第４の選択手段を含む、請求項１に記載のプロセ
   ッサ回路。
6. 【請求項６】 前記メモリセルアレイの先頭アドレスの
   マクロセルの内容を読出すための手段をさらに含む、請
   求項５に記載のプロセッサ回路。
7. 【請求項７】 前記第１の選択手段は、前記第２の選択
   手段により選択された前記２つのマクロセルの内容を比
   較し、ソートモード設定信号に基づいて、予め定められ
   る第１の条件と、前記第１の条件の否定の第２の条件と
   のいずれか一方を選択し、選択された条件を満たすマク
   ロセルを前記第２のマクロセルとして選択するための手
   段を含み、 前記交換手段は、前記第１のマクロセルの内容と、前記
   第２のマクロセルの内容とを比較し、前記ソートモード
   設定信号に基づいて、前記第１の条件と、前記第２の条
   件とのいずれか一方を選択し、前記第１のマクロセルの
   内容が、前記第２のマクロセルの内容に対して、選択さ
   れた前記条件を満たさないことを検出して、前記第１の
   マクロセルの内容と、前記第２のマクロセルの内容とを
   交換するための手段を含む、請求項６に記載のプロセッ
   サ回路。
8. 【請求項８】 前記メモリセルアレイの先頭アドレスの
   マクロセルの内容を読出すための手段をさらに含む、請
   求項７に記載のプロセッサ回路。
9. 【請求項９】 前記第１のマクロセルの内容と、前記第
   ２のマクロセルの内容との交換が、前記交換手段によっ
   て行なわれたか否かを検出して交換検出信号を発生する
   ための手段と、 前記交換検出信号の値に依存して、前記動作モード設定
   信号を前記第１または第２の値に選択的に設定するため
   の動作モード設定手段とをさらに含む、請求項５に記載
   のプロセッサ回路。
10. 【請求項１０】 前記第２のマクロセルのアドレスを検
    出し、被選択アドレス信号を出力するための手段と、 前記交換検出信号が前記交換の発生を検出したことを示
    す値となったことに応答して、前記被選択アドレス信号
    により特定されるアドレスを前記第１の選択手段に与え
    るためのアドレス選択手段をさらに含む、請求項９に記
    載のプロセッサ回路。
11. 【請求項１１】 前記アドレス選択手段は、 外部から与えられる初期データを格納して出力するため
    の記憶手段と、 前記交換が発生しなかったことを示す値から、前記交換
    が発生したことを示す値に前記交換検出信号が変化した
    ことに応答して、前記記憶手段に格納されたデータを予
    め定める値だけ減ずるための減算手段と、 前記交換検出信号の値に基づいて、前記被アドレス信号
    または前記減算手段の出力を選択的に前記第１の選択手
    段に与えるための手段とを含む、請求項１０に記載のプ
    ロセッサ回路。
12. 【請求項１２】 複数のマクロセルを含むメモリセルア
    レイと、 第１のアドレスイネーブル信号により能動化され、第１
    のアドレス信号に応答して、前記メモリセルアレイの任
    意の第１のマクロセルを選択するための第１の選択手段
    と、 第２のアドレスイネーブル信号により能動化され、前記
    第１のアドレス信号と関連する第２のアドレス信号に応
    答して、前記第１のアドレス信号と所定の関係を有する
    ２つのアドレスの、２つのマクロセルを選択するための
    第２の選択手段と、 前記第２の選択手段により選択された前記２つのマクロ
    セルの内容を比較し、 予め定める条件を満たす第２のマクロセルを前記２つの
    マクロセルのうちから選択するための第３の選択手段
    と、 前記複数のマクロセルおよび外部回路と接続可能であ
    り、前記第１の選択手段により選択されたアドレスのマ
    クロセルに選択的に接続される第１のデータ線と、 前記複数のマクロセルおよび外部回路と接続可能であ
    り、前記第３の選択手段により選択されたアドレスのマ
    クロセルに選択的に接続される第２のデータ線とを含
    む、プロセッサ回路。
13. 【請求項１３】 前記所定の関係は、前記第１のマクロ
    セルのアドレスの２倍に等しいこと、または前記第１の
    マクロセルのアドレスの２倍に１加算した数と等しいこ
    と、のいずれか一方を満たすこと、である、請求項１２
    に記載のプロセッサ回路。
14. 【請求項１４】 前記予め定める条件は、他方のマクロ
    セルより大きな値を記憶していることである、請求項１
    ３に記載のプロセッサ回路。