JPH01150931A - データ並べ替え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータの並べ替え回路、特に時々刻々と入力さ
れるデータを小規模なハードウェアにより実時間で並べ
替えを行なう回路に関するものである。

［従来の技術］ 従来多（のデータをある一定の順序に並び替えるソータ
は、並べ替える必要のある全データを並列に一括して処
理するもので、−船釣にはバイトニック（双単調）ソー
タと呼ばれている。

バイトニックソータは一方が上昇順で他方が下降順の２
つの単調な数列をつないで１つの単調な数列を得るのに
効率良く実行する手法である。

いまｎ−２Ｎ個のランダムに並んだ数列を単調にするた
めには、次の様な手順で行なう。先ず２個の数をそれぞ
れのグループとしてまとめ、この２個の数値間ではいず
れも昇順あるいは降順に並べかえた数を出力するように
する。するとｎ／２個の出力の数が得られる。このｎ７
２個の数を２個づつまとめて新たな０１個の組を作る。

この各組の入力は前段で昇順又は降順に整列された数が
入力される。この入力がパイトニックである。こうして
得られたｎハ組の昇順又は降順の出力をさらに２個づつ
まとめてｎ７８個の組を作るという手順を繰返すことに
よって最終的に２組の数列が得られる。これがパイトニ
ックであり、これをマージして一つの単調な数列を得る
ことができる。

バイトニックソータとしてはバチャー（Ｂａｔｃｈｅｒ
１９６８）のソータ網が有名であり、例えば１９８６年
１月共立出井守行のｂｉｔ別冊「並列ソート算法の分類
」第９６頁に詳細が記載されている。

入力数ｎに対してはｌｏｇ２ｎ個のステージで大小比較
と交換を必要とするからｎが大きくなると急激にハード
ウェアは大規模となっている。

［発明が解決しようとする問題点］ しかしながら従来のバイトニックソータは対象とする全
データに対して並列に演算を行なうので、データ数が多
くなると入出力端子数が増大し、またハードウェアが大
規模となり、実用的な機器になりにくいという問題点が
あった。

本発明は以上述べた入出力端子数の増大とハードウェア
の大規模化を抑圧した実用的な機器となりうるデータ並
べ替え回路を提供することを目的とする。

［問題点を解決するための手段］ この発明はまず時間ソータを設けて、１フレーム内の各
データのヘッダ部のデータと各データの先頭位置がフレ
ーム内の絶対時刻で示されるタイムスロットデータとを
記憶し、この記憶されたデータをそのヘッダ部のデータ
により昇順もしくは降順に並べ替えて１データづつ出力
するようにする。

また別にデータ記憶部を設けて１フレーム内の各データ
のデータ部とヘッダ部の所要データを前記タイムスロッ
トデータをデータ書込番地として記憶し、前記時間ソー
タが読出したデータに含まれる前記タイムスロットデー
タをデータ読出し番地として１データづつ出力するよう
にする。

そして前記データ記憶部から出力されるデータと必要の
場合前記時間ソータからの出力されるデータを付加し、
入力時のデータ形式にデータを再現して出力する手段を
設けたものである。

［作　用］ この発明は入力データを２つに分け、１つはヘッダ部に
タイムスロットデータを付加したデータとし、他の１つ
はデータ部に必要データを付加したデータとして、前者
は時間ソータに記憶し、このデータを昇順もしくは降順
に整列された順番にして出力し、後者はデータ記憶部に
記憶し、前者のデータが読出されて出力する毎に対応す
る後者のデータを読出して入力信号と同形式の信号を再
現するという手段を設けたことにより、対象とする入力
データはフレームの長さが一定であれば、フレームに含
まれるデータは固定長データでも可変長データでもいず
れの場合にも入力データをそのヘッダ部のデータを基準
にして昇順もしくは降順に並べ替えることができる。

［実施例コ 第１図はこの発明の実施例を示すブロック図であり、１
はタイムスロットを計数するＴＳカウンタ、２は時間ソ
ータ、３は時間スイッチ、４は時間スイッチ２の読出し
アドレスを与えるためのアドレス信号発生器であり、ア
ドレス信号発生器４は計数部と計数制御部より構成され
ている。

時間ソータ２の詳細は第５図のブロック図に示される構
造となっている。第５図において１０は入力バッファ、
１１は中間バッファ、１２はソータ、１３は直交シフト
レジスタ、１４は出力選択回路、１５は出力バッファで
ある。

時間ソータ２に入力するデータは１フレーム内に５個の
固定長データが多重化されて存在し、各多重化されたデ
ータはヘッダ部とデータ部を有する。当然ヘッダ部及び
データ部の長さはすべてのデータにつき一定である。直
交シフトレジスタ１３は行数ｎ列数ｍの積ｍｎ個のデー
タ記憶容量を２面分有し、−面の記憶部へのデータの書
込みと同時に多面の記憶部からのデータの読出しが可能
となっている。また直交シフトレジスタ１３の一面の記
憶部ｆｆｉｍｎは１フレーム内のデータ数Ｓに等しいか
、もしくはこれ以上を有するものである。直交シフトレ
ジスタ１３の記憶容量がデータ数Ｓより大きいため、１
フレーム内のデータをすべて直交シフトレジスタに書込
んでも、内部に空白部が生じるときは、この空白部に無
効データを記憶して有効データとの識別を行なう。

第５図に示した時間ソータ２の動作を説明すると、先ず
入力データはクロック１の信号に同期して入力バッファ
ｌＯに逐次シフトインされる。そして直交シフトレジス
タ１３の１列分に等しいｎ個のデータが入力バッファＩ
Ｏに蓄積されると、この人力バッファ１０の内容はクロ
ック信号２によって中間バッファ１１に並列的に移され
る。そして入力バッファｌＯは次の新しいデータを入力
するために、ある一定値にプリセットされる。この人力
バッファｌＯのプリセットは入力されるべきデータ数が
ｎ個に足らない場合に無効データをあらかじめプリセッ
トしておき、有効データが存在しないことを識別するた
め行なうものである。同様にフレームの第１回目のデー
タが中間バッファ１１に入った時に直交シフトレジスタ
１３も無効データをプリセットして新規のデータを受は
入れる準備をする。中間バッファ１１の機能は入力バッ
ファｌＯが次のｎ個のデータをクロック２の信号により
シフトインするまでの間、現在のデータを保持して、こ
れをソータ１２に供給することである。ソータ１２は例
えば通常のバイトニックソータにより構成され、中間バ
ッファ１１より供給されるｎ個のデータを、各データに
含まれるヘッダ部の情報により昇順もしくは降順に並べ
替え整列したデータとする。そしてこの整列したデータ
を直交シフトレジスタ１３の最左端の列に１列分のデー
タとしてシフトインする。

直交シフトレジスタ１３へのデータの書込みはこのソー
タ１２からの１列分のデータをシフトインすることによ
り行われる。直交シフトレジスタ１３の最左端からシフ
トインされた１列分のデータは右側に順次シフトされ、
列数と等しいｍ回のシフトインによりデータの書き込み
は完了する。

直交シフトレジスタ１３からデータの読み出しは、選択
された列データの縁から１データをシフトアウトする方
法により行われる。書込みが完了した直交シフトレジス
タ１３の各列データは既に各列内において昇順もしくは
降順に整列されている。いま昇順の場合を考えると各列
の最下段の行には各列の最小値のデータが集まっている
ことになる。

出力選択回路１４はこの最下段の行にある各列のデータ
を比較し、その内の最小値のデータを選択する。そして
データが選択されなかった各列にはシフトサプレス信号
を返送する。データを選択された列、即ちシフトサプレ
ス信号の返送されなかった列は１デ一タ分下方に列シフ
トし、選択された最小値のデータを採り出し、このデー
タを出力バッファ１５に入力する。また直交シフトレジ
スタ１３が選択された列を１デ一タ分下方に列シフトす
るときに、該５列の上方から１デ一タ分の無効データを
同時にシフトインするようにする。出力バッファ１５は
１データもしくはそれ以上の記憶容量をもつシフトレジ
スタであり、この出力バッファ１５に少なくとも１デ一
タ分の空きがある時に、出力選択回路１４は直交シフト
レジスタ１３から列シフトにより所望のデータを採り出
して、これを出力バッファ１５に出力する。もしも出力
バッファ１５に１デ一タ分の空きがなければ、シフトサ
プレス信号を出力選択回路１４に返送し、出力選択回路
１４は直交シフトレジスタ１３の全部の列にシフトサプ
レス信号を返送して列シフトを一時的に停止させる。

出力バッファ１５に空きが生じた時に前記シフトサプレ
ス信号が停止されるので、直交シフトレジスタ１３の列
シフトは再開される。出力バッファ１５は内部に有効デ
ータを含むときは外部から供給される別のクロック３に
より記憶しているデータを外部へ出力する。

第１図の時間ソータ２は１フレ一ム分のデータの書き込
みに１フレ一ム分のデータ周期を要し、また１フレ一ム
分のデータ読み出しに同じく１フレ一ム分のデータ周期
を要する。従って時間ソータ２としては１フレ一ム分の
整列されていない固定長データを入力すると、１フレ一
ム分のデータ周期だけ遅れて、入力データのヘッダ部の
情報により昇順もしくは降順に整列されたデータを順次
出力することになる。

第１図において入力データとしては２つの形式が考えら
れる。これはフレーム内に固定長のデータがＳ個存在す
る場合とフレーム内に可変長のデータかに個存在する場
合である。いずれの場合にも第５図の直交シフトレジス
タ１３の片面の記憶容量は当然上記データ数に等しいか
、またはこれ以上の数を有する必要がある。

第２図は固定長データによるフレームフォーマット説明
図であり、１フレーム内に０番からｓ−１番までのデー
タがＳ個存在する。またヘッダ部Ｈとデータ部りの長さ
ＨｐとＤｆｉは一定値であり、１データに要するタイム
スロット番号の増加分も一定なので、最初からこのタイ
ムスロットＴＳの番号を計数することにより各データの
位置（先頭位置、ヘッダ部位置、データ部位置、終了位
置）をすべて知ることができる。

第３図は可変長データによるフレームフォーマット説明
図であり、１フレーム内に０番からに一１番までのデー
タかに個存在する。この場合第３図の斜線で示すよ・う
にデータ間の境界を表すヘッダ用デリミタをヘッダ部に
付加するか、ヘッダ部に語数ＷＣを表示して、各データ
の終了位置が分るようにする必要がある。また第３図の
場合ヘッダ部の長さＨＩｌは常に一定であるがデータ部
の長さ旧はそれぞれ異なっている。この可変長データと
固定長データの両方を処理するために次の新しいデータ
を第４図に示すように作成する。

第４図はヘッダ部とタイムスロット部を有するデータフ
ォーマットの説明図であり、入力データからヘッダ部の
データＨを採り出すと同時に、ヘッダ部の先頭のタイム
スロット番号（即ち新規データの先頭位置を示すタイム
スロット番号）をＴＳ部のデータＴＳとして後半に付加
している。タイムスロット番号は１フレーム内は連続し
た０〜２Ｎ−１の数である。またＴＳ部の長さＴＳＮは
Ｎに等しく一定にしている。従ってヘッダ部の長さＨＮ
とタイムスロット部の長さＴＳｊ）との和Ｈｊ）＋ＴＳ
ｆＩも一定長である。またデータ部の長さｄｉはタイム
スロット部Ｔｌに比してはるかに大きいので、一般にＨ
Ｎ　＋ｄ１＞ｍｌ　＋ＴＳｊ）の関係が成立する。ＴＳ
カウンタ１には外部よりフレーム信号とクロック信号と
が供給されるので、このフレーム信号の立上りによりカ
ウンタ値を０に一 して、以後はクロック信号により２　１までの計数を行
なう。この計数値は時間ソータ２及び時間スイッチ３に
供給される。時間ソータ２は前述したように１フレ一ム
分の整列されていない固定長データを入力すると、１フ
レ一ム分のデータ周期だけ遅延して、昇順もしくは降順
に整列された出力データを得るものである。この時間ソ
ータ２へは第４図で示されるデータのヘッダ部とタイム
スロット部とより構成されるデータが１フレ一ム分、そ
の記憶部の片面に入力され記憶される。この時間ソータ
２は次の１フレ一ム分のデータ周期内に、前の周期に記
憶したデータをこのデータのヘッダ部の情報により昇順
もしくは降順に整列されたデータとして順次出力する。

この出力データには当然ヘッダ部とタイムスロット部の
データが含まれており、このタイムスロット部のデータ
はアドレス信号発生器４に供給される。この時間ソータ
２の記憶部の片面には１フレーム内のデータのヘッダ部
とタイムスロット部のデータがすべて記憶される必要が
ある。従って時間ソータ２の片面の記憶容量をＸ語、１
語はｙビットとすると、ｙ−ＨＩｌ　＋’ｒＳｆＩビッ
トのデータが、固定長データの場合はＸ−Ｓ語、可変長
データの場合はｘ−に語必要となる。このｋの値は１フ
レーム内に最大何個のデータが含まれる可能性があるか
を一定の危険率を考慮して設定される。

時間スイッチ３は１フレーム内のヘッダ部及びデータ部
より構成されるデータをすべて記憶する記憶回路を２面
分有する。時間スイッチ３への入力データは、ＴＳカウ
ンタ１から出力されるデータをその記憶回路の書込アド
レスとして、新しいフレームデータが入力される毎に０
番地から２Ｎ−１番地まで順次書込まれる。この書込ま
れたデータは次のフレームデータが時間スイッチ２の記
憶回路の他方の面に書込まれている時に書込まれた面か
ら読出される。このデータの読出しは次のように行われ
る。時間ソータ２はデータの整列後１データづつ出力す
るが、この新規データが出力される度に、データに含ま
れるタイムスロット部のデータＴＳを読出してこれをア
ドレス信号発生器４に入力する。アドレス信号発生器４
は内蔵する計数部にこのタイムスロットデータＴＳをセ
ットし、このセットされたタイムスロットデータ値を時
間スイッチ３の記憶回路に読出し先頭番地として供給す
る。

そこで時間スイッチ３からデータの読出しが開始される
。いま１フレーム内のデータにデータの順番を示す０番
、１番、２番・・・とデータの番号を考えるとこのよう
にして時間スイッチ３から読出されるデータの番号は、
時間ソータ２がデータの整列後１個づつ出力するデータ
の番号と一致している。それは時間ソータ２が出力する
データの先頭位置を示すタイムスロットデータは、この
１フレーム内のデータの順番を示すデータの番号に１対
１に対応しており、このデータの番号に対応したタイム
スロットデータを時間スイッチ３の読出し先頭番地とし
てデータを読出しているからである。即ち時間スイッチ
３と時間ソータ２は本来同一のデータについての情報を
読出していることになる。アドレス信号発生器４にはク
ロック信号が入力され、この信号が内蔵する計数部へカ
ウントアツプ信号として供給されているので、計数値の
増加と共に時間スイッチ３に供給される読出しアドレス
も増加し、この読出しアドレスの増加につれて、データ
は逐次読出される。

１個分のデータの読出し終了動作は次のようにして行わ
れる。固定長データの場合は１データの読出しに必要な
タイムスロットデータの増加分は既知である。そこでア
ドレス信号発生器４は読出し先頭番地にこのタイムスロ
ットデータの増加分を加算し読出終了番地をあらかじめ
設定しておき、内蔵する計数部の値がこの読出終了番地
と一致した時に以後の計数部のカウントアツプを停止す
る。

従って読出しアドレスの増加も停止されデータの読出し
動作も終了する。可変長データの場合は第３図に示すヘ
ッダ用デリミタがデータとデータの区切を示す情報とな
っている。そこで時間スイッチ２は、アドレス信号発生
器４から入力されたデータ読出し先頭番地から逐次デー
タを読み出し次のヘッダ用デリミタ信号を検出すると、
直ちにこの信号をアドレス信号発生器４に供給する。ア
ドレス信号発生器４は内蔵する計数部にカウント停止信
号を入力し以後の計数部のカウントアツプを停止する。

以後の動作は固定長データの場合と同様である。

第６図は可変長データフォーマットの他の例の説明図で
あり、同図においてはヘッダ用デリミタが無い代りに、
ヘッダ部に後続するデータの語数を示すデータｗｅを含
んでいる。従ってこのデータｗｅを読出すと、データ部
の語数が判ることになる。このデータＷＣは実際のデー
タ部のデータ量そのものでなく、データ部のデータ量を
示す指標値でよい。例えば実際のデータ量をバイト単位
やｎバイト単位で設定すると、データ量はｗｃＸＮ　（
但しＮは８又は８×ｎ）となる。この第６図のデータｗ
ｃを含む可変長データの場合の１個分のデータの読出し
終了動作は次のようになる。即ちアドレス信号発生器４
は時間ソータ２がＴＳ部のデータとして読出した読出し
先頭番地に、さらに読出したデータｗｅから求めたデー
タ部のデータ量を示すｗ　ｃ　Ｘ　Ｎを加算して読出し
終了番地をあらかじめ設定しておき、内蔵する計数部の
値かこの読出し終了番地と一致した時に以後の計数部の
カウントアツプを停止する。以後の動作は固定長データ
の場合と同様である。

また最終的に出力されるデータ形式はデータが入力され
た形式と同一にする必要がある。従って時間スイッチ３
から出力されたデータに必要の場合時間ソータ２から出
力されたデータを付加して、入力信号と同形式の信号を
再現して出力するようにする。データ部のデータ量の指
標値ｗｃを記憶する方法は種々考えられる。ＷＣのデー
タはヘッダ部に含まれているので、時間ソータ２ヘヘツ
ダ部のデータの一部としてＴＳ部と共に記憶してもよい
。また時間スイッチ３に全データを記憶するときに、こ
こに含ませてもよい。いずれにしろいずれか一方に記憶
され、読出されたデータが読出終了番地を算出するアド
レス信号発生器４に供給されるようにすればよい。この
ため時間スイッチ３に書込むデータからヘッダ部分を除
去したり、時間ソータ２に書込むデータのヘッダ部から
ＷＣ部分を除去して記憶容量を節約する種々の方式も考
えられる。従って時間ソータ２と時間スイッチ３の記憶
容量は採用される方式に適合させて適宜設計すればよい
。また最近時間スイッチ３とＴＳカウンタ１を内蔵した
専用素子が市販されているのでこの市販品により本発明
の回路を構成してもよい。

このようにして本発明によれば固定長のフレーム内に多
重化されたデータが固定長でも可変長でも、いずれの場
合にも１フレーム内のデータを昇順又は降順に並べ替え
ることができる。

［発明の効果］ この発明は以上説明した通り入力データを２つに分け、
１つはヘッダ部にタイムスロットデータを付加したデー
タとし、他の１つはデータ部に必要データを付加したデ
ータとして、前者は時間ソータに記憶し、このデータを
昇順もしくは降順に整列された順番にして出力し、後者
はデータ記憶部に記憶し、前者のデータが読出されて出
力する毎に対応する後者のデータを読出して入力信号と
同形式の信号を再現するという手段を設けたことにより
、対象とする入力データはフレームの長さが一定であれ
ば、フレームに含まれるデータは固定長データでも可変
長データでもいずれの場合にも入力データをそのヘッダ
部のデータを基準にして昇順もしくは降順に並べ替える
ことができる。

従って本発明は広範囲なデータ通信に適用が可能である
。

さらにこの発明においては、対象とする全データを並列
に処理するのではなく、直交シフトレジスタの１列分の
データの如く、小数のデータにより構成されるグループ
に分け、このグループ内でデータをあらかじめ昇順もし
くは降順に整列し、次にこの整列されたデータを相互に
比較選択するという２段階の演算処理により全データの
並べ替えを可能としたので、従来装置に比較し少い端子
数と小規模な回路でデータ並べ替え回路を実現すること
ができ、回路のＬＳＩ化も可能となり装置の小形化と経
済性に貢献できる。

【図面の簡単な説明】

第１図は本発明に係るデータ並べ替え回路のブロック図
、第２図は固定長データによるフレームフォーマット説
明図、第３図は可変長データによるフレームフォーマッ
ト説明図、第４図はヘッダ部とタイムスロット部を有す
るデータフォーマット説明図、第５図は本発明に係る時
間ソータのブロック図、第６図は可変データフォーマッ
トの他の例の説明図である。 同図において１はＴＳカウンタ、２は時間ソータ、３は
時間スイッチ、４はアドレス信号発生器、■は入力バッ
ファ、ｌｌは中間バッファ、１２はソータ、１３は直交
シフトレジスタ、１４は出力選択回路、１５は出力バッ
ファである。

Claims (2)

【特許請求の範囲】
1. （１）固定長フレーム内に多重化され一定形式のヘッダ
   部を有するデータを入力し、前記ヘッダ部のデータによ
   って、昇順あるいは降順に並べ替えて出力する装置にお
   いて、 １フレーム内の各データのヘッダ部のデータと各データ
   の先頭位置がフレーム内の絶対時刻で示されるタイムス
   ロットデータとを記憶し、この記憶されたデータをその
   ヘッダ部のデータにより昇順もしくは降順に並べ替えて
   １データづつ出力する時間ソータと、 １フレーム内の各データのヘッダ部の必要データとデー
   タ部のデータとを、フレーム内の絶対時刻で示されるタ
   イムスロットデータをデータ書込番地として記憶し、前
   記時間ソータが読出したデータに含まれる前記タイムス
   ロットデータをデータ読出し番地として、記憶されたデ
   ータを１データづつ出力するデータ記憶部と、 前記データ記憶部から出力されるデータに、必要の場合
   前記時間ソータからの出力を付加し、入力時のデータ形
   式に再現して、データを出力するデータ出力部とを備え
   たことを特徴とするデータ並べ替え回路。
2. （２）前記時間ソータからのデータ出力のタイミングを
   前記データ出力部の制御信号により制御し得るようにし
   たことを特徴とする特許請求の範囲第１項記載のデータ
   並べ替え回路。