JPH07302187A - データソーティング方法及びソーティング装置 - Google Patents

Abstract

(57)【要約】 【目的】 少ないメモリ構成の高速なデータソーティン
グ方法を提供する。 【構成】 被ソートデータの最下位ビットを注目ビット
とし、最下位ビットの値に応じて最下位ビットの値が論
理“０”を示すデータの場合には第一のメモリの最先順
位が高い方から順番に書き込み、論理“１”を示すデー
タの場合には第二のメモリの最先順位が低い方から順番
に書き込む第１の処理と、被ソートデータの最下位ビッ
トから最上位ビットまで、順次注目するビットの位置を
移動させ、注目するビットが論理“０”のデータを優先
順位が高いものから順に読み出し、その後論理“１”の
データを優先順位が低いものから順に読み出し、読み出
したデータの注目するビットの値が論理“０”を示すデ
ータの場合には他方のメモリの最先順位が高い方から順
番に書き込み、論理“１”を示すデータの場合には他方
のメモリの最先順位が低い方から順番に書き込む第２の
処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のデータをその大
きさ順に並び替えるソーティング処理を行うソーティン
グ装置に関する。

【０００２】

【従来の技術】従来のソーティングシステムではデータ
の比較の為のコンパレータを有し、１個の被ソーティン
グデータのソーティングを行う為には既にソーティング
された残りのデータから一つずつデータを読み出しコン
パレータで被ソーティングデータとの大きさの比較を順
次行い、自己より大きいまたは小さいデータと一致する
場合にその位置をその被ソーティングデータの位置と
し、以下の未比較データを一つずつ順次シフトして最終
的なソートデータとしていた。また処理を高速化するた
めに、ソートするデータを２つに分割して被ソーティン
グデータが分割されたどちらのグループに属するかを求
めて、比較の回数を減らしたヒープソートやクイックソ
ートなどの方法が実用化されている。

【０００３】

【発明が解決しようとする課題】従来のソート装置で
は、処理を高速化するためには多大なメモリを用いて比
較回数データのシフトを省略するしくみとなっていた。
従来は、上記のような構成となっていた為、ソーティン
グに多大な時間がかかるか、もしくは時間短縮の為には
多大なメモリを必要とすると言う問題があった。そこ
で、この発明は、少ないメモリ構成で高速なソーティン
グを行うことができるソーティング方法およびソーティ
ング装置を提供することを目的とする。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に本発明のデータソーティング方法は、ソートすべきデ
ータを、該データの数に相当する数の記憶エリアを各々
が含む第１のメモリと第２のメモリとを用いて並び替え
るデータソーティング方法であって、前記記憶エリアの
各々はアドレスを有しており、該データの各々の最下位
ビットを特定ビットとして、該特定ビットの値が理論
“０”を示す場合には該アドレスの第１の順序で、ま
た、該特定ビットの該値が論理“１”を示す場合には該
第１の順序と反対の該アドレスの第２の順序で、該デー
タの各々を前記第１と第２のメモリの所定の一方に書き
込むステップと、該特定ビットの位置を該データの第２
の下位ビットから最上位ビットまで順次移動させなが
ら、該データが直前に書き込まれた前記第１と第２のメ
モリの一方から、該アドレスの該第１の順序で記憶され
た該データの各々を該アドレスの該第１の順序で読み出
すとともに、該特定ビットの値が論理“０”を示す場合
には該アドレスの該第１の順序で、また、該特定ビット
の該値が論理“１”を示す場合には該アドレスの該第２
の順序で、該読み出されたデータを前記第１と第２のメ
モリの他方に書き込み、次に、前記第１と第２のメモリ
の前記一方から、該アドレスの該第２の順序で記憶され
た該データの各々を該アドレスの該第２の順序で読み出
すとともに、該特定ビットの値が論理“０”を示す場合
には該アドレスの該第１の順序で、また、該特定ビット
の該値が論理“１”を示す場合には該アドレスの該第２
の順序で、該読み出されたデータを前記第１と第２のメ
モリの他方に書き込むことを繰り返すステップと、該デ
ータが直前に書き込まれた前記第１と第２のメモリの一
方から、該アドレスの該第１の順序で記憶された該デー
タの各々を該アドレスの該第１の順序で読み出し、次
に、該アドレスの該第２の順序で記憶された該データの
各々を該アドレスの該第２の順序で読み出すステップ
と、を具備することを特徴ものである。

【０００５】

【作用】本発明は上記課題を解決するために、いわゆる
ラディックスソートの考え方をｂｉｔ単位に適用し、コ
ンパレータを必要なくすると共に、１回のメモリアクセ
スでソーティングアドレスを決定し他のソーティング用
メモリへの書き込みを終了するようにしたものである。
メモリの大きさは（ソーティングするデータのビット数
＋ソーティングするデータの個数を表現するビット数）
×ソーティングするデータの個数×２個の大きさで構成
する事ができるので従来のような多大なメモリ容量を必
要とする事がない。尚、ラディックスソートについて
は、技術評論社より出版されている奥村晴彦著の「Ｃ言
語による最新アルゴリズム辞典」に詳細が記載されてい
る。

【０００６】以下、図面を用いて本発明の原理を説明す
る。図１に示すメモリ１には初期状態でランダムなソー
トすべきデータ（以下、ソートデータとも称する。）２
と順にならんだアドレス３とが対になって記憶されてい
る。このアドレス３は２５６ビット等の長いビット長を
持つデータのソートを行う場合は注目するビットだけを
取り出し元のデータとはその個数に応じた引数としての
アドレスを付加し、ソート後にこのアドレスをもとに元
のデータを読み出し全体がソートされた様にするために
用いられるものであり、一括して書き換えができるよう
な数ビットの被ソートデータのソートの場合には無くて
も問題はない。

【０００７】このソートデータの最下位ビットの値が論
理“０”か論理“１”かによりメモリ２への書き込み位
置を変える。ソートデータの最下位ビットの値が論理
“０”ならばメモリ２の上から、論理“１”ならば下か
ら順にデータをつめてゆく、この作業をメモリ１の上か
ら下のデータ順に繰り返し、１ｂｉｔ目のソートを終了
する（図１（Ａ）参照）。

【０００８】次に図１（Ｂ）に示すようにして最下位か
ら２ビット目のデータについてソートを行う。この場合
メモリ２からデータを読み出してメモリ１に書き込む。
このときメモリ２の最下位ビットは先のソートでメモリ
２の途中から上が論理“０”下が論理“１”の領域に成
っている。この論理“０”の領域と論理“１”の領域で
はデータの読み出し順序が逆になる。“０”領域は昇
順、すなわち図１のメモリ２の上から順番にデータを読
み出し、２ビット目のデータが論理“０”か論理“１”
かに応じて論理“０”の場合はメモリ１の上から、論理
“１”ならば下から順にデータをつめてゆく。

【０００９】“１”領域は降順、すなわち図１のメモリ
２の下から順番にデータを読み出し、２ビット目のデー
タが論理“０”か論理“１”かに応じて論理“０”の場
合はメモリ１の上から、論理“１”ならば下から順にデ
ータをつめてゆく。

【００１０】このように下位ビットから順にメモリ１か
らメモリ２へ、メモリ２からメモリ１へと交互にデータ
を書き換えていく事によって上記の処理をソートデータ
の最上位ｂｉｔに至るまで繰り返し（図１（Ｃ）参
照）、その最終時にＷｒｉｔｅ側となっているメモリの
内容が、最終のソート順となる。すなわち、最終時にＷ
ｒｉｔｅ側となっているメモリの最上位ｂｉｔのデータ
は図１のメモリ１の上側の途中からが論理“０”の領域
下側の途中からが論理“１”の領域となる。尚、図１
（Ｃ）ではメモリ１が最終時にＷｒｉｔｅ側となってい
るメモリとしたがビット構成によってはメモリ２が最終
時にＷｒｉｔｅ側となっているメモリとなることもある
事は言うまでもない。

【００１１】

【実施例】以下本発明の実施例を図面を用いて説明す
る。今４ビットのプライオリティデータを８個ソーティ
ングする例を用いて本発明の実施例を説明する。プライ
オリティデータとはスプライト描画のときの表示順序を
示すデータであり、プライオリティが高いと画面の最表
面に表示されることになる。また本実施例は、３Ｄ（３
次元）画像におけるＺ軸方向のソートにも適用できる。
まず本実施例の理解を助けるために、ソート方法の概念
を図２に示す４ビットのプライオリティデータを８個ソ
ーティングする例を用いて説明する。

【００１２】図２に示すように、左上のメモリＲＡＭ１
はソーティング前のプライオリティデータがアドレス
（０〜７）とともに並んでいる（図２（Ａ））。これ
を、プライオリティデータの最下位１ビットが“０”、
“１”により“１”なら下側（即ちＲＡＭ２の下位アド
レス側から）から、“０”なら上側（即ちＲＡＭ２の上
位アドレス側から）からつめて右上のＲＡＭ２（図２
（Ｂ））にライトする。次に、いまライトしたＲＡＭ２
の上側から順番に最下位１ビットが“０”の場合はアド
レスをインクリメントし、“１”の場合はアドレスを下
側からデクリメントしてＲＡＭ２からデータをリード
し、リードしたプライオリティデータの最下位から２ビ
ット目のデータが“０”か“１”により“１”なら下側
から、“０”なら上側からつめて図２の左側中央のＲＡ
Ｍ１にライトする（図２（Ｃ））。以下同様に繰り返
し、プライオリティデータの最上位ビットの“０”、
“１”によるリードが終了した時点（図２（Ｅ））で、
いまライトしたＲＡＭ１から上側から順番に最下位１ビ
ットが“０”のアドレスはインクリメント、“１”のア
ドレスは下側からデクリメントしてデータをリードしソ
ートが完了する（図２（Ｆ））。

【００１３】図２（Ａ），（Ｆ）はメモリに記憶された
データとして記載したが、実際にはシリアルデータとし
て、ソーティング回路に取り込まれ、または出力される
バス上のデータととらえる事もできる。これをハードウ
ェアで実現した場合、最初の並べ替えをデータ入力、最
後の整列をデータ出力と考えると、処理に要する時間は
８×３＝２４ステップとなる。

【００１４】以下図３以降の図面を用いてソーティング
回路の回路構成および動作を説明する。図３はシリアル
に入力される１６ビットのプライオリティデータ２５６
個を、入力された順番とともにソート順に出力するソー
ティング回路である。図２では理解を容易にするために
４ビットデータのソーティングを例に説明されている
が、以下の説明では１６ビットのプライオリティデータ
をソーティングの対象としているので、以下の説明で図
２が引用されている部分は実際のデータを説明するので
はなく単にメモリの状態を表すと理解されるべきであ
る。

【００１５】このソーティング回路は、２つのメモリＲ
ＡＭ１（３１）、ＲＡＭ２（３２）と２５６進カウンタ
３３、アドレスコントローラ３４、３５、１６進カウン
タ３６および１６ビットから１ビットを選択するセレク
タ３７を備える。

【００１６】本実施例のメモリＲＡＭ１（３１）、ＲＡ
Ｍ２（３２）は、１アドレスにプライオリティデータ１
６ビットと最初に入力された順番を示す８ビットの合計
２４ビットのデータを持ち、入力されるデータ数である
２５６アドレスで構成される。このＲＡＭにそれぞれ、
リード／ライトのアドレスを制御するアドレスコントロ
ーラ（RWAC）３４、３５が接続されており一方のＲＡＭ
をリードしながら他方のＲＡＭをライトするしくみを実
現している。書き込み用ＲＡＭと読み出し用ＲＡＭの選
択は１６進カウンタ３６によって制御されている。１６
進カウンタ３６の出力の最下位ビットＬＳＢはアドレス
コントローラ２（３５）の書き込み／読み出し制御端子
Ｒ／ＷおよびＲＡＭ２（３２）のWrite enable端子に直
接供給されると共に、インバータで反転されてアドレス
コントローラ１（３４）の書き込み／読み出し制御端子
Ｒ／ＷおよびＲＡＭ１（３１）のWrite enable端子に供
給されている。１６進カウンタ３６は図２で説明したデ
ータの何ビット目をソートキーとして並び替えを行うか
を決定するカウンタである。リセットされた初期状態で
は１６進カウンタ３６の１６ビット全てがゼロであるの
で、１６進カウンタ３６の出力の最下位ビットＬＳＢも
ゼロとなり、初期状態ではアドレスコントローラ２（３
５）が書き込み制御状態、アドレスコントローラ１（３
４）が読み出し制御状態となる。またＲＡＭ２（３２）
が書き込み可能状態となる。

【００１７】システムリセットが解除され、データ入力
イネーブル端子/DIEがアサートされると２５６進カウン
タ３３が動作を始め初期値を０とする入力順序をカウン
トするとともにデータの取り込みを開始する（図２
（Ａ）から（Ｂ）に相当する）。この動作は図５のタイ
ミングチャートのＡ区間に対応する。ＲＡＭ２（３２）
が書き込み可能状態なので、２５６進カウンタ３３でカ
ウントされた入力順序データは、入ってくるデータとと
もにまずＲＡＭ２（３２）にストアされる。入力順序デ
ータはデータバスのゼロビットから７ビット［７：０］
によってＲＡＭ２（３２）に供給され、入力されたプラ
イオリティデータはデータバスの８ビットから２３ビッ
ト［２３：８］によってＲＡＭ２（３２）に供給され
る。アドレスコントローラ２（３５）は図４を用いて後
に詳述されるアップカウンタ４１（初期値として最下位
アドレスall zeroがセットされる。）ダウンカウンタ４
２（初期値として最上位アドレス“２５５”がセットさ
れる。）を用いて順次下記規則に従って書き込みアドレ
スを発生し、ＲＡＭ２（３２）のアドレス入力端子Ａ７
〜０に供給する。

【００１８】ビットセレクタ３７は１６進カウンタ３２
の出力を受けて、アドレスバス８ビットから２３ビット
［２３：８］で供給されるプライオリティデータの１ビ
ット目をビット出力ＢＩＴとしてアドレスコントローラ
２（３５）に供給する。アドレスコントローラ２（３
５）は取り込まれたデータの第１ビット目即ちＢＩＴが
“０”の場合はアップカウンタ４１をカウントアップ
し、ＲＡＭ２（３２）の書き込みアドレスとし、図２
（Ｂ）に示すようにＲＡＭ２（３２）の下位アドレス側
からデータを順次書き込んでいく。ＢＩＴが“１”の場
合はダウンカウンタ４２をカウントダウンし、ＲＡＭ２
（３２）の書き込みアドレスとし、図２（Ｂ）に示すよ
うにＲＡＭ２（３２）の上位アドレス側からデータを順
次書き込んでいく。このダウンカウンタ４２が選択され
た時のアップカウンタ４１の値が保持される。図６、図
５の区間Ａが上記動作を説明する部分である。

【００１９】２５６進カウンタ３３が２５６をカウント
し終えるとデータ入力端子３０に接続されたデータバス
上のゲートが閉じられるとともに、アップカウンタ４１
が２５６をカウントし終えることによって、書き込み終
了信号バーWREND が出力される。これで図２の（Ｂ）の
状態となる。

【００２０】次に書き込み終了信号バーWREND によって
１６進カウンタ３６がカウントアップされ、１６進カウ
ンタ３２の出力の最下位ビットＬＳＢもゼロから“１”
にかわる。従ってアドレスコントローラ１（３４）が書
き込み制御状態、アドレスコントローラ２（３５）が読
み出し制御状態となる。またＲＡＭ１（３１）が書き込
み可能状態、ＲＡＭ２（３２）が読み出し可能状態とな
る。

【００２１】アドレスコントローラ２（３５）は発生し
たアドレスと前回の書き込み時に記憶したアップカウン
タ４１の最終アドレスから１を引いたアドレスを随時比
較し、両アドレスが等しくなった時点でダウンカウンタ
４２を動作させ、読み出し順序を切り替えて最上位アド
レス“２５５”から順次減数する読み出しアドレスを出
力し、このアドレスに基づいてＲＡＭ２（３２）に記憶
されたデータを順次データバス上に出力する（図２の
（Ｂ）に示すＲＥＡＤ順参照）。

【００２２】ビットセレクタ３７は１６進カウンタ３６
の出力を受けて、アドレスバス８ビットから２３ビット
［２３：８］で供給されるプライオリティデータの２ビ
ット目をビット出力ＢＩＴとしてアドレスコントローラ
１（３４）に供給する。アドレスコントローラ１（３
４）は読み出されたデータの第２ビット目即ちＢＩＴが
“０”の場合はアップカウンタ４１をカウントアップ
し、ＲＡＭ１（３１）の書き込みアドレスとし、図２
（Ｃ）に示すようにＲＡＭ１（３１）の下位アドレス側
からデータを順次書き込んでいく。ＢＩＴが“１”の場
合はダウンカウンタ４２（初期値として最上位アドレス
“２５５”がセットされる。）をカウントダウンし、Ｒ
ＡＭ１（３１）の書き込みアドレスとし、図２（Ｃ）に
示すようにＲＡＭ１（３１）の上位アドレス側からデー
タを順次書き込んでいく（図６のＢ区間を参照）。

【００２３】全てのデータの書き込みが終わると、アド
レスコントローラ１（３４）はアップカウンタ４１の最
後の出力アドレスを記憶すると共に、書き込み終了信号
バーWREND を出力し１６進カウンタ３６をカウントアッ
プする。それによって１６進カウンタ３６の出力の最下
位ビットＬＳＢが“１”からゼロにかわる。従ってアド
レスコントローラ２（３５）が書き込み制御状態、アド
レスコントローラ１（３４）が読み出し制御状態とな
る。またＲＡＭ２（３２）が書き込み可能状態、ＲＡＭ
１（３１）が読み出し可能状態となる。

【００２４】アドレスコントローラ１（３４）は発生し
たアドレスと前回の書き込み時に記憶したアップカウン
タ４１の最終アドレスから１を引いたアドレスを随時比
較し、両アドレスが等しくなった時点でダウンカウンタ
４２を動作させ、読み出し順序を切り替えて最上位アド
レス“２５５”から順次減数する読み出しアドレスを出
力し、このアドレスに基づいてＲＡＭ１（３１）に記憶
されたデータを順次データバス上に出力する。

【００２５】このときビットセレクタ３７は１６進カウ
ンタ３６の出力即ちビットセレクト信号ＢＩＴ ＳＥＬ
が３ビット目を示しているので、アドレスバス８ビット
から２３ビット［２３：８］で供給されるプライオリテ
ィデータの３ビット目をビット出力ＢＩＴとしてアドレ
スコントローラ２（３５）に供給する。アドレスコント
ローラ２（３５）は前回アドレスコントローラ１（３
４）が行ったと同様にプライオリティデータの３ビット
目がゼロか“１”かに応じてアップカウンタ４１、ダウ
ンカウンタ４２の出力を選択的に切り替えてＲＡＭ２
（３２）への書き込みアドレスとして出力する（図２の
（Ｄ）参照）。

【００２６】以上の動作を１６進カウンタ３６が１６カ
ウントするまで繰り返す事により図２の（Ｅ）に対応す
る状態までの並び替えが終了する。１６進カウンタ３６
は再びゼロを出力するので最初にＲＡＭ２（３２）への
書き込みを行った時と同様にアドレスコントローラ２
（３５）が書き込み制御状態、アドレスコントローラ１
（３４）が読み出し制御状態となる。またＲＡＭ２（３
２）が書き込み可能状態、ＲＡＭ１（３１）が読み出し
可能状態となる。今回はＲＡＭ１（３１）から読み出さ
れたデータはソート済みデータとしてデータバス上に出
力され、ＲＡＭ２（３２）への書き込みは無視（実際に
は何等かにデータを書き込む事になるが、使用されな
い）される。

【００２７】アドレスコントローラ１（３４）は発生し
たアドレスと前回の書き込み時に記憶したアップカウン
タ４１の最終アドレスから１を引いたアドレスを随時比
較し、両アドレスが等しくなった時点でダウンカウンタ
４２を動作させ、読み出し順序を切り替えて最上位アド
レス“２５５”から順次減数するアドレスを出力し、こ
のアドレスに基づいてＲＡＭ１（３１）に記憶されたデ
ータを順次データバス上に出力する。その出力状態が図
２の（Ｆ）に示す最終ソート状態である。

【００２８】図４にアドレスコントローラ１（３４）、
アドレスコントローラ２（３５）の具体的な回路図を示
す。アドレスコントローラ１、２（３４、３５）は下位
アドレス（all zero）からインクリメントするアップカ
ウンタ４１と、最上位アドレス（“２５５”）からデク
リメントするダウンカウンタ４２とを備える。ライト時
には図３のビットセレクタ３７からの信号ＢＩＴの
“０”か“１”かにより、リード時にはライトの最終ア
ドレス（ソートを行ったプライオリティデータのビット
の境目（図２（Ｂ）のBORDERに対応する）と同じに成っ
たか否かによりアップカウンタ４１とダウンカウンタ４
２を切り換えて動作させ読み出し／書き込みアドレスを
出力する。

【００２９】R/W 信号に応じて読み出し／書き込み状態
が選択されるが、まず書き込み状態の場合について説明
する。R/W 信号が“０”の時は書き込み状態である。R/
W 信号はインバータによって反転され“１”となる。マ
ルチプレクサ４５は入力ＢＩＴを選択する。選択された
信号ＢＩＴはアップカウンタ４１のenable端子（反転入
力）にそのまま、ダウンカウンタ４２のenable端子（反
転入力）にインバータによって反転されて入力される。
従って、信号ＢＩＴが“０”の場合はアップカウンタ４
１がenableとなり、信号ＢＩＴが“１”の場合はダウン
カウンタ４２がenableとなる。アップカウンタ４１、ダ
ウンカウンタ４２の出力はマルチプレクサ４６によりア
ップカウンタ４１がenableの時はアップカウンタ４１の
出力を選択し、ダウンカウンタ４２がenableの時はダウ
ンカウンタ４２の出力が選択されて書き込みアドレスと
して出力される。

【００３０】アップカウンタ４１が順次カウントアップ
していくに従って順次新しい信号ＢＩＴが入力される。
信号ＢＩＴが“１”に変わった時点でアップカウンタ４
１とダウンカウンタ４２のenable状態が反転し、ダウン
カウンタ４２がenable状態となる。ラッチ回路４３には
差分回路４４を介してアップカウンタ４１の出力端子が
接続されている。差分回路４４のＢ入力端子には“１”
が入力されている。差分回路４４はアップカウンタ４１
の出力から“１”を引いたアドレス生成する。ラッチ回
路４３はこのアップカウンタ４１がunenableに変わった
時のアップカウンタ４１の出力から“１”を引いたアド
レスを保持する（図６に符号Ｘで示すタイミング。この
ときDFF OUT は6F-1=6E となる。）。このアドレスが読
み出し順の切り替わりアドレスとなる。一致判定回路４
７はアップカウンタ４１の出力とダウンカウンタ４２の
出力が一致する事を検出し、両者が一致した時に書き込
みが終了したと判定し、書き込み終了信号バーWREND を
出力する。

【００３１】次に読み出しアドレスの発生について説明
する。R/W 信号が“１”の時は読み出し状態である。R/
W 信号はインバータによって反転され“０”となる。マ
ルチプレクサ４５はＤフリップフロップ４８の出力を選
択する。Ｄフリップフロップ４８の出力は初期状態では
ゼロである。したがって初期的にはアップカウンタ４１
がenableとなる。アップカウンタ４１はクロックに従っ
て順次カウントアップしてアドレスを出力する。アップ
カウンタ４１の出力は一致判定回路４９によってラッチ
回路４３に保持された前回の書き込みモード時に最終に
アップカウンタ４１から発生したアドレスと比較され、
両者が一致した場合にはＤフリップフロップ４８が反転
し、ダウンカウンタ４２がenable状態、アップカウンタ
４１がunenableとなる（図６に符号Ｙで示すタイミン
グ。）。以下ダウンカウンタ４２がのカウント値がアッ
プカウンタ４１のカウント値と同じになるまで、即ち全
体として２５６個のデータが読み出されるまで、ダウン
カウンタ４２がダウンカウントを繰り返す。

【００３２】以上のように、本発明によれば、Ｐビット
からなるプライオリティデータＮ個を元の整列順の情報
とともにソーティングするのに必要なメモリーＭと時間
Ｔは、 Ｍ＝２×（Ｐ＋log2Ｎ）×Ｎ ｂｉｔ Ｔ＝（Ｐ−１）×Ｎ ｓｔｅｐ となり、従来の方法に較べ高速のソートが実現できる。

【００３３】以上の説明では予め個数が２５６個とわか
っている場合について説明したが、個数が分からない場
合には、一旦メモリに全データをカウントしながら取り
込んで、そのカウント値をダウンカウンタ４２の初期値
としてセットするようにすれば、色々な個数のデータに
対応できる。この場合は、２５６進カウンタの替わりに
もっと最大許容個数をカウントできるカウンタを取り付
け、ソート対象データの個数に応じて最初に書き込むメ
モリに対する書き込み終了信号を外部から供給すればよ
い。

【００３４】

【発明の効果】以上のように発明によれば、少ないメモ
リ構成で高速なデータソーティング手法およびソーティ
ング装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の動作原理を説明する説明図である。

【図２】本発明の実施例の動作原理を説明する説明図で
ある。

【図３】本発明の実施例のソーティング回路の回路図で
ある。

【図４】図３に示すソーティング回路におけるアドレス
コントロール回路の詳細回路図である。

【図５】図３のソーティング回路の動作を説明するタイ
ミングチャートである。

【図６】図４に示すソーティング回路におけるアドレス
コントロール回路の動作を説明するタイミングチャート
である。

【符号の説明】

３１ 第１のメモリ ３２ 第２のメモリ ３３ ２５６進カウンタ ３４，３５ アドレスコントローラ ３７ セレクタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ソートすべきデータを、該データの数に
   相当する数の記憶エリアを各々が含む第１のメモリと第
   ２のメモリとを用いて並び替えるデータソーティング方
   法であって、前記記憶エリアの各々はアドレスを有して
   おり、 該データの各々の最下位ビットを特定ビットとして、該
   特定ビットの値が理論“０”を示す場合には該アドレス
   の第１の順序で、また、該特定ビットの該値が論理
   “１”を示す場合には該第１の順序と反対の該アドレス
   の第２の順序で、該データの各々を前記第１と第２のメ
   モリの所定の一方に書き込むステップと、 該特定ビットの位置を該データの第２の下位ビットから
   最上位ビットまで順次移動させながら、該データが直前
   に書き込まれた前記第１と第２のメモリの一方から、該
   アドレスの該第１の順序で記憶された該データの各々を
   該アドレスの該第１の順序で読み出すとともに、該特定
   ビットの値が論理“０”を示す場合には該アドレスの該
   第１の順序で、また、該特定ビットの該値が論理“１”
   を示す場合には該アドレスの該第２の順序で、該読み出
   されたデータを前記第１と第２のメモリの他方に書き込
   み、次に、前記第１と第２のメモリの前記一方から、該
   アドレスの該第２の順序で記憶された該データの各々を
   該アドレスの該第２の順序で読み出すとともに、該特定
   ビットの値が論理“０”を示す場合には該アドレス該第
   １の順序で、また、該特定ビットの該値が論理“１”を
   示す場合には該アドレスの該第２の順序で、該読み出さ
   れたデータを前記第１と第２のメモリの他方に書き込む
   ことを繰り返すステップと、 該データが直前に書き込まれた前記第１と第２のメモリ
   の一方から、該アドレスの該第１の順序で記憶された該
   データの各々を該アドレスの該第１の順序で読み出し、
   次に、該アドレスの該第２の順序で記憶された該データ
   の各々を該アドレスの該第２の順序で読み出すステップ
   と、 を具備することを特徴とするデータソーティング方法。
2. 【請求項２】 請求項１記載のデータソーティング方法
   において、前記ソートすべきデータの各々は、前記デー
   タを識別するためのアドレスとともに、前記第１、第２
   のメモリに記憶されるものである。
3. 【請求項３】 各々が、ソートすべきデータの数に相当
   する数の記憶エリアであって、各々がアドレスを有して
   いる記憶エリアを含む第１のメモリと第２のメモリと、 該データの各々の最下位ビットを特定ビットとして、該
   特定ビットの値が論理“０”を示す場合には該アドレス
   の第１の順序で、また、該特定ビットの該値が論理
   “１”を示す場合には該第１の順序と反対の該アドレス
   の第２の順序で、該データの各々を前記第１と第２のメ
   モリの所定の一方に書き込む第１の処理手段と、 該特定ビットの位置を該データの第２の下位ビットから
   最上位ビットまで順次移動させる手段と、 該データが直前に書き込まれた前記第１と第２のメモリ
   の一方から、該アドレスの該第１の順序で記憶された該
   データの各々を該アドレスの該第１の順序で読み出すと
   ともに、該特定ビットの値が論理“０”を示す場合には
   該アドレスの該第１の順序で、また、該特定ビットの該
   値が論理“１”を示す場合には該アドレスの該第２の順
   序で、該読み出されたデータを前記第１と第２のメモリ
   の他方に書き込み、また、前記第１と第２のメモリの前
   記一方から、該アドレスの該第２の順序で記憶された該
   データの各々を該アドレスの該第２の順序で読み出すと
   ともに、該特定ビットの値が論理“０”を示す場合には
   該アドレスの該第１の順序で、また、該特定ビットの該
   値が論理“１”を示す場合には該アドレスの該第２の順
   序で、該読み出されたデータを前記第１と第２のメモリ
   の他方に書き込む第２の処理手段と、 該データが直前に書き込まれた前記第１と第２のメモリ
   の一方から、該アドレスの該第１の順序で記憶された該
   データの各々を該アドレスの該第１の順序で読み出し、
   また、該アドレスの該第２の順序で、記憶された該デー
   タの各々を該アドレスの該第２の順序で読み出す第３の
   処理手段と、 を具備することを特徴とするソーティング装置。
4. 【請求項４】 請求項３記載のソーティング装置におい
   て、前記ソートすべきデータの各々は、前記データを識
   別するためのアドレスとともに、前記第１、第２のメモ
   リに記憶されるものである。