KR101343228B1 - 메모리에서의 피크 전력 관리를 위한 메커니즘 - Google Patents

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Abstract

서브 어레이 블록들을 포함하는 메모리 스토리지 어레이 내에서의 피크 전력 관리를 위한 메커니즘은 워드라인 신호 활성을 각 서브 어레이 블록마다 엇갈리게 배열함으로써 판독 및 기입 동작과 관련하여 피크 전류를 감소시킬 수 있다. 특히, 각 서브 어레이 블록 내의 워드라인 유닛들은 각 서브 어레이 블록에게 워드라인 신호를 발생시킬 수 있고 이에 따라 한 서브 어레이 블록의 판독 워드라인 신호는 또 다른 서브 어레이 블록의 기입 워드라인과 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않는다. 또한, 워드라인 유닛은 각 서브 어레이 블록에게 워드라인 신호를 발생시킬 수 있고 이에 따라 일정한 서브 어레이 블록의 판독 워드라인은 또 다른 서브 어레이 블록의 판독 워드라인 신호와 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않는다.

Description

메모리에서의 피크 전력 관리를 위한 메커니즘{MECHANISM FOR PEAK POWER MANAGEMENT IN A MEMORY}
본 개시물은 메모리에 관한 것으로, 보다 구체적으로는 피크(peak) 전력 감소에 관한 것이다.
많은 디바이스들은 임베디드 메모리(embedded memory) 및/또는 온 보드 메모리(onboard memory)를 포함한다. 이러한 많은 디바이스에서, 이들 메모리는 집적 회로 다이의 상당한 부분을 차지할 수 있다. 이에 따라, 이들 메모리는 상당 량의 전력을 소모할 수 있다. 그러나, 소모된 평균 전력보다, 어떤 경우에는 피크 전력이 문제가 될 수 있는데 그 이유는 전류 사용 중의 급격하거나 큰 피크는 주 Vdd 전원 상에 전압 급강하(voltage sags)를 초래할 수 있기 때문이다. 이러한 전압 급강하는, 메모리뿐만 아니라 전원에 연결된 다른 회로의 오작동도 초래할 수 있다.
메모리에서의 피크 전력 관리를 위한 메커니즘의 다양한 실시예가 개시된다. 넓게 말하면, 메모리 스토리지 어레이(memory storage array)에서의 피크 전력 관리를 위한 메커니즘이 고려된다. 많은 서브 어레이 블록을 포함하는 메모리에서, 각 서브 어레이 블록에 대해 워드라인(wordline) 신호 활성을 엇갈리게 배치함으로써(staggering) 판독 및 기입 동작과 관련된 피크 전류를 감소시키는 것이 가능할 수 있다. 특히, 워드라인 유닛은 각 서브 어레이 블록에 대해 워드라인 신호을 발생시키도록 구성될 수 있고 이에 따라 하나의 서브 어레이 블록의 판독 워드라인 신호는 또 다른 서브 어레이 블록의 기입 워드라인과 동시에 하나의 로직 레벨(logic level)로부터 또 다른 로직 레벨로 전환하지는 않는다. 또한, 워드라인 유닛은, 각 서브 어레이 블록에게 워드라인 신호를 발생시키도록 구성될 수 있고 이에 따라 주어진 서브 어레이 블록의 판독 워드라인은 또 다른 서브 어레이 블록의 판독 워드라인 신호와 동시에 하나의 로직 레벨로부터 또 다른 로직 레벨로 전환하지는 않는다.
하나의 실시예에서, 메모리는 많은 수의 서브 어레이 블록을 포함하는 스토리지 어레이를 포함하고 각 서브 어레이 블록은 워드라인 구동 유닛을 포함한다. 각 워드라인 구동 유닛은 판독 동작을 개시하기 위한 판독 워드라인 신호 및 기입 동작을 개시하기 위한 기입 워드라인 신호를 발생시킬 수 있고 이에 따라 일정한 워드라인 구동 유닛의 판독 워드라인 신호 및 다른 워드라인 구동 유닛의 기입 워드 라인은 하나의 로직 레벨로부터 또 다른 로직 레벨로 동시에 전환하지는 않는다.
하나의 구체적 구현으로서, 각 워드라인 구동 유닛은 또한 판독 워드라인 신호를 발생시킬 수 있고 이에 따라 어떠한 판독 워드라인 신호도 하나의 로직 레벨에서 또 다른 로직 레벨로 동시에 전환하지 않는다.
도 1은 프로세서의 블록도이다.
도 2는 피크 전력을 감소시키는 메커니즘을 포함하는 메모리의 일부의 실시예의 블록도이다.
도 3은 도 2의 메모리의 실시예의 동작 양태들을 도시하는 타이밍도이다.
도 4는 도 2의 메모리의 실시예의 추가적인 동작 양태들을 도시하는 타이밍도이다.
도 5는 시스템의 일 실시예의 블록도이다.
구체적인 실시예는 도면 내에서 예시로서 도시되었고, 이하 구체적으로 설명된다. 그러나, 도면 및 구체적 설명은 청구범위를 개시된 특정 실시예로 제한하기 위해 의도되지는 않았다고 이해되어야 하는데, 이는 심지어 특정 특징에 관해 오직 단 하나의 실시예가 도시되어 있다고 하더라도 마찬가지이다. 이와 달리, 본 발명의 의도는 본 개시로서 이득을 얻는 당업자에게 명백한 모든 변형물, 균등물 및 대체물을 포함하는데 있다. 본 개시에서 제공된 특징들의 예들은 달리 언급되지 않는 한 제한적이라기보다는 예시적인 것으로 의도되었다.
본 출원 전반에 걸쳐 쓰인 용어 "할 수 있다(may)"는, 강제 용법(mandatory sense)이라기보다는(즉, 반드시 해야함을 의미), 허용 용법(permissive sense)으로 사용된다(즉, 가능성을 지님을 의미). 이와 유사하게, 용어 "포함한다(include)", "포함하는(including)," 및 "포함한다(includes)"는 무언가를 제한함이 아니라, 포함함을 의미한다.
다양한 유닛, 회로, 또는 다른 구성요소는 작업이나 작업들을 수행하기 위해 "구성된(configured to)" 것으로 설명될 수 있다. 이러한 문맥에서, "구성된"은 동작 중 작업이나 작업들을 수행하는 "회로를 가지고 있는(having circuitry that)"을 일반적으로 의미하는 구조의 광범위한 열거이다. 따라서, 유닛/회로/구성요소는 심지어 유닛/회로/구성요소가 현재 켜지지 않았을 때에도 작업을 수행하도록 구성될 수 있다. 일반적으로, "구성된"에 해당하는 구조를 형성하는 회로는 하드웨어 회로를 포함할 수 있다. 이와 유사하게, 다양한 유닛/회로/구성요소는 작업이나 작업들을 수행하는 것으로 설명될 수 있는데, 이는 설명의 편의를 위함이다. 이러한 설명은 문구 "구성된(configured to)"을 포함하는 것으로 이해되어야 한다. 하나 이상의 작업을 수행하도록 구성된 유닛/회로/구성요소를 열거함은 그러한 유닛/회로/구성요소의 해석에 있어 35 U.S.C.§112 조 제 6 항에 위반되지 않기 위함임이 명시적으로 의도된다.
본 개시의 범위는 어떤 특징 또는 본 출원에서(명시적으로 또는 묵시적으로) 개시된 특징들의 조합, 또는 그에 관한 임의의 일반화를 포함하는데, 그것들이 본 출원에서 언급된 문제들의 일부 또는 전부를 해결하는지(mitigate) 여부와는 무관하다. 따라서, 그러한 임의의 특징의 조합에 대해 본 출원(또는 본 출원에 대해 우선권을 주장하는 출원)의 진행 동안 새로운 청구항이 고안될 수 있다. 특히, 첨부된 청구항에 대하여, 종속항으로부터의 특징들은 독립항의 그것과 결합될 수 있고 각자의 독립항으로부터의 특징들은 단순히 첨부된 청구항 내에서 차례로 열거된 특정 조합 방식만이 아닌 어떠한 적합한 방식으로도 결합 될 수 있다.
이제 도 1을 참조하면, 프로세서의 하나의 실시예의 블록도가 도시된다. 프로세서(10)는 페치 제어 유닛(12)에 결합된 명령 캐시(ICache)(14)를 포함한다. 프로세서는 페치 제어 유닛(12) 및 레지스터 파일(22)에 결합된 디코드 유닛(16)을 또한 포함하는데, 이는 차례로 실행 코어(24)에 결합된다. 실행 코어(24)는 인터페이스 유닛(34)에 결합되는데, 필요하면, 이 인터페이스 유닛은 프로세서(10)의 외부 인터페이스에 연결될 수 있다. 번호 및 문자 양쪽 모두를 포함하는 참조 부호를 가진 구성요소는 간단함을 위해 적절하다면 단지 번호만을 사용하여 언급될 수 있다는 점을 유의해야 한다.
일 실시예에서, 페치 제어 유닛(12)은 명령 캐시(14)로부터 페칭(fetching)을 위한 프로그램 카운터 주소(PC)를 제공하도록 구성된다. 명령 캐시(14)는, 도로 다시 페치 제어 유닛(12)에게 디코드 유닛(16)에 입력될 명령을(PC를 이용하여) 제공하도록 구성된다. 디코드 유닛(16)은 일반적으로, 명령 연산(ops)으로 명령을 디코딩하고 디코딩된 ops를 실행 코어(24)에게 제공하도록 구성된다. 디코드 유닛(16)은 레지스터 파일(22)에게 디코딩된 오퍼랜드(operand)를 또한 제공할 수 있고, 레지스터 파일(22)은 실행 코어(24)에게 오퍼랜드를 제공할 수 있다. 디코드 유닛(16)은 또한, 각 명령을 스케줄링(schedule)하고 실행 코어(24)가 사용할 올바른 레지스터 값들을 제공하도록 구성될 수 있다.
레지스터 파일(22)은 또한 실행 코어(24)로부터, 레지스터 파일(22) 내에 기록될 결과를 수신할 수 있다. 이에 따라, 레지스터 파일(22)은 오퍼랜드 및 결과를 저장하는 데 사용가능한 임의의 레지스터들의 세트를 일반적으로 포함할 수 있다. 이에 따라, 레지스터 파일(22)은 플립-플롭 타입 스토리지(flip-flop type storage), 랜덤 액세스 메모리(random access memory, RAM) 등과 같은 다양한 저장 타입을 이용하여 구현된다.
명령 캐시(14)는 제어 로직 및 메모리 어레이를 포함할 수 있다. 메모리 어레이를 이용하여 프로세서(10) 및 관련된 캐시 태그(cache tag)에 의해서 실행될 캐시된 명령들을 저장할 수 있다. 명령 캐시(14)는 어떠한 용량 및 구조(예를 들면, 디렉트 맵(direct mapped), 세트 어소시에이티브(set associative), 풀 어소시에이티브(fully associative), 등)라도 가질 수 있다. 명령 캐시(14)는 어떠한 캐시 라인 크기(cache line size)라도 가질 수 있다.
프로세서(10)는 ARMTM, PowerPCTM, x86 ISA 또는 이들의 조합 등 어떠한 적합한 명령 세트 구조(instruction set architecture, ISA)라도 구현할 수 있는 것으로 간주된다. 일부 실시예에서는, 프로세서(10)는, 하나 이상의 가상 주소 공간이 실행 소프트웨어에 대해 가시화되는 주소 번역 스킴(address translation scheme)을 구현할 수 있다. 가상 주소 공간 내의 메모리 액세스(memory access)는, 예를 들면 페이지 테이블(page table)의 세트, 세그먼트(segment), 또는 다른 가상 메모리 번역 스킴을 이용하여, 시스템에 가용한 실제 물리적 메모리에 해당하는 물리적 주소 공간으로 번역된다. 주소 번역을 채택하는 실시예들에서, 프로세서(10)는 명령 TLB(instruction TLB, ITLB)(30) 등의 TLB(translation lookaside buffer) 내에서 최근의 및/또는 자주 사용되는 가상/물리 주소 번역의 세트를 저장할 수 있다.
실행 코어(24)는 각 명령에 의해 지시된 다양한 연산(예를 들면, MOV, ADD, SHIFT, LOAD, STORE, 등)을 수행할 수 있다. 도시된 실시예에서, 실행 코어(24)는 데이터 캐시(26)를 포함하는데, 데이터 캐시는 프로세서(10)에 의해 처리될 데이터를 저장하기 위한 캐시 메모리일 수 있다. 명령 캐시(14)처럼, 데이터 캐시(26)는 어떠한 적합한 용량, 구조, 또는 라인 사이즈(line size)(예를 들면, 디렉트 맵(direct mapped), 세트 어소시에이티브(set associative), 풀 어소시에이티브(fully associative), 등)라도 가질 수 있다. 또한, 데이터 캐시(26)는 이러한 세부항목 중 어느 하나에 있어서라도 명령 캐시(14)와 다를 수 있다. 명령 캐시(14)의 경우처럼, 일부 실시예에 있어서는, 데이터 캐시(26)는 물리적 주소 비트를 이용하여 부분적으로 또는 전체적으로 어드레싱될 수 있다. 이에 따라, 데이터 TLB(DTLB)(32)가 제공되어 데이터 캐시(26)에 접속할 때 사용하기 위한 가상/물리 주소 번역을 캐시(cache) 할 수 있는데, 이는 ITLB(30)에 대해 상기 설명된 방식과 유사하다. 비록 ITLB(30) 및 DTLB(32)가 유사한 기능을 수행하더라도, 다양한 실시예에 있어서 이들은 다르게 구현될 수 있다는 점에 유의한다. 예를 들면, 이들은 다른 번역의 번호 및/또는 다른 번역 정보를 저장할 수 있다.
인터페이스 유닛(34)은 외부 인터페이스상의 다른 디바이스에 프로세서(10)를 연결하기 위한 회로를 일반적으로 포함한다. 외부 인터페이스는 어떠한 타입의 인터커넥트(interconnect)라도(예를 들면, 버스, 패킷, 등) 포함할 수 있다. 프로세서(10)가 하나 이상의 다른 구성요소(예를 들면, 시스템 온 칩(system on a chip) 구조)와 집적되어(integrated) 있는 경우, 외부 인터페이스는 온-칩 인터코넥트(on-chip interconnect)일 수 있다. 프로세서(10)가 다른 구성요소와 집적되어 있지 않은 경우, 외부 인터페이스는 외부 회로에 대한 오프-칩 인터코넥트(off-chip interconnect) 상에 있을 수 있다. 다양한 실시예에서, 프로세서(10)는 어떠한 명령 세트 구조라도 구현할 수 있다.
프로세서(10) 내에 내장된(embedded) 각각의 메모리(예를 들면, 명령 캐시(14), 데이터 캐시(26), 레지스터 파일(22) 등)는 그들 각자의 메모리 어레이들에 액세스하기 위한 워드라인 구동 회로(wordline driver circuit)를 포함할 수 있다는 점에 유의한다. 이하 도 2의 설명과 결부되어 구체적으로 설명하는 바와 같이, 워드라인 신호의 관리를 통해 프로세서(10)의 내장된 메모리의 메모리 어레이들의 액세스와 관련된 피크 전력을 감소시키는 것이 가능할 수 있다.
도 2를 참조하면, 피크 전력을 감소시키는 메커니즘을 포함하는 메모리의 일부의 일 실시예의 블록도가 도시되어 있다. 메모리(200)는 제어 유닛(215)에 결합된 어레이(201)를 포함한다. 간결함을 위해 도면으로부터 많은 구성요소들이 생략되었다는 점에 유의한다. 예를 들면, 도 2의 서브 어레이 블록(sub array block)의 각각은 판독 및 기입 데이터를 운반하고 저장하기 위한 비트 셀(bit cell) 및 비트 라인(bit line)(둘 다 도시되지 않음)을 포함할 수 있다.
도시된 실시예에서, 어레이(201)는 수개의 서브 어레이 블록(예를 들면, 203a 내지 203h 및 205a 내지 207h)을 포함한다. 각 서브 어레이 블록은 각각의 워드라인 구동 유닛(예를 들면, 205a 내지 205h 및 209a 내지 209h) 및 데이터를 저장하기 위한 많은 비트 셀(도시되지 않음)을 포함한다. 또한, 일 실시예에서는, 서브 어레이 블록은 그룹으로 배열된다. 도시된 실시예에서, 서브 어레이 블록들은, 블록들(203)이 한 그룹을 구성하고 블록들(205)이 또 다른 그룹을 구성하도록 배치된다. 또한, 일 실시예에서는, 서브 어레이 블록의 한 그룹(예를 들면, 203a-203h 또는 207a-207h)은 판독되거나 또는 기입되지만 동시에 그러하지는 않는다. 즉, 만약 한 그룹 내 어떠한 서브 어레이 블록이라도 읽히는 중이라면, 그 그룹 내 아무런 서브 어레이 블록도 상기 판독 동작과는 동시에 기입되지 않는다. 그러나, 한 그룹이 동시에 기입되는 동안에 다른 그룹은 판독될 수는 있다. 또한, 일 실시예에서 같은 그룹 내의 다른 서브 어레이 블록들은 동시에 판독되거나, 동시에 기입될 수 있다. 예를 들면, 판독 동작 또는 기입 동작이 동시에 서브 어레이 블록(203a) 및 서브 어레이 블록(203h) 양쪽 모두에서 수행될 수 있지만, 서브 어레이 블록(203a)이 판독되는 동안 서브 어레이 블록(203h)에 대한 기입은 금지된다.
이에 따라, 제어 유닛(215)은 서브 어레이 블록의 각 그룹에 대한 제어 신호의 개별적인 세트를 제공한다. 특히, 일 실시예에서는, 제어 유닛(215)은, 클록 신호(예를 들면, CLK), 주소 정보(예를 들면, ADDR), 및 판독/기입 신호(예를 들면 R/W)를 수신하도록 구성될 수 있다. 제어 유닛(215)은 개별 그룹들에게 두 개의 개별 클록 신호(예를 들면, CLK0 및 CLK1)를 제공할 수 있다. 예를 들면, CLK1 신호가 우측 상의 그룹(예를 들면, 서브 어레이 블록(207a-207h))에게 제공되는 동안 CLK0 신호는 좌측 상의 그룹(예를 들면, 서브 어레이 블록(203a-203h))에게 제공된다. 제어 유닛(215)은 ADDR 정보를 하나 이상의 칩 선택(chip selects)(예를 들면, CS)으로 디코드하는데 이는 어떤 서브 어레이 블록에 액세스될지를 선택할 수 있다. R/W 신호는 디코딩되어 그것이 판독 액세스인지 또는 기입 액세스인지에 따라 판독 인에이블 또는 기입 인에이블을 생성한다. 일 실시예에서, CLK0 및 CLK1 신호가 각 워드라인 유닛(205 및 207) 내에서 Wr_en 및 Rd_en 신호와 결합되어, 서브 어레이 블록 내 비트 셀(도시되지 않음)에 액세스하기 위한, 각각의, 기입 워드라인 신호 및 판독 워드라인 신호를 발생시킬 수 있다.
일 실시예에서, 피크 전류 및 그에 따른 메모리 액세스 동안 소모되는 피크 전력을 감소시키기 위해서, 서브 어레이 블록들에 동시발생하는 판독 및 기입은 엇갈리게 배열될(staggered) 수 있고 이에 따라 워드라인 신호의 에지(edge)는 시간에 맞게 정렬되지 않는다. 이에 따라, 도 3에서 도시된 바와 같이, 판독 워드라인 및 기입 워드라인은 엇갈리게 배열된다.
도 3을 보면, 도 2의 메모리의 실시예의 작동 상태를 도시하는 타이밍도가 도시되어 있다. 도 3의 타이밍 도는 클록 신호(예를 들면, CLK(0,1))를 포함하는데 이는 도 2의 CLK0 및/또는 CLK1 신호에 해당할 수 있다. 또한, 타이밍도는 판독 워드라인 신호(예를 들면, Rd WL) 및 기입 워드라인 신호(예를 들면, Wr WL)를 포함한다.
도시된 실시예에서, Rd WL 및 Wr WL은 둘 다 CLK0, 1 신호의 리딩 에지(leading edge)에 의해 개시될 수 있는데 이는 시간 t0 및 물결치는 화살표로 지시된 시간에서 발생한다. 또한, Wr WL의 하강 에지(falling edge) 또한 CLK0, 1 신호의 하강 에지에 의해 개시되는데, 이 또한 물결치는 화살표로 지시된다. 이에 따라, Wr WL 지속기간은 주파수 종속적이다. 그러나, 도시된 바와 같이, Rd WL의 하강 에지는 CLK0, 1 신호의 하강 에지에 의해 개시되지 않는다. 대신, 한 실시예에서, Rd WL의 하강 에지는, 시간 t3에서, △t에 의해 지시된 것처럼 Rd WL의 상승 에지 이후 사전결정된 일정 분량의 시간에 기초할 수 있다. 따라서, Rd WL 지속기간은 주파수 독립적이다.
도 3에서 도시된 바와 같이, Rd WL의 상승 에지는 시간 t1에서 개시되는데, 이는 CLK0, 1 신호의 상승 에지 이후의 작은 지연에 해당될 수 있다. 반면, Wr WL의 상승 에지는 시간 t2에서 개시되고, 이는 Rd WL 지연보다 상당히 더 긴 지연일 수 있는데 왜냐하면 기입 동작은 판독 동작에 비하여 신속히 발생하기 때문이다.
도시된 실시예에서, Rd WL의 하강 에지는 점선으로 표시된 것처럼 조정가능한데, 이는 감지 증폭기 타입, 비트 라인 축전용량, 작동 전압 등과 같은 많은 요인들에 따라 달라진다. 특히, 다양한 실시예에서, 다양한 타이밍 회로 중 어느 것이라도 사용되어 언제 Rd WL 하강 에지가 개시될지를 결정할 수 있다. 예를 들면, 타이머 회로로서, 워드라인 킬 회로(wordline kill circuit) 또는 다른 일정한 타입의 타이밍 회로가 사용될 수 있다.
또한, 한 실시예에서, Rd WL 및 Wr WL의 상승 에지와 관련된 지연은 도 2의 WL 유닛 내 게이트 지연을 이용하여 구현될 수 있다. 예를 들면, 각 WL 유닛(205 및 209) 내에서 인버터, 버퍼 등과 같은 하나 이상의 로직 게이트(logic gate)는데이지 체인되어(daisy chained) 각각의 워드라인 신호를 위한 적절한 지연을 제공할 수 있다. 일 실시예에서, CLK0 또는 CLK1 신호가 각 WL 유닛(205 및 209)에서 내부적으로 지연될 수 있는데, 반면 다른 실시예에서는 Rd_en 또는 Wr_en이 지연될 수 있다.
이상에서 언급되고 이하에서 더하여 설명되는 바처럼, 각 Rd WL 및 Wr WL은 서로서로의 WL 유닛에 대해 엇갈리게 배열될 수 있다. 한 실시예에서, 리딩 에지 또는 상승 에지는 엇갈리게 배열될 수 있는데, 반면 또 다른 실시예에서는 트레일링 에지(trailing edge)가 엇갈리게 배열될 수도 있으며, 또 다른 실시예에서는 리딩 에지 및 트레일링 에지 양쪽 모두 엇갈리게 배열될 수도 있다. 이처럼 엇갈리게 배열된 워드라인 배치를 도시하는 예시적 타이밍도가 도 4에 도시되어 있다.
도 4를 참조하면, 도 2의 메모리의 실시예의 추가적인 동작 상태를 도시하는 타이밍도가 도시되어 있다. 도 3에 도시된 타이밍 도와 유사하게, 도 4의 타이밍도 또한 클록 신호(예를 들면, CLK(0,1))를 도시하는데 이는 도 2의 CLK0 및/또는 CLK1 신호에 대응할 수 있다. 그러나 도 3과는 반대로, 도 4의 타이밍도는 여러 개의 판독 워드라인 신호(예를 들어, Rd Wla - WLh) 및, 여러 개의 기입 워드라인 신호(예를 들어, Wr Wla - WLh)를 포함하는데, 이는 도 2의 WL 유닛(205 및 209)에 의해 제공된 워드라인 신호를 나타낼 수 있다.
도 4에 도시된 바와 같이, 모든 Rd WL 신호 리딩 에지 및 모든 Wr WL 신호 리딩 에지는 CLK(0,1) 신호에 의해 촉발되는데 이는 시간 t0에서 발생한다. 또한, 일 실시예에서, 각각의 Rd WL 신호 리딩 에지는 서로 서로에 대해 상대적으로 엇갈리게 배열되고 이에 따라 아무런 Rd WL 리딩 에지도 정렬되지 않게 된다. 예를 들면, Rd WLa가 시간 t1에서 개시되고 Rd WLb는 시간 t2에서 개시되는 식으로, 연이어 이어진다. 유사하게, 각각의 Wr WL 신호 리딩 에지는 서로 서로에게 상대적으로 엇갈리게 배열되고 이에 따라 아무런 Wr WL 리딩 에지도 정렬되지 않게 된다. 예를 들면, Wr WLa는 시간 t3에서 개시되고 Wr WLb는 시간 t4에서 개시되는 식으로, 연이어 이어진다.
또한, 도 3의 도시와 결부되어 상기 도시된 하강 에지와 유사하게, Wr WLa - WLh의 하강 에지 또한 CLK0, 1 신호의 하강 에지에 의해 개시되고, 시간 t5에서 도시된 바와 같은 Rd WLa - WLh 하강 에지는 점선으로 표시된 것처럼 조정가능하며, △t에 의해 표시된 바와 같이 Rd WL의 상승 에지 이후 사전결정된 일정 분량의 시간에 기초할 수 있다.
도 5를 보면, 시스템의 한 실시예의 블록도가 도시된다. 시스템(500)은 하나 이상의 주변기기(507) 및 외부 시스템 메모리(505)와 연결된 집적 회로(510)의 적어도 하나의 예를 포함한다. 시스템(500)은, 집적 회로(510)에 하나 이상의 공급 전압을 제공할 수 있고, 뿐만 아니라 메모리(505) 및/또는 주변기기(507)에 하나 이상의 공급 전압을 제공할 수 있는 전원(501)을 또한 포함한다.
한 실시예에서, 집적 회로(510)는 시스템 온 칩(system on a chip, SOC)일 수 있는데 이는 도 1의 프로세서(10) 등과 같은 하나 또는 그 이상의 프로세서의 예를 포함하고, 메모리 제어기, 비디오 및/또는 오디오 처리 회로, 온-칩(on-chip) 주변기기 및/또는 오프-칩(off-chip) 주변기기에 연결하기 위한 주변기기 인터페이스 등 다양한 다른 회로일 수 있다. 이에 따라, 집적 회로(510)는 도 2의 메모리(200)와 같은 임베디드 메모리의 하나 이상의 예를 포함할 수 있다. 그래서, 메모리(200)를 포함하는 실시예는 판독 및 기입 워드라인 신호를 엇갈리게 배열한 WL 유닛을 또한 포함할 수 있는데, 이는 도 2 내지 도 4의 도시와 결부하여 이상에서 설명한 바와 같다.
주변기기(507)는 어떠한 요구되는 회로라도 포함할 수 있는데, 이는 시스템의 타입에 따라 달라진다. 예를 들면, 한 실시예에서, 시스템(500)은 모바일 기기(예를 들면, 개인용 디지털 보조기기(personal digital assistant, PDA), 스마트 폰, 등) 내부에 포함될 수 있고, 주변기기(507)는 WiFi, 블루투스, 셀룰러, 글로벌 포지셔닝 시스템(global positioning System, GPS) 등과 같은 다양한 타입의 무선 통신을 위한 기기를 포함할 수 있다. 주변기기(507)는 또한, 다양한 타입의 RAM 스토리지, 솔리드-스테이트(solid-state) 스토리지, 또는 디스크 스토리지를 비롯한 추가적인 스토리지를 포함할 수 있다. 이에 따라, 주변기기(507)는 또한 전술한 WL 유닛을 포함하는 RAM을 포함할 수 있다. 주변기기(507)는, 터치 디스플레이 화면 또는 멀티터치(multitouch) 디스플레이 화면, 키보드 또는 다른 입력 기기, 마이크로폰, 스피커 등을 비롯하여 디스플레이 화면 등과 같은 사용자 인터페이스 기기를 포함할 수 있다. 다른 실시예에서, 시스템(500)은 어떠한 타입의 컴퓨팅 시스템(예를 들면, 데스크톱 개인용 컴퓨터, 랩톱, 워크스테이션, 넷 톱(net top) 등)의 내부에라도 포함될 수 있다.
외부 시스템 메모리(505)는 어떠한 타입의 메모리라도 나타낼 수 있다. 예를 들면, 외부 메모리(505)는 DRAM 패밀리 내부에 있을 수 있는데 이는 동기식 DRAM(SDRAM), 더블 데이터 레이트(double data rate, DDR, DDR2, DDR3 등) 등일 수 있고, 또는 이들의 일정한 저전력 변형일 수도 있다. 그러나, 외부 메모리(505)는 SDRAM, 스태틱 RAM(SRAM), 또는 다른 타입의 RAM 등의 내부에도 또한 구현될 수 있다. 따라서, 외부 시스템 메모리(505)는 또한 도 2 내지 도 4의 도시와 결부하여 상기 설명된 바와 같은 WL 유닛을 포함할 수 있다.
비록 상기 실시예들이 상당히 구체적으로 설명되긴 했지만, 일단 이상의 개시가 완전히 이해되면 당업자에게는 수많은 변형 및 변경이 명백하게 될 것이다. 이하 청구항은 이러한 변형 및 변경을 모두 포함하는 것으로 해석되도록 의도된다.

Claims (16)

  1. 메모리(200)로서,
    복수의 서브 어레이 블록들(sub-array block)(203, 207)을 포함하는 스토리지 어레이(storage array)(201) - 상기 서브 어레이 블록들 각각은, 워드라인(wordline) 구동 유닛(205, 209)을 포함하며, 상기 워드라인 구동 유닛은, 판독 동작을 개시하기 위한 판독 워드라인 신호 및 기입 동작을 개시하기 위한 기입 워드라인 신호를 발생시키고, 이에 따라 소정의 워드라인 구동 유닛의 판독 워드라인 신호 및 다른 상기 워드라인 구동 유닛의 기입 워드 라인이 동시에 한 로직 레벨(logic level)로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성됨 -
    를 포함하는 메모리.
  2. 제1항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 판독 워드라인 신호를 발생시키고 이에 따라 어떠한 판독 워드라인 신호도 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성되는 메모리.
  3. 제1항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 기입 워드라인 신호를 발생시키고 이에 따라 어떠한 기입 워드라인 신호도 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성되는 메모리.
  4. 제1항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 판독 워드라인 신호 및 상기 기입 워드라인 신호를 발생시키고, 이에 따라 소정의 워드라인 구동 유닛의 판독 워드라인 신호의 상승 에지 및 다른 워드라인 구동 유닛의 기입 워드라인 신호의 상승 에지가 동시에 한 로직 레벨로부터 다른 로직 레벨로 전환하지 않게 하도록 구성되는 메모리.
  5. 제1항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 판독 워드라인 신호 및 상기 기입 워드라인 신호를 발생시키고, 이에 따라 소정의 워드라인 구동 유닛의 판독 워드라인 신호의 하강 에지 및 다른 워드라인 구동 유닛의 기입 워드라인 신호의 하강 에지가 동시에 한 로직 레벨로부터 다른 로직 레벨로 전환하지 않게 하도록 구성되는 메모리.
  6. 제1항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 판독 워드라인 신호의 하강 에지가 사전결정된 분량의 시간 이후 전환하게 하도록 구성되는 메모리.
  7. 제1항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 기입 워드라인 신호의 하강 에지가 클록 신호의 하강 에지에 응답하여 전환하게 하도록 구성되는 메모리.
  8. 시스템(500)으로서,
    메모리(200); 및
    상기 메모리에 연결된 하나 이상의 프로세서(10) - 상기 하나 이상의 프로세서들 중 적어도 하나가 임베디드 메모리(embedded memory)(14, 22, 26)를 포함함 -
    를 포함하며,
    상기 임베디드 메모리는,
    복수의 서브 어레이 블록들(203, 207)을 포함하는 스토리지 어레이(201) - 상기 서브 어레이 블록들 각각은 워드라인 구동 유닛(205, 209)을 포함하며, 상기 워드라인 구동 유닛은, 판독 동작을 개시하기 위한 판독 워드라인 신호 및 기입 동작을 개시하기 위한 기입 워드라인 신호를 발생시키고 이에 따라 소정의 워드라인 구동 유닛의 판독 워드라인 신호는 다른 워드라인 구동 유닛의 기입 워드라인과 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성됨 -
    를 포함하는 시스템.
  9. 제8항에 있어서, 각각의 워드라인 구동 유닛은 또한, 판독 워드라인 신호 및 기입 워드라인 신호를 발생시키고, 이에 따라 소정의 워드라인 구동 유닛의 판독 워드라인 신호의 상승 에지가 다른 워드라인 구동 유닛의 기입 워드라인 신호의 상승 에지와 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성되는 시스템.
  10. 제8항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 판독 워드라인 신호의 하강 에지가 사전결정된 분량의 시간 이후 전환하게 하도록 구성되는 시스템.
  11. 제8항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 판독 워드라인 신호 및 상기 기입 워드라인 신호를 발생시키고, 이에 따라 소정의 워드라인 구동 유닛의 판독 워드라인 신호의 하강 에지가 다른 워드라인 구동 유닛의 기입 워드라인 신호의 하강 에지와 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성되는 시스템.
  12. 제8항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 기입 워드라인 신호의 하강 에지가 클록 신호의 하강 에지에 응답하여 전환하게 하도록 구성되는 시스템.
  13. 이동 통신 디바이스로서,
    메모리(505); 및
    상기 메모리에 연결된 프로세서(10) - 상기 프로세서는 임베디드 메모리(14, 22, 26)를 포함함 -
    를 포함하며,
    상기 임베디드 메모리(14, 22, 26)는,
    복수의 서브 어레이 블록들(203, 207)을 포함하는 스토리지 어레이(201) - 상기 서브 어레이 블록들 각각은 워드라인 구동 유닛(205, 209)을 포함하며, 상기 워드라인 구동 유닛은, 판독 동작을 개시하기 위한 판독 워드라인 신호 및 기입 동작을 개시하기 위한 기입 워드라인 신호를 발생시키고 이에 따라 소정의 워드라인 구동 유닛의 판독 워드라인 신호는 다른 워드라인 구동 유닛의 기입 워드라인과 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성됨 -
    를 포함하는 이동 통신 디바이스.
  14. 제13항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 판독 워드라인 신호를 발생시키고, 이에 따라 소정의 워드라인 구동 유닛의 판독 워드라인 신호의 상승 에지가 임의의 다른 워드라인 구동 유닛의 판독 워드라인 신호의 상승 에지와 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성되는 이동 통신 디바이스.
  15. 제13항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 기입 워드라인 신호를 발생시키고, 이에 따라 소정의 워드라인 구동 유닛의 기입 워드라인 신호의 상승 에지가 임의의 다른 워드라인 구동 유닛의 기입 워드라인 신호의 상승 에지와 동시에 한 로직 레벨로부터 또 다른 로직 레벨로 전환하지 않게 하도록 구성되는 이동 통신 디바이스.
  16. 제13항에 있어서, 각각의 워드라인 구동 유닛은 또한, 상기 기입 워드라인 신호의 하강 에지가 클록 신호의 하강 에지에 응답하여 전환하고, 상기 판독 워드라인 신호의 하강 에지가 사전결정된 분량의 시간 이후 전환하게 하도록 구성된 이동 통신 디바이스.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8400864B1 (en) * 2011-11-01 2013-03-19 Apple Inc. Mechanism for peak power management in a memory
US9875049B2 (en) * 2015-08-24 2018-01-23 Sandisk Technologies Llc Memory system and method for reducing peak current consumption
US9817595B2 (en) 2016-01-28 2017-11-14 Apple Inc. Management of peak power consumed by multiple memory devices
US10497321B2 (en) * 2017-10-31 2019-12-03 Wuhan China Star Optoelectronics Technology Co., Ltd. Image processing method and device thereof
US10580491B2 (en) 2018-03-23 2020-03-03 Silicon Storage Technology, Inc. System and method for managing peak power demand and noise in non-volatile memory array
US10522226B2 (en) 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network
US11803668B2 (en) * 2021-07-30 2023-10-31 Nvidia Corporation Isolating a region of a system on a chip for safety critical operations

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305494A (ja) 2007-06-07 2008-12-18 Toshiba Corp 半導体記憶装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
JPS618796A (ja) * 1984-06-20 1986-01-16 Nec Corp ダイナミツクメモリ
US4887240A (en) 1987-12-15 1989-12-12 National Semiconductor Corporation Staggered refresh for dram array
JPH01201897A (ja) * 1988-02-05 1989-08-14 Nec Corp ダイナミックメモリ
JPH02246149A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 半導体集積回路装置とその欠陥救済法
JPH02247892A (ja) 1989-03-20 1990-10-03 Fujitsu Ltd ダイナミックランダムアクセスメモリ
JPH10283781A (ja) * 1997-04-03 1998-10-23 Matsushita Electric Ind Co Ltd マルチポートメモリ
KR100554112B1 (ko) * 1997-05-30 2006-02-20 미크론 테크놀로지,인코포레이티드 256 메가 다이내믹 랜덤 액세스 메모리
JP3606041B2 (ja) * 1998-04-03 2005-01-05 松下電器産業株式会社 半導体記憶装置
JP2000030439A (ja) * 1998-07-13 2000-01-28 Mitsubishi Electric Corp 半導体記憶装置
US6563746B2 (en) 1999-11-09 2003-05-13 Fujitsu Limited Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode
KR100384775B1 (ko) 2000-11-23 2003-05-22 주식회사 하이닉스반도체 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로
JP2003030991A (ja) * 2001-07-12 2003-01-31 Sanyo Electric Co Ltd メモリ
JP2004253038A (ja) * 2003-02-19 2004-09-09 Renesas Technology Corp 半導体記憶装置
JP4958244B2 (ja) * 2006-09-15 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置
US8700830B2 (en) 2007-11-20 2014-04-15 Spansion Llc Memory buffering system that improves read/write performance and provides low latency for mobile systems
US9305609B2 (en) * 2008-04-30 2016-04-05 Micron Technology, Inc. System and method of command based and current limit controlled memory device power up
US8693267B2 (en) * 2008-12-24 2014-04-08 Stmicroelectronics International N.V. Signal synchronization in multi-voltage domains
US8014215B2 (en) * 2009-12-10 2011-09-06 International Business Machines Corporation Cache array power savings through a design structure for valid bit detection
US20110173462A1 (en) 2010-01-11 2011-07-14 Apple Inc. Controlling and staggering operations to limit current spikes
US8400864B1 (en) * 2011-11-01 2013-03-19 Apple Inc. Mechanism for peak power management in a memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305494A (ja) 2007-06-07 2008-12-18 Toshiba Corp 半導体記憶装置

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Publication number Publication date
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TW201320103A (zh) 2013-05-16
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US8649240B2 (en) 2014-02-11
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JP2013097859A (ja) 2013-05-20
KR20130048172A (ko) 2013-05-09

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