KR20190035946A - 하이브리드 메모리 디바이스 - Google Patents

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KR20190035946A
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케빈 제이. 라이언
커크 디. 프롤
두라이 비샤크 니르말 라마스와미
로버트 퀸
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마이크론 테크놀로지, 인크
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Abstract

하이브리드 메모리 디바이스에 대한 방법, 시스템 및 디바이스가 개시된다. 하이브리드 메모리 디바이스는 단일 기판 또는 다이 상에 휘발성 및 비-휘발성 메모리 셀들을 포함할 수 있다. 그들의 각각의 논리 저장 구성 요소들에 대해 비-휘발성 메모리 셀들은 강유전성 커패시터를 가질 수 있고 휘발성 메모리 셀들은 상유전성 또는 선형 유전 커패시터들을 가질 수 있다. 일부 예에서, 휘발성 메모리 셀들은 비-휘발성 메모리 셀들에 대한 캐시로서 사용될 수 있다. 또는 비-휘발성 메모리 셀들은 휘발성 메모리 셀들에 대한 백업으로 사용될 수 있다. 개별 다이들 대신 두 유형의 셀들을 단일 다이에 배치시킴으로써, 전력 소비 및 작동 속도와 관련된 성능 메트릭을 포함하여 다양한 성능 메트릭이 향상될 수 있다.

Description

하이브리드 메모리 디바이스
상호-참조
본 특허 출원은, 본원의 양수인에게 양도된 2016년 8월 31일자로 출원된 "하이브리드 메모리 디바이스"라는 명칭의 라이온(Ryan) 등의 미국 특허 출원 제15/252,886호의 우선권을 주장한다.
다음은 일반적으로 메모리 디바이스에 관한 것으로, 더 상세하게는 하이브리드 메모리 디바이스에 관한 것이다.
메모리 디바이스들은 컴퓨터, 무선 통신, 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스들에서 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 바이너리 디바이스(binary device)는 두 가지 상태들을 가지며, 종종 논리 "1" 또는 논리 "0"으로 표시된다. 다른 시스템에서는, 세 개 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에 상태를 기록하거나 프로그래밍할 수 있다.
RAM (Random Access Memory), ROM (Read Only Memory), 동적 RAM (DRAM), 동기식 동적 RAM (SDRAM), 강유전체 RAM(FeRAM), 자기 RAM (MRAM), 저항성 RAM (RRAM), 플래시 메모리 및 기타를 포함하는 다양한 종류의 메모리 디바이스들이 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성 일 수 있다. 비-휘발성 메모리, 예를 들어 플래시 메모리는 외부 전원이 없는 경우에도 장시간 동안 데이터를 저장할 수 있다. 예를 들어, DRAM과 같은 휘발성 메모리 디바이스는 외부 전원에 의해 주기적으로 리프레시되지 않는 한, 시간이 지남에 따라 저장 상태를 잃을 수 있다. 바이너리 메모리 디바이스는, 예를 들어, 충전 또는 방전된 커패시터를 포함할 수 있다. 그러나 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어, 저장된 정보가 손실될 수 있다. 휘발성 메모리의 특정 기능은 그러나 빠른 판독 또는 기록 속도와 같은 성능 이점을 제공하는 반면, 정기적인 새로 리프레시 없이 데이터를 저장하는 능력과 같은 비-휘발성 메모리의 기능이 유리할 수 있다.
휘발성 또는 비-휘발성 메모리를 사용할 지의 결정은 종종 메모리 디바이스를 사용하는 전자 디바이스의 어플리케이션에 특정적이다. 각 유형의 상대적인 이점과 단점으로 인해, 하나의 메모리 유형을 다른 메모리 유형보다 우선 선택하면 하나 이상의 메트릭(metric) 또는 특성에서 성능이 저하될 수 있다. 이것은 궁극적으로 전자 디바이스의 성능을 제한할 수 있다.
본 명세서의 개시는 다음의 도면들을 참조하고 포함한다:
도 1은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 예시적인 메모리 어레이를 도시한다.
도 2는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스에 의해 지원되는 메모리 셀의 회로 예를 도시한다.
도 3은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스에 의해 지원되는 강유전성 메모리 셀에 대한 예시적인 히스테리시스 그래프를 도시한다.
도 4는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 예시적인 메모리 어레이를 도시한다.
도 5는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 예시적인 메모리 어레이를 도시한다.
도 6은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 하이브리드 메모리 디바이스를 포함하는 시스템을 도시한다.
도 7a 내지 도 7c는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 형성하기 위한 예시적인 프로세스 흐름을 도시한다.
도 8은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 형성하기 위한 예시적인 프로세스 흐름을 도시한다.
도 9는 본 개시의 다양한 실시 예들에 따른 예시적인 하이브리드 메모리 디바이스의 블록 다이어그램을 도시한다.
도 10은 본 개시의 다양한 실시 예에 따른 하이브리드 메모리 디바이스를 지원하는 하이브리드 메모리 디바이스를 포함하는 시스템을 도시한다.
도 11 내지 도 13은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 동작시키는 방법 또는 방법들을 도시하는 흐름도이다; 그리고
도 14 내지 도 15는 본 개시의 다양한 실시 예에 따라 하이브리드 메모리 디바이스를 형성하는 방법 또는 방법들을 도시하는 흐름도이다.
휘발성 메모리 셀과 비-휘발성 메모리 셀을 단일 기판 또는 다이(die) 상에 결합하는 하이브리드 메모리 디바이스(hybrid memory device)가 개시된다. 하이브리드 디바이스는 다음과 같은 두 가지 메모리 기술들의 장점을 가질 수 있다: 비-휘발성 메모리 셀의 장기 저장과 결합된 휘발성 메모리 셀의 전형적인 고속 판독 및 기록 동작. 두 가지 유형들을 별도의 다이가 아닌 단일 다이 상에 또는 동일한 메모리 어레이 내에서 형성함으로써, 두 메모리 유형들 사이의 데이터 전송 대기 시간 감소, 전력 요구 사항 감소 및 메모리 디바이스의 면적 감소를 포함하는 다양한 성능 메트릭(metric)이 향상될 수 있으며, 이들 모두는 모바일 디바이스와 같은 전력-및-공간에 민감한 디바이스를 포함하여 많은 전자 디바이스와 관련될 수 있다.
하이브리드 메모리 디바이스는 휘발성 메모리 셀(예를 들어, 상유전성 커패시터(paraelectric capacitor)를 갖는 DRAM) 및 비-휘발성 메모리 셀(예를 들어, 강유전성 커패시터(ferroelectric capacitor)를 갖는 FeRAM)을 포함할 수 있다. DRAM은 지연(액세스 속도), 내구성(최대 액세스 수), 유효 전력 또는 RBER(raw bit error rates)을 포함하여 FeRAM에 비해 성능이 향상될 수 있다. 그러나 DRAM은 휘발성이며 리프레시 프로세스와 일정한 전원 공급이 필요하지만, FeRAM에는 리프레시 요구 사항이 없을 수 있다. 따라서, DRAM과 FeRAM을 조합함으로써, 메모리 디바이스는 양쪽의 긍정적인 속성을 결합할 수 있다.
단일 다이 상에서 두 메모리 유형들을 결합하면 더 많은 이점을 얻을 수 있다. 다이는 메모리 어레이를 구성하는 전자 회로가 형성되는 반도체 재료의 개별 부품으로 정의될 수 있다. 단일 반도체 웨이퍼는 다수의 다이들을 생성할 수 있으며, 웨이퍼는 프로세싱 후에 개별 다이들로 절단된다. 따라서, 하나의 프로세싱 흐름은 다이 상에 형성된 다수의 메모리 유형들을 갖는 단일 다이를 초래할 수 있으며, 이는 각각 다른 메모리 유형을 가진 두 개의 개별 다이보다 생산 비용이 저렴할 수 있다. 또한, 이는 분리된 DRAM 및 FeRAM 다이들을 사용하는 것에 비해 감소된 면적을 초래할 수 있다. 또한, 단일 다이 상의 메모리 셀들 사이의 이동 정보가 다양한 인터페이스, 구성 요소 및 제어기를 통해 제2 다이로 정보를 이동시키는 것보다 더 빠를 수 있기 때문에, 하이브리드 메모리 디바이스는 개별 메모리 다이들에 비해 감소된 지연을 가질 수 있다.
본원에서 설명된 일부 예들에서, 단일 메모리 어레이는 일부 상유전성 커패시터 또는 선형 커패시터를 갖는 강유전성 커패시터들을 주로 포함할 수 있다. 본원에 기술된 바와 같이, 상유전성 재료 또는 상유전성 커패시터를 기술하거나 논의하는 예시는 부가 적으로 또는 대안적으로 선형 재료들을 사용할 수 있거나 또는 선형 커패시터가 또한 사용될 수 있다. 예를 들어, 상유전성 커패시터는 FeRAM 어레이에 대한 DRAM 캐시로서 작용할 수 있다. FeRAM 셀들은 강유전성 재료를 판독하거나 기록하는 것에 의해 유발된 열화로 인해 더 이상 구별할 수 있는(differentiable) 논리 값들을 저장할 수 없는 내구성(endurance) 한계를 가질 수 있다. DRAM 캐시는 FeRAM 셀이 그 내구성 한계에 도달하는 것을 방지하는데 도움이 될 수 있는데, 이는 DRAM 셀의 상유전성 커패시터가 FeRAM 셀보다 훨씬 큰 내구성 한계를 가질 수 있기 때문이다. FeRAM 셀에 대한 판독 시도는 DRAM 셀에 캐싱될 수 있으며 동일한 FeRAM 셀의 향후 판독 시도는 DRAM 셀로 향하게 되어 FeRAM 셀에 액세스 할 필요가 없다. 부가적으로 또는 대안적으로, FeRAM 셀의 반복된 액세스 시도들이 검출 될 수 있고, 데이터가 DRAM 셀로 전송될 수 있으며, 이후의 액세스 시도가 DRAM 셀로 향할 수 있다. DRAM 캐시는 메모리 디바이스의 단일 로우(row), 메모리 뱅크 당 로우 또는 다양한 로우/컬럼(column) 조합의 형태를 취할 수 있다.
본원에 개시된 일부 예들에서, 개별 메모리 어레이들인, DRAM 및 FeRAM이 단일 다이 상에 형성될 수 있고, DRAM 어레이는 비-휘발성 FeRAM 어레이를 위한 캐시로서 작용할 수 있다. 따라서, DRAM 어레이는 신속하게 액세스 가능한 메모리로서 작용할 수 있고, FeRAM 어레이는 장기간 저장소로서 작용할 수 있다. 페이지(page)들과 같은 더 큰 양의 데이터는 두 어레이들 사이에서 스왑(swap)될 수 있다. 경우에 따라, 이러한 전송은 내부적으로(즉, 다이 상에서) 관리될 수 있으며, 따라서 분리된 다이 상의 개별 메모리 어레이들 사이에서 데이터를 이동시키는 것과 비교하여 지연 시간이 감소될 수 있다.
본원에 개시된 일부 예시들에서, FeRAM 어레이는 DRAM으로부터 FeRAM으로의 데이터의 전송에 의한 전력 중단(power interruption)의 경우에 DRAM 어레이에 대한 백업(back-up)으로서 작용할 수 있다. 별도의 DRAM 및 FeRAM 어레이들이 동일한 다이 상에 형성될 수 있다. DRAM 데이터의 일부 또는 전부는 FeRAM 어레이로 전송될 수 있다. 두 어레이들 모두 같은 다이에 있기 때문에, 이러한 전송은 데이터가 별도의 다이에 전송된 경우보다 빠르고 전력 소모가 적다. 이로 인해 전송 중에 전원을 공급하기 위한 추가 구성 요소의 필요성이 줄어들거나 제거될 수 있다.
상술된 개시의 특징들은 메모리 어레이와 관련하여 이하에서 더 설명된다. 이어서, 단일 다이 상에 휘발성 및 비-휘발성 메모리 셀을 포함하는 다양한 실시 예들에 대한 특정 예시들이 설명된다. 본 개시의 이들 및 다른 특징들은 하이브리드 메모리 디바이스와 관련된 장치 다이어그램들, 시스템 다이어그램들 및 흐름도를 참조하여 더 설명된다.
도 1은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 예시적인 메모리 어레이(array)(100)를 도시한다. 메모리 어레이(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태(state)들을 저장하도록 프로그래밍 가능한 메모리 셀들(105)을 포함한다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시되는 2 개의 상태들을 저장하도록 프로그래밍 될 수 있다. 어떤 경우에, 메모리 셀(105)은 2 개 이상의 논리 상태들을 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능 상태를 나타내는 전하를 저장하는 커패시터를 포함할 수 있다: 예를 들어, 충전된 및 비 충전된 커패시터는 각각 2 개의 논리 상태들을 나타낼 수 있다. 메모리 셀들(105)은 유전체 재료를 갖는 커패시터일 수 있다. 유전체 물질은 외부 전기장, 예를 들어 커패시터의 충전된 플레이트들에 의해 생성된 전계에 노출될 때 비-제로 전기 분극을 나타낸다. 유전체 재료는 선형 특성(예를 들어, 유전체 재료의 전류 및 전압 관계가 선형일 수 있음)을 갖는 재료를 포함할 수 있으며, 예시들에서 상유전성 재료로 지칭될 수 있다. 유전체 및 상유전성 재료는 강유전성 재료와 구별될 수 있다. 다른 경우, 메모리 셀(105)은 강유전성 재료를 갖는 커패시터를 포함할 수 있는 강유전성 메모리 셀일 수 있다. 강유전성 재료는 자발적인(spontaneous) 전기 분극을 가지며, 즉 전계가 없을 때 비-제로 분극을 갖는다. 강유전성 커패시터의 상이한 충전 레벨은 상이한 논리 상태를 나타낼 수 있다. 상유전성 및 강유전성 메모리 셀들(105)의 추가 세부 사항은 이하에서 설명된다.
메모리 셀들(105)의 판독 및 기록과 같은 동작들은 적절한 액세스 라인(110) 또는 비트 라인(115)을 활성화 또는 선택함으로써 수행될 수 있다. 액세스 라인은 또한 워드 라인(110)으로 지칭될 수 있고, 비트 라인(115)은 디지트 라인(115)으로 지칭될 수도 있다. 워드 라인 및 비트 라인, 또는 이들의 아날로그에 대한 참조는 이해 또는 동작의 손실 없이 상호 교환 가능하다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 단계는 각각의 라인에 전압을 인가하는 단계를 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 도전성 재료로 제조된다. 예를 들어, 워드 라인(110) 및 디지트 라인(115)은 금속(구리, 알루미늄, 금, 텅스텐 등), 금속 합금, 도전성 금속 화합물, 도전성-도핑된 반도체 또는 다른 도전성 물질로 제조될 수 있다. 도 1의 예에 따르면, 메모리 셀들(105)의 각각의 로우는 단일 워드 라인(110)에 접속되고, 메모리 셀들(105)의 각각의 컬럼은 단일 디지트 라인(115)에 접속된다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화시킴으로써(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가), 단일 메모리 셀(105)이 그들의 교차점에서 액세스될 수 있다. 메모리 셀(105)을 액세스하는 것은 메모리 셀(105)을 판독 또는 기록하는 것을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)의 교차는 메모리 셀의 어드레스로 지칭될 수 있다.
일부 아키텍처들에서, 셀의 논리 저장 디바이스, 예를 들어 커패시터는 선택 구성 요소(selection component)에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 구성 요소에 접속될 수 있으며, 선택 구성 요소를 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 접속될 수 있다. 워드 라인(110)을 활성화시키면 메모리 셀(105)의 커패시터와 이에 대응하는 디지트 라인(115) 사이의 전기적 연결 또는 폐회로가 된다. 그런 다음 디지트 라인은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스될 수 있다. 다른 예시들에서, 워드 라인(110)은 아래에 더 상세하게 설명되는 매립된(buried) 워드 라인일 수 있다. 다른 아키텍처들에서, 메모리 셀(105)은 워드 라인(110)과 비트 라인(115)의 교차(crossing) 사이에 위치될 수 있으며, 이것은 크로스-포인트 아키텍처라 불릴 수 있다. 기둥 구조(pillar structure)가 교차에 존재할 수 있고 워드 라인(110)과 비트 라인(115)을 분리할 수 있다. 그러한 경우에, 선택 구성 요소는 메모리 셀(105)과 통합될 수 있고, 즉, 워드 라인(110)은 선택 구성 요소의 동작을 직접 제어할 수 없다. 이에 대해서는 아래에서 더 자세히 설명된다.
메모리 셀(105)에 대한 액세스는 로우 디코더(row decoder)(120) 및 컬럼 디코더(column decoder)(130)를 통해 제어될 수 있다. 일부 예시들에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킨다. 마찬가지로, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킨다. 예를 들어, 메모리 어레이(100)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인들(110) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인들(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, WL_2 및 DL_3과 같은 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써, 그들의 교차점에서 메모리 셀(105)이 액세스될 수 있다. 일부 경우, 어레이(100)는 FeRAM 셀 및 DRAM 셀 모두를 포함할 수 있으며, 데이터는 셀들 사이에서 전송될 수 있다.
액세스 시, 메모리 셀(105)은 감지 구성 요소(125)에 의해 판독되거나 감지되어 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)에 액세스 한 후, 메모리 셀(105)의 커패시터는 그 대응하는 디지트 라인(115)으로 방전할 수 있다. 강유전성 커패시터의 경우, 방전은 강유전성 커패시터에 바이어싱 또는 전압 인가에 기초할 수 있으며, 반면에 DRAM 셀의 경우, 커패시터는 셀에 액세스하고 커패시터에 전압을 인가하지 않고 그 디지트 라인(115) 상으로 방전할 수 있다. 방전은 메모리 셀(105)의 저장 상태를 결정하기 위해 감지 구성 요소(125)가 기준 전압(도시되지 않음)과 비교할 수 있는 디지트 라인(115)의 전압 변화를 야기할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는다면, 감지 구성 요소(125)는 메모리 셀(105)의 저장된 상태가 논리 1라고 결정할 수 있으며 그 반대의 경우도 가능하다. 감지 구성 요소(125)는 래칭(latching)으로 지칭될 수 있는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 컬럼 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105)은 관련된 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써 설정 또는 기록될 수 있다-즉 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력(135)을 수용할 수 있다. DRAM 메모리 셀(105) 또는 FeRAM 셀(105)을 기록하는 것에 대해서는 이하에서보다 상세히 설명된다.
일부 메모리 아키텍처들에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있고, 재-기록 또는 리프레시 동작이 수행되어 원래의 논리 상태를 메모리 셀(105)로 복원시킬 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태를 손상시킬 수 있다. 따라서 논리 상태는 감지 동작 후에 재-기록될 수 있다. 또한, 단일 워드 라인(110)을 활성화시키면 그 로우의 모든 메모리 셀들의 방전을 초래할 수 있고; 따라서, 로우의 몇몇 또는 모든 메모리 셀들(105)은 재-기록될 필요가 있을 수 있다.
DRAM을 비롯한 일부 메모리 아키텍처들은 외부 전원으로 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전될 수 있으며 이로 인해 저장된 정보가 손실될 수 있다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 빈도는 비교적 높을 수 있으며, 예를 들어 DRAM 어레이에 대해 초당 수십 회의 리프레시 동작이 있어 상당한 전력 소비를 초래할 수 있다. 갈수록 더 큰 메모리 어레이들이 증가함에 따라, 전력 소비가 증가하면 특히 배터리와 같은 유한 전원에 의존하는 모바일 디바이스의 경우 메모리 어레이의 배치 또는 작동이 방해 받을 수 있다(예를 들어, 전원 공급, 발열, 재료 제한 등). 강유전성 커패시터를 갖는 메모리 셀들(105)은 다른 메모리 아키텍처들에 비해 성능이 개선될 수 있는, 예를 들어, 비-휘발성과 같은 유리한 특성을 가질 수 있다. 본원에서 설명된 바와 같이, 단일 다이 상에 DRAM 및 FeRAM 메모리 셀들을 조합함으로써, 메모리 디바이스는 양 메모리 유형들의 긍정적인 속성들을 가질 수 있다.
메모리 제어기(140)는 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성 요소(125)와 같은 다양한 구성 요소들을 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재-기록, 리프레시 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 전위들을 생성하고 제어할 수 있다. 메모리 어레이(100) 내의 하나, 다수, 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있으며; 예를 들어, 메모리 어레이(100)의 다수의 또는 모든 셀들은 모든 메모리 셀들(105) 또는 메모리 셀들(105)의 그룹이 단일 논리 상태로 설정되는 리셋 동작 중에 동시에 액세스될 수 있다. 메모리 제어기(140)는 또한 FeRAM 셀(105)과 DRAM 셀(105) 사이에서 데이터를 전송하기 위해 외부 지시(external indication)를 수신할 수 있다(예를 들어, 사용자 또는 소프트웨어로부터).
도 2는 본 발명의 다양한 실시 예들에 따른 메모리 셀(105)을 포함하고 하이브리드 메모리 디바이스를 지원하는 예시적인 회로(200)를 도시한다. 회로(200)는 일 타입의 메모리 셀 아키텍처를 나타낼 수 있다. 회로(200)는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a) 및 감지 구성 요소(125-a)를 포함하여, 이는 도 1을 참조하여 기술된 바와 같은 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 구성 요소(125)의 예시일 수 있다. 메모리 셀(105-a)은 제1 플레이트, 셀 플레이트(230) 및 제2 플레이트, 셀 하부(215)를 갖는 커패시터(205)와 같은 논리 저장 구성 요소를 포함할 수 있다. 셀 플레이트(230) 및 셀 하부(215)는 그 사이에 배치된 강유전성 재료 또는 상유전성 재료를 통해 용량성으로(capacitively) 결합될 수 있다. 셀 플레이트(230) 및 셀 하부(215)의 방향은 메모리 셀(105-a)의 동작을 변경하지 않고 플립(flip)될 수 있다. 회로(200)는 또한 선택 구성 요소(220) 및 기준 신호(225)를 포함한다. 도 2의 예에서, 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스될 수 있고 셀 하부(215)는 디지트 라인(115-a)을 통해 액세스될 수 있다. 다른 경우, 플레이트 라인(210)은 존재하지 않을 수 있다. 예를 들어, 상유전성 재료를 갖는 DRAM 메모리 셀은 디지트 라인(115-a)만으로 동작될 수 있다. 전술한 바와 같이, 다양한 상태들이 커패시터(205)를 충전 또는 방전시킴으로써 저장될 수 있다.
커패시터(205)의 저장된 상태는 회로(200)에 나타난 다양한 요소들을 동작시킴으로써 판독되거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신할 수 있다. 예를 들어, 선택 구성 요소(220)가 비활성화될 때, 커패시터(205)는 디지트 라인(115-a)으로부터 절연될 수 있고, 선택 구성 요소(220)가 활성화될 때 커패시터(205)는 디지트 라인(115-a)에 접속될 수 있다. 선택 구성 요소(220)를 활성화하는 것은 메모리 셀(105-a)을 선택하거나 액세스하는 것으로 지칭될 수 있다. 몇몇 경우, 선택 구성 요소(220)는 트랜지스터이고, 그 동작은 워드 라인(110-a)을 사용하여 트랜지스터 게이트에 전압을 인가함으로써 제어되고, 여기서 상기 전압 크기는 트랜지스터의 임계 크기보다 크다. 일부 예시들에서, 선택 구성 요소(220) 및 커패시터(205)의 위치는 스위칭될 수 있어, 선택 구성 요소(220)는 플레이트 라인(210)과 셀 플레이트(230) 사이에 연결되고 커패시터(205)는 디지트 라인(115-a)과 선택 구성 요소(220)의 다른 단자 사이에 있을 수 있다. 이들 예시들에서, 선택 구성 요소(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신 상태를 유지할 수 있다. 이 구성은 판독 및 기록 동작들을 위한 대체 타이밍 및 바이어싱과 관련될 수 있다.
메모리 셀(105-a)이 커패시터(205)의 플레이트들 사이에 강유전성 재료를 가지면, 이하에서 더 상세히 설명되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)에 접속 시 방전되지 않을 수 있다. 강유전성 커패시터(205)에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하기 위해 바이어싱될 수 있고, 전압이 플레이트 라인(210)에 인가될 수 있다. 이러한 바이어스는 선택 구성 요소(220)를 활성화시킨 후에 적용될 수 있거나 바이어스가 셀 플레이트(230)에 지속적으로 적용될 수 있다. 바이어싱 플레이트 라인(210)은 커패시터(205) 양단에 전압 차를 초래할 수 있으며, 이는 커패시터(205) 상의 저장된 전하의 변화를 초래할 수 있다. 저장된 전하의 변화의 크기는 커패시터(205)의 초기 상태-예를 들어 초기 상태가 논리 1 또는 논리 0을 저장하는지 여부에 의존할 수 있다. 이는 저장된 논리 상태를 결정하는데 사용될 수 있는 커패시터(205)에 저장된 전하에 기초하여 디지트 라인(115-a)의 전압의 변화를 유도할 수 있다.
메모리 셀(105-a)이 커패시터(205)의 플레이트들 사이에 선형 또는 상유전성 재료를 갖는 경우, 커패시터(205)는 선택 구성 요소(220)가 활성화된 후에 디지트 라인(115-a)으로 방전할 수 있다. 즉, 플레이트 라인(210)은 존재하지 않을 수 있고, 메모리 셀(105-a)은 일부 예시들에서는 커패시터(230)에 외부 바이어스를 인가하지 않고 감지될 수 있다.
디지트 라인(115-a)의 전압의 변화는 그 고유의 커패시턴스에 의존할 수 있는데-예를 들어, 디지트 라인(115-a)에 에너지가 공급됨에 따라, 일부 유한 전하가 디지트 라인(115-a)에 저장될 수 있고, 결과적인 디지트 라인의 전압은 디지트 라인(115-a)의 고유 커패시턴스에 의존한다. 고유 커패시턴스는 디지트 라인(115-a)의 치수를 포함하는 물리적 특성에 의존할 수 있다. 디지트 라인(115-a)은 많은 메모리 셀들(105)을 연결할 수 있으므로, 디지트 라인(115-a)은 무시할 수 없는 커패시턴스(예를 들어, 피코패럿(pF) 정도)를 초래하는 길이를 가질 수 있다. 결과적인 디지트 라인(115-a)의 전압은 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 감지 구성 요소(125-a)에 의해 기준(예를 들어, 기준 라인(225)의 전압)과 비교될 수 있다.
감지 구성 요소(125-a)는 래칭(latching)이라고도 지칭되는 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 감지 구성 요소(125-a)는 디지트 라인(115-a)의 전압을 수신하여 기준 전압으로 지칭될 수 있는 기준 신호(225)와 비교하는 감지 증폭기를 포함할 수 있다. 감지 구성 요소(125-a)는 감지 증폭기의 출력 또는 디지트 라인(115-a)의 전압, 또는 양자를 래칭할 수 있다. 메모리 셀(105-a)의 래칭된 논리 상태는 예를 들어, 도 1을 참조하여 출력(135)으로서 컬럼 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105-a)을 기록하기 위해, 전압이 커패시터(205) 양단에 인가될 수 있다. 다양한 방법들이 사용될 수 있다. 일부 예시들에서, 선택 구성 요소(220)는 커패시터(205)를 디지트 라인(115-a)에 전기적으로 연결하기 위해 워드 라인(110-a)을 통해 활성화될 수 있다. 강유전성 커패시터(205)에 대해, 전압은 셀 플레이트(230)(플레이트 라인(210)을 통해) 및 셀 하부(215)(디지트 라인(115-a)을 통해)의 전압을 제어함으로써 커패시터(205)의 양단에 인가되어 커패시터(205) 양단에 양 또는 음 전압을 인가할 수 있다. 선형 또는 상유전성 커패시터(205)의 경우, 셀 플레이트(230)는 가상으로(virtually) 접지되고, 커패시터(205)는 디지트 라인(115-a)을 사용하여 셀 하부(215)에 전압을 인가함으로써 충전될 수 있다.
도 3은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 메모리 셀들에 대한 다양한 재료들의, 그래프(300)를 사용하는, 예시적인 전기적 특성들을 나타낸다. 그래프(300-a)는 강유전성 재료에 대한 예시적인 히스테리시스 곡선(hysteresis curve)을 도시하고, 그래프(300-b)는 선형 재료(335) 및 상유전성 재료(340)의 예시적인 분극을 도시한다. 그래프들(300)은 전압 차이(V)의 함수로서 커패시터(예를 들어, 도 2의 커패시터(205))에 저장된 전하(Q)를 나타낸다.
강유전성 재료는 자발적인 전기 분극을 특징으로 하며, 즉, 전계가 없을 때 비-제로 전기 분극을 유지한다. 대조적으로, 선형 또는 상유전성 재료는 외부 전계의 존재 하에서만 분극을 나타낸다. 강유전성 커패시터 내의 전기적 분극은 커패시터 단자들을 통해 반대 전하를 끌어 당기는 강유전성 재료의 표면에서 순 전하를 초래한다. 따라서, 전하가 강유전성 재료와 커패시터 단자들의 인터페이스에서 저장된다. 전기적 분극은 비교적 장시간 동안 외부에서 인가된 전계가 없을 때, 심지어 무기한으로, 유지될 수 있기 때문에, 예를 들어 DRAM 어레이들에 채용된 상유전성 커패시터들과 비교하여 전하 누설(charge leakage)이 상당히 감소될 수 있다. 이것은 상술한 바와 같이 일부 DRAM 아키텍처들에 비해 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
그래프(300-a)에 도시된 바와 같이, 강유전성 재료는 제로 전압 차이로 양 또는 음의 전하를 유지할 수 있고, 두 가지 가능한 충전 상태: 즉 충전 상태(305) 및 충전 상태(310)를 초래할 수 있다. 도 3의 예에 따르면, 충전 상태(305)는 논리 0을 나타내고 충전 상태(310)는 논리 1을 나타낸다. 일부 예시들에서, 각각의 충전 상태들의 논리 값들은 반전될 수 있다.
강유전성 재료의 전기 분극을 제어함으로써, 따라서 전압을 인가함으로써 커패시터 단자들 상의 전하를 제어함으로써 논리 0 또는 논리 1이 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 순(net) 양 전압(315)을 인가하면 충전 상태(305-a)에 도달할 때까지 전하가 축적된다. 전압(315)을 제거하면, 충전 상태(305-a)는 제로 전압 전위에서 충전 상태(305)에 도달 할 때까지 경로(320)를 따른다. 유사하게, 충전 상태(310)는 순 전압(325)을 인가함으로써 기록되며, 이는 충전 상태(310-a)를 초래한다. 음의 전압(325)을 제거한 후에, 충전 상태(310-a)는 제로 전압에서 충전 상태(310)에 도달 할 때까지 경로(330)를 따른다. 충전 상태들(305 및 310)는 또한 잔류(remnant) 분극 (Pr) 값들, 예를 들어 외부 바이어스(예를 들어, 전압)를 제거할 때 잔여 분극(따라서 전하)으로 지칭될 수 있다. 보자 전압(coercive voltage)은 전하(또는 분극)가 0인 전압이다.
본원에서 논의된 메모리 셀들(105)의 강유전성 재료는 하프늄(hafnium), 지르코늄(zirconium) 또는 산소, 또는 이들의 임의의 조합물을 포함하는 화합물일 수 있다. 예를 들어, 그것은 산화 하프늄 또는 지르코니아를 포함할 수 있다. 이러한 강유전성 재료는 메모리 셀(105)의 치수를 감소 시키는데 유리할 수 있다. 예를 들어, 일부 강유전성 재료들은 치수가 줄어들 때 강유전성 특성을 잃을 수 있다. 일부 경우에, 적어도 하나의 치수가 100 nm 미만인 강유전체 재료는 강유전성 특성을 나타내지 않을 수 있다. 그러나, 산화 하프늄 또는 지르코니아를 포함하는 강유전성 재료는, 예를 들어, 100 nm 미만의 두께를 갖는 박막과 같이, 작은 치수를 갖는 구성 요소에서 그들의 강유전성 특성을 계속 나타낼 수 있다.
그래프(300-b)는 선형 재료(335) 및 상유전성 재료(340)에 대한 예시적인 분극 곡선을 도시한다. 도시된 바와 같이, 선형 재료(335)의 전하(Q)는 인가된 전압(V)에 대해 선형이다. 상유전성 재료(340)는 전압에 비선형 전하를 나타낸다. 그러나, 분극 커브(300-a)에 도시된 강유전성 재료와 비교할 때, 선형 재료(335) 및 상유전성 재료(340) 모두는 제로 전압에서 제로 전하를 갖는다. 상이한 논리 상태들은 비선형 전압을 선형 재료(335) 또는 상유전성 재료(340)를 갖는 커패시터에 인가함으로써 저장될 수 있다. 예를 들어, 충전 상태(305-b 및 305-c)는 각각 선형 재료(335) 및 상유전성 재료(340)에 대한 논리 0을 나타낼 수 있다. 음 전압을 사용할 수도 있다. 0의 전하(충전 상태(310-b))는 선형 재료(335) 및 상유전성 재료(340)에 대한 논리 1을 나타낼 수 있다. 커패시터는 충전될 때 0이 아닌 전압을 가지므로 전자가 커패시터에서 누설되는 것이 에너지 적으로 유리할 수 있다. 따라서, 저장된 전하는 0 충전에 도달할 때까지 누설될 수 있고- 즉, 논리 0이 논리 1이 되고-저장된 논리 상태가 손상되거나 손실된다. 따라서, 선형 재료(335) 및 상유전성 재료(340)는 "휘발성 메모리"로 지칭될 수 있다.
도 4는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 예시적인 메모리 어레이(100-a)를 도시한다. 메모리 어레이(100-a)는 도 1을 참조하여 기술된 메모리 어레이(100)의 예시일 수 있다. 메모리 어레이(100-a)는 메모리 셀들(105-b 및 105-c), 워드 라인들(110-b 및 110-c) 및 비트 라인(115-b)를 포함하고, 이는 도 1 및 도 2를 참조하여 기술된 바와 같은 메모리 셀(105), 워드 라인(110) 및 비트 라인(115)의 예시일 수 있다. 메모리 어레이(100-a)는 또한 강유전성 커패시터를 갖는 다수의 메모리 셀들(105)에 공통으로 연결된 플레이트 라인(210-a)을 포함한다. 플레이트 라인(210-a)은 도 2를 참조하여 플레이트 라인(210)의 일 예시일 수 있다. 메모리 어레이(100-a)는 또한 도 2를 참조하여 선택 구성 요소(220)의 일 예시일 수 있는 선택 구성 요소들(220-a 및 220-b)을 포함한다. 메모리 셀들(105-b 및 105-c)을 포함하는 메모리 어레이(100-a)는 단일 다이일 수 있는 기판(405) 상에 형성될 수 있다. 메모리 셀들(105-c)은 예를 들어, 메모리 셀들(105-b)이 그들의 내구성 한계에 도달하는 것을 방지하기 위해 메모리 셀들(105-b)에 대한 캐시로서 작용할 수 있다.
메모리 셀(105-b)은 강유전성 커패시터를 가질 수 있으며, 따라서 FeRAM 셀(105)로 지칭될 수 있다. 일부 경우, 강유전성 재료는 하프늄 또는 지르코늄 또는 산소의 화합물, 또는 이들의 임의의 조합물일 수 있으며; 예를 들어, 도 3을 참조하여 논의된 바와 같이 산화 하프늄 또는 지르코니아로 구성될 수 있다. 메모리 셀(105-c)은 상유전성 커패시터를 가질 수 있고 DRAM 셀(105)로 지칭될 수 있다. 메모리 셀(105-c)은 커패시터의 한 단자가 접지되거나 가상으로 접지될 수 있다.
FeRAM은 DRAM에 비해 제한된 내구성을 가질 수 있으며, 즉, FeRAM 셀(105-b)은 그것이 수명 동안 지원할 수 있는 제한된 수의 판독 또는 기록 사이클을 가질 수 있는 반면, DRAM 셀(105-c)은 무제한 또는 효과적으로 무한 내구성을 가질 수 있다. 예를 들어, FeRAM 셀(105-b)의 판독 및 기록은 그 강유전성 커패시터를 서서히 저하 시키지만, DRAM 셀(105-b)의 판독 및 기록은 상유전성 커패시터를 저하시키지 않을 수 있다. 일부 경우에, FeRAM 어레이의 내구성은 메모리 셀들의 작은 부분이 그들의 내구성 한계를 적용 받는 일부 배치 또는 사용에는 불충분 할 수 있다. 예를 들어, FeRAM 셀(105-b)은 많은 일반적인 전자 어플리케이션들에 적합한 내구성 한계를 가질 수 있지만; 그러나, 악의적인 공격(예를 들어, 컴퓨터 바이러스 또는 무단 액세스로 인해)은 메모리 셀(105)이 그들의 내구 한계에 도달할 때까지 메모리 셀(105)을 연속적으로 판독 또는 기록함으로써 메모리를 파괴하려고 시도할 수 있다. 따라서, DRAM 캐시는 이러한 상황을 수용하고 FeRAM을보다 광범위하게 배치할 수 있도록 메모리 어레이(100-a)의 FeRAM 셀(105-b)과 통합될 수 있다.
메모리 어레이(100-a)의 예시적인 호스트 디바이스는 모바일 디바이스 또는 스마트 폰일 수 있다. 메모리 어레이(100-a)는 모바일 디바이스에서 전형적인 DRAM 어레이 대신에 사용될 수 있다. 메모리 어레이(100-a)는 DRAM 어레이에 필적하지만 리프레시 동작의 결핍으로 인해 거의 대기 전력이 없는 밀도, 대역폭 및 내구성을 가질 수 있으며, 이는 배터리 수명을 증가시키고 대기 상태 또는 전원이 공급되지 않은 상태(예를 들어, '오프')에 이어 즉각적인-온(instant-on) 동작을 허용할 수 있다. 또한, 메모리 어레이(100-a)의 DRAM 캐시는 FeRAM 셀(105-b)의 내구성을 증가시키고 악의적인 공격으로 인한 파괴를 방지할 수 있다.
메모리 어레이(100-a)는 다양한 비율로 강유전성 메모리 셀들(105-b) 및 상유전성 메모리 셀들(105-c) 모두를 포함할 수 있다. 예를 들어, 메모리 어레이(100-a)는 상 유전성 메모리 셀들(105-c)의 하나, 둘, 셋 또는 그 이상의 로우 또는 컬럼 또는 둘 모두를 포함할 수 있고, 어레이의 나머지는 강유전성 메모리 셀들(105-b)일 수 있다. 따라서, 기판(405)은 제1 유형의 커패시터를 포함하는 메모리 셀(105-b) 및 제1 유형의 커패시터와 다른 제2 유형의 커패시터를 포함하는 제2 메모리 셀(105-c)을 포함할 수 있다. 일부 예시들에서, 두 유형의 커패시터들은 리세스(recess)들일 수 있다. 본원에서 사용된 용어 "리세스(recess)"는 기판의 특성, 부분 또는 양태를 지칭할 수 있다. 따라서, 기판(405)은 제1 유형의 커패시터를 포함하는 제1 리세스 내에 형성된 제1 메모리 셀 및 제1 유형의 커패시터와 다른 제2 유형의 커패시터를 포함하는 제2 리세스 내에 형성된 제2 메모리 셀을 포함할 수 있다. 메모리 셀들(105-b 및 105-c)은 서로 및/또는 메모리 제어(140)와 전자 통신할 수 있어, 예를 들어, 데이터가 메모리 셀들(105) 사이에서 전송될 수 있다.
어떤 경우에, 메모리 셀(105-b)은 비-휘발성 메모리 셀일 수 있고 메모리 셀(105-c)은 휘발성 메모리 셀일 수 있다. 예를 들어, 메모리 셀(105-b)은 강유전성 재료를 포함할 수 있고, 메모리 셀(105-c)은 상유전성 재료를 포함할 수 있다.
비록 DRAM 셀(105-c)이 FeRAM 셀(105-b)과 동일한 디지트 라인(115-b)에 공통으로 접속되는 것으로 도 4에 도시되어 있지만, 이것은 모든 경우에 해당하지 않을 수도 있다. 예를 들어, DRAM 셀(105-c)은 임의의 FeRAM 셀(105)과 분리된 디지트 라인(115)에 접속될 수 있고, 이는 FeRAM 셀들(105) 및 DRAM 셀들(105)에 사용되는 다양한 감지 구조를 수용할 수 있다.
강유전성 메모리 셀이 그의 내구성 한계에 도달하는 것을 방지하기 위해, FeRAM 셀(105-b)에 저장된 데이터는 DRAM 셀(105-c)에 캐싱될 수 있다. 예를 들어, 악의적인 공격은 셀이 그의 내구 한계에 도달할 때까지 판독 동작을 연속적으로 수행함으로써 FeRAM 셀(105-b)을 파괴하려고 시도할 수 있다. FeRAM 셀(105-b)에 저장된 데이터를 캐싱하는 것은 그의 파괴를 방지할 수 있다. 예를 들어, 메모리 어레이(100-a)는 강유전성 커패시터를 가질 수 있는 메모리 셀(105-b)에 대한 판독 요청을 수신할 수 있으며, 메모리 셀(105-b)에 저장된 데이터를 상유전성 커패시터(예를 들어, 메모리 셀(105-c))를 포함하는 제2 메모리 셀로 전달할 수 있으며, 메모리 셀(105-b)의 판독 요청을 수신하는 것에 기초하여 메모리 셀(105-b)로부터 메모리 셀(105-c)로 데이터가 전송된다. 메모리 셀(105-c)은 직접 연결 또는 다른 구성 요소들 또는 디바이스들을 포함하는 회로 경로를 통해 메모리 셀(105-b)과 전자 통신할 수 있다. 메모리 셀들(105)은 각각 메모리 제어기(140)와 전자 통신할 수 있다. 데이터를 전송하는 단계는 메모리 셀(105-b)에 저장된 논리 값을 판독하고 논리 값을 메모리 셀(105-c)에 기록하는 단계를 포함할 수 있다.
메모리 어레이(100-a)는 메모리 셀(105-b)로부터 메모리 셀(105-c)로 데이터를 전송하는 것에 기초하여 메모리 셀(105-b)의 판독 시도를 메모리 셀(105-c)로 향하게 할 수 있다. 즉, FeRAM 셀(105-b)의 후속 판독 동작은 FeRAM 셀(105-b)에 더 액세스하지 않고 DRAM 셀(105-c)로부터 서비스될 수 있다. 결과적으로, 메모리 셀(105-b)의 장래의 액세스는 그의 사이클 수명에 영향을 미치지 않을 것이다. 일부 예시들에서, FeRAM 셀(105-b)과의 일관성(coherency)을 보장하기 위해 다른 캐시 방법들이 사용될 수 있으나, 이들 방법들은 FeRAM 셀(105-b)과 DRAM(105-c) 셀이 동일한 기판(405) 상에 공동으로 배치되기 때문에 개선될 수 있다.
메모리 어레이(100-a) 작동에서, 다수의 메모리 셀들(105)이 동시에 액세스될 수 있다. 예를 들어, 메모리 어레이(100-a)는 메모리 셀들의 다수의 로우들을 포함할 수 있고, 각 로우는 공통 액세스 라인(예를 들어, 워드 라인(110-b 또는 110-c))을 포함하고, 메모리 셀(105)의 전체 로우는 공통 액세스 라인을 활성화시킴으로써 단일 액세스 동작 동안 판독되거나 기록될 수 있다. 이와 같이, 다수의 FeRAM 셀들(105)이 캐싱될 수 있다. 즉, 메모리 셀들(105-b)(예를 들어, 워드 라인(110-b)에 연결된 셀들)의 전체 로우는 동시에 액세스될 수 있다. 그들의 논리 값들은 DRAM 셀들(105-c)(예를 들어, 워드 라인(110-c)에 연결된 셀들)에 캐싱될 수 있다. 예를 들어, 적어도 하나의 로우는 상유전성 커패시터들(예를 들어, 워드 라인(110-c)에 연결된 메모리 셀들(105-c))을 포함할 수 있는 메모리 셀들(105)을 가질 수 있고, 로우들의 나머지는 강유전성 커패시터들(예를 들어, 워드 라인(110-b)에 연결된 메모리 셀들(105-b))을 갖는 메모리 셀들을 포함할 수 있다. 메모리 어레이(100-a)는 다수의 컬럼들을 또한 포함할 수 있으며, 각각의 컬럼은 디지트 라인(115-b)과 같은 공통 디지트 라인을 가질 수 있다. 일부 예시들에서, 적어도 하나의 로우 및 적어도 하나의 컬럼은 강유전성 커패시터들(예를 들어, 메모리 셀들(105-c))을 포함하는 메모리 셀들을 포함하고 메모리 어레이(100-a)의 로우들의 나머지 또는 컬럼들의 나머지 또는 둘 모두는 상유전성 커패시터들을 갖는 메모리 셀들을 포함할 수 있다. 다른 로우 및 컬럼 조합이 가능하다.
일부 경우에, 메모리 어레이(100-a)는 매립된 워드 라인을 포함할 수 있다. 예를 들어, 워드 라인들(110-b 및 110-c)은 메모리 셀(105)의 커패시터들(205) 아래에 배치될 수 있다. 매립된 워드 라인(110)은 두 개의 메모리 셀들(105)의 커패시터들 사이에 배치되어 이들과 전자 통신할 수 있다. 두 개의 메모리 셀들(105)은 공통 접점을 통해 디지트 라인(115)과 전자 통신할 수 있다. 따라서, 매립된 워드 라인(110)은 디지트 라인(115)에 연결되지 않을 수 있고, 이는 총 커패시턴스 및 그에 따라 메모리 셀(105)을 동작시키는 전체 전력을 감소시킬 수 있다.
일부 예시들에서, 악의적인 공격은 다른 셀들이나 다른 로우들을 사이를 번갈아 가며 DRAM 캐시의 단일 로우를 피할 수 있다. 즉, FeRAM 셀들(105-b)의 제2 로우에 액세스함으로써, 이러한 셀들은 이전에 캐싱된 FeRAM 셀(105-b)의 제1 로우를 오버라이팅(overwriting)함으로써 캐시될 수 있다. 그러나, DRAM 캐시는 FeRAM 셀들(105-b)을 파괴하는 데 필요한 시간을 증가시키기 위해 크기가 증가될 수 있다. 예를 들어, 어레이(100-a)는 FeRAM 셀들(105-b)의 하나의 로우보다 많은 것이 캐싱될 수 있도록 DRAM 셀들(105-c)의 하나의 로우보다 많은 것을 포함할 수 있다. 따라서, FeRAM 셀들(105-b)의 제2 세트가 판독되면, 그들의 데이터는 DRAM 셀들(105-c)의 제2 세트에 저장될 수 있다. FeRAM 셀들(105-b)의 세트 중 하나에 대한 판독 시도들은 적절한 DRAM 셀들(105-c)로 보내질 수 있다. 이것은 메모리 셀(105)을 파괴하는 시간의 절반으로 감소될 수 있다. 일반적으로, 두 개의 DRAM 로우들(105-c) 보다 많은 것이 FeRAM 셀들(105-b)에 대한 캐시로서 사용될 수 있으며, 메모리 셀(105)을 파괴하는 시간을 더 감소시킨다.
따라서, 캐시의 크기는 FeRAM 셀들(105-b)에 대한 내구성 한계뿐만 아니라 반복된 액세스로부터의 보호가 요구되는 타겟 액세스 패턴에 기초하여 결정될 수 있다. 예를 들어, 제1 경우는 전체 디바이스에 대한 DRAM 셀들(105)의 단일 로우를 포함할 수 있으며, 이는 제품의 수명 동안 연속적으로 동일한 로우에 액세스하는 극단적인 경우에 대해 보호할 수 있다. 다른 경우에는 메모리 뱅크 당 로우 또는 다양한 로우 또는 컬럼 조합들을 포함할 수 있다. 일반적으로, 액세스 시도들이 더 큰 수의 로우들에 걸쳐 퍼질 수 있기 때문에, FeRAM 셀들(105-b)에 대한 DRAM 셀들(105-c)의 비율은 비교적 작을 수 있어, 단일 FeRAM 셀(105-b)에 대한 내구성 한계를 초과할 위험을 감소시킨다.
캐싱을 트리거하는 다른 방법들이 사용될 수 있다. 예를 들어, 각각의 판독 동작을 캐싱하는 대신에, 액세스 시도들(판독 또는 기록)의 소정의 임계 값이 충족되거나 초과된 후에 메모리 셀들이 캐싱될 수 있다. 즉, 메모리 어레이(100-a) 또는 메모리 어레이(100-a)에 대한 제어기는 강유전성 커패시터를 포함할 수 있는 메모리 셀(105-b)의 다수의 액세스 동작들이 임계 값을 만족하거나 초과한다고 결정할 수 있다. 그 다음, 메모리 어레이(100-a)는 메모리 셀(105-b)로부터 상유전성 커패시터를 포함하는 제2 메모리 셀(예를 들어, 메모리 셀(105-c))로 데이터를 전송할 수 있으며, 여기서 메모리 셀(105-b)이 임계 횟수로 액세스되었다는 결정에 기초하여 메모리 셀(105-b)로부터 메모리 셀(105-c)로 데이터가 전송된다. 메모리 셀들(105)은 서로 또는 메모리 제어기와(140) 전자 통신할 수 있고 또는 두 가지 모두 가능하다. 그 다음, 메모리 어레이(100-a)는 메모리 셀(105-b)로부터 메모리 셀(105-c)으로 데이터를 전송하는 것에 기초하여 메모리 셀(105-b)의 액세스 시도를 메모리 셀(105-c)로 향하게 할 수 있다. 이는 캐싱 단계가 덜 빈번하게 수행되기 때문에 모든 판독 동작을 캐싱하는 것에 비해 향상된 성능을 제공할 수 있다.
제어기의 카운터 또는 부분은 메모리 셀(105-b)의 각각의 액세스 시도를 카운트할 수 있고, 메모리 어레이(100-a)는 액세스 동작들의 수가 임계 값을 만족하는지 또는 초과하는지 결정할 수 있다. 일부 경우에, 임계 값은 0일 수 있으므로 각 액세스 시도는 위에서 설명한대로 캐싱된다. 다른 양의 임계 값들도 가능하다. 다른 경우에, 타이머는 액세스 동작들 사이의 시간 간격을 결정할 수 있고, 메모리 어레이(100-a)는 액세스 동작들 사이의 시간 간격이 임계 시간 주기보다 작은 것으로 결정할 수 있다. 또는 메모리 어레이(100-a)는 액세스 동작들의 속도(rate)가 임계 속도를 만족하거나 초과 하는지를 결정할 수 있다. 예를 들어, 카운터 및 타이머는 모두 액세스 시도들의 속도를 결정하는 데 사용될 수 있다. 임계 값은 제조자에 의해 미리 결정되거나 사용자에 의해 프로그래밍될 수 있다. 반복된 액세스 시도들을 감지하는 다른 방법이 사용될 수 있다. 또한, 메모리 셀들(105)의 로우 내의 임의의 메모리 셀(105)의 액세스 시도 또는 메모리 셀들(105)의 뱅크로의 액세스 시도에 기초하여 카운터는 증가되거나 또는 타이머가 동작될 수 있다.
DRAM 셀들(105-c)은 또한 기록 프로세스 동안 FeRAM 셀들(105-b)을 보호하는데 사용될 수도 있다. 예를 들어, 논리 값이 FeRAM 셀(105-b)에 기록되는 경우, 데이터는 FeRAM 셀(105-b)뿐만 아니라 DRAM 셀(105-c)에 기록될 수 있다. 동일한 FeRAM 셀(105-b)이 다시 기록되는 경우, 그 요청은 FeRAM 셀(105-b)에 기록하지 않고 DRAM 셀(105-c)로 향할 수 있다. 또한, 상기 캐싱 단계를 언제 구현할지를 결정하기 위해, 상기 방법들 중 임의의 방법, 예를 들어 카운터 또는 타이머로 구현될 수 있다.
메모리 어레이(100-a) 내의 메모리 셀들(105)은 다수의 형태들일 수 있다. 일부 경우에, 메모리 셀들(105-b 및 105-c)은 이하 도 7에 도시된 것과 같은 리세스들일 수 있으며-따라서 메모리 셀들(105-b 및 105-c)은 어레이 또는 리세스들의 셀들일 수 있다. 예를 들어, 기판(405)에 리세스들이 형성될 수 있고, 각 리세스에 커패시터가 생성될 수 있다. 몇몇 경우에, 유전체 재료는 리세스들이 형성된 기판(405) 상에 형성될 수 있다. 상술한 바와 같이, 강유전성 재료는 100 nm 미만의 치수에 대해서도 강유전성 특성을 가질 수 있다. 따라서, 메모리 셀들(105-b 및 105-c)을 형성하는데 사용되는 리세스들은 100nm 미만의 개구(opening)를 가질 수 있다. 따라서, 메모리 어레이(100-a)는 고밀도의 강유전성 메모리 셀들을 가질 수 있고, DRAM 어레이들에 사용되는 기존의 형성 프로세스들은 동일한 기판(405) 상에 강유전성 메모리 셀들(105-b) 및 DRAM 셀들(105-c) 모두를 형성하는데 사용될 수 있다.
다른 예시에서, 메모리 어레이(100-a)는 부분적으로 또는 전체적으로 크로스-포인트 아키텍처, 예를 들어 아래의 도 5에 도시된 어레이 아키텍처일 수 있다. 예를 들어, FeRAM 셀들(105-b)은 그러한 아키텍처를 사용할 수 있고, 그들의 강유전성 커패시터는 여전히 100 nm 미만의 치수를 가질 수 있다. DRAM 셀들(105-c)은 리세스 아키텍처를 가질 수 있다.
일부 경우에, 두 메모리 유형들이 별도의 어레이일 수 있다. 즉, 제1 메모리 어레이는 제1 메모리 셀을 포함하고, 제1 어레이의 각 메모리 셀은 제1 유형의 커패시터를 포함하고, 제2 메모리 어레이는 제2 메모리 셀을 포함하고, 제2 어레이의 각 메모리 셀은 제2 유형의 커패시터를 포함한다. 몇몇 경우에, 제1 메모리 셀은 비-휘발성 메모리 셀일 수 있고 제2 메모리 셀은 휘발성 메모리 셀일 수 있다. 예를 들어, 메모리 셀(105-b)은 강유전성 재료를 포함할 수 있고, 메모리 셀(105-c)은 상유전성 재료를 포함할 수 있다.
다른 예시들에서, 제1 유형의 메모리 셀들은 제2 유형의 메모리 셀들과 직접 쌍으로 되어 하나의 셀이 다른 셀의 백업으로 동작할 수 있다. 예를 들어, 메모리 어레이(100-a)는 제1 유형의 커패시터를 포함하는 제1 메모리 셀 유형(예를 들어, 메모리 셀(105-b)) 및 제1 유형의 커패시터와 상이한 제2 유형의 커패시터를 포함하는 제2 메모리 셀 유형(예를 들어, 메모리 셀(105-c))을 포함하고, 적어도 메모리 어레이(100-a)의 서브세트(subset)는 복수의 메모리 셀 쌍들을 포함하며, 각각의 메모리 셀 쌍은 제1 메모리 셀 유형의 제1 메모리 셀 및 제2 메모리 셀 유형의 제2 메모리 셀을 포함한다. FeRAM 셀(105-b)은, 예를 들어 그 쌍을 이룬 DRAM 셀(105-c)에 대한 백업으로서 동작할 수 있다. 몇몇 경우에, 메모리 어레이(100-a)는 다수의 로우들 및 컬럼들을 포함할 수 있고, 메모리 셀 쌍의 제2 메모리 셀은 제1 메모리 셀에 인접한 로우 또는 컬럼에 위치한다. 제 1 유형의 커패시터는 강유전성 절연체를 포함할 수 있고 제2 유형의 커패시터는 상유전성 재료 또는 선형 유전체 재료를 포함할 수 있다.
도 5는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 예시적인 메모리 어레이(100-b)를 도시한다. 메모리 어레이(100-b)는 도 1 및 도 4를 참조하여 메모리 어레이(100)의 예시일 수 있다. 메모리 어레이(100-b)는 메모리 셀(105-d), 워드 라인들(110-d) 및 비트 라인들(115-c)을 포함하며, 이들은 도 1, 도 2 및 도 4를 참조하여 기술된 바와 같은 메모리 셀(105), 워드 라인들(110) 및 비트 라인들(115)의 예시일 수 있다. 메모리 셀(105-d)은 전극(505), 전극(505-a), 및 메모리 요소(520)를 포함하며, 메모리 요소(520)는 강유전성 재료일 수 있다. 메모리 어레이(100-b)는 또한 하부 전극(510) 및 선택 구성 요소(515)를 포함한다. 몇몇 경우에, 3D 메모리 어레이는 다수의 메모리 어레이들(100-b)을 서로 적층함으로써 형성될 수 있다. 일부 경우에, 두 개의 적층된 어레이들은 공통 액세스 라인을 가질 수 있어서 각 레벨은 워드 라인들(110) 또는 비트 라인들(115)을 공유할 수 있다. 전술한 바와 같이, 다양한 논리 상태들이 메모리 요소(520)를 프로그래밍함으로써 저장될 수 있다. 메모리 어레이(100-b)는 다른 메모리 아키텍처, 예를 들어 리세스들 내에 형성된 커패시터들과 결합될 수 있다.
메모리 어레이(100-b)는 기둥이 워드 라인(110)과 비트 라인(115)의 교차에 위치하는 크로스-포인트 아키텍처로 지칭될 수 있다. 예를 들어, 메모리 셀(105-d)은 워드 라인(110-d)과 비트 라인(115-c)이 교차하는 기둥 구조로서 도시된다. 기둥 구조는 도시된 바와 같이 다양한 전극들, 선택 구성 요소(515) 및 메모리 요소(520)를 포함할 수 있다. 다른 구성들이 가능할 수 있다.
메모리 어레이(100-b)는 재료 형성 및 제거의 다양한 조합에 의해 제조될 수 있다. 예를 들어, 워드 라인(110-d), 하부 전극(510), 선택 구성 요소(515), 전극(505-a), 메모리 요소(520) 및 전극(505)에 대응되는 재료의 층들이 증착될 수 있다. 재료는 선택적으로 제거되어 도 5에 도시된 기둥 구조와 같은 원하는 형상을 생성할 수 있다. 예를 들어, 포토 레지스트를 패턴화하기 위해 포토 리소그래피를 사용하여 피처(feature)들이 정의될 수 있으며, 그 다음에 재료는 식각과 같은 기술에 의해 제거될 수 있다. 비트 라인들(115-c)은 예를 들어, 재료 층을 증착하고 선택적으로 에칭하여 도 5에 도시된 라인 구조를 형성함으로써 형성될 수 있다. 일부 경우, 전기적 절연 영역 또는 재료가 형성되거나 증착될 수 있다. 전기적 절연 영역은 실리콘 산화물, 실리콘 질화물과 같은 산화물 또는 질화물을 포함할 수 있고 또는 다른 전기적 절연 물질들을 포함할 수 있다.
선택 구성 요소(515)는, 일부 경우에는, 메모리 셀(105-d)과 워드 라인(110-d) 또는 비트 라인(115-c)과 같은 적어도 하나의 도전성 라인 사이에 직렬로 연결될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 선택 구성 요소(515)는 전극(505-a)과 하부 전극(510) 사이에 위치될 수 있고; 따라서, 선택 구성 요소(515)는 메모리 셀(105-d)과 워드 라인(110-d) 사이에 직렬로 위치된다. 다른 구성도 가능하다. 예를 들어, 선택 구성 요소는 메모리 셀(105-d)과 비트 라인(115-c) 사이에 직렬로 위치될 수 있다. 선택 구성 요소는 특정 메모리 셀(105-d)을 선택하는 것을 도울 수 있거나, 또는 선택된 메모리 셀(105-d)에 인접한 비-선택된 메모리 셀(105-d)을 통해 표유 전류(stray current)가 흐르지 않도록 방지할 수 있다. 선택 구성 요소는 다이오드와 같은 2-단자 선택 디바이스의 다른 유형들 중에서 금속-절연체-금속(metal-insulator-metal, MIM) 접합, 오보닉 임계 스위치(ovonic threshold switch, OTS) 또는 금속-반도체-금속(MSM) 스위치와 같은 전기적 비-선형 구성 요소(예를 들어, 비-오믹(ohmic) 구성 요소)를 포함할 수 있다. 일부의 경우, 선택 구성 요소는 칼코겐화물 필름(chalcogenide film)이다.
전술한 바와 같이, 도 5의 메모리 셀(105-d)은 비-휘발성 저장 능력을 가질 수 있는 강유전성 메모리 요소(520)를 포함할 수 있다. 전술한 바와 같이, DRAM 셀은 메모리 어레이(100-b)의 수명을 보존하기 위해 메모리 어레이(100-b)에 대한 캐시로서 사용될 수 있다. DRAM 캐시 및 메모리 어레이(100-b) 모두는 동일한 기판 또는 다이 상에 배치될 수 있다.
도 6은 본 개시의 다양한 실시 예들에 따른, 하이브리드 메모리 디바이스를 포함하는 시스템을 도시한다. 시스템(600)은 도 4를 참조하여 기판(405)의 예시일 수 있는 기판(405-a)을 포함한다. 시스템(600)은 도 1, 도 4 및 도 5를 참조하여 메모리 어레이(100)의 예시일 수 있는 메모리 어레이들(100-c 및 100-d)을 포함한다. 메모리 어레이(100-c)는 비-휘발성 메모리 어레이일 수 있고 메모리 어레이(100-d)는 휘발성 메모리 어레이일 수 있다. 시스템(600)은 또한 카운터(605), 타이머(610), 외부 구성 요소들(615), 및 도 1의 메모리 제어기(140)의 예시일 수 있는 메모리 제어기(140-a)를 포함한다.
메모리 어레이들(100-c 및 100-d)은 동일한 기판(405-a)(또는 다이) 상에 배치될 수 있으며, 이는 상술한 바와 같이 별도의 다이 상에 배치된 각각의 어레이에 비해 성능이 향상될 수 있다. 몇몇 경우에서, 메모리 어레이들(100-c 및 100-d)은 단일의, 결합된 메모리 어레이일 수 있다. 메모리 제어기(140-a)는 도 6에서 기판(405-a) 외부에 도시되어 있지만, 어떤 경우에는 기판(405-a) 상에 위치될 수 있다. 또한, 카운터(605) 및 타이머(610)는 기판(405-a)과 별개로 배치되거나 메모리 제어기(140-a)의 일부일 수 있다.
메모리 어레이(100-c)는 FeRAM 어레이일 수 있으며, 즉, 강유전성 커패시터를 갖는 메모리 셀들을 포함할 수 있다. 이와 같이, 메모리 어레이(100-c)는 FeRAM 어레이(100-c)로 지칭될 수 있다. FeRAM 어레이(100-c)는 리세스를 갖는 메모리 셀들(105)로 구성될 수 있다. 일부 경우에, FeRAM 어레이 (100-c)는 기둥 구조, 예를 들어 도 4 및 도 5를 참조하여 논의된 크로스-포인트 아키텍처의 메모리 셀들(105)을 포함할 수 있다.
메모리 어레이(100-d)는 DRAM 어레이일 수 있고, 즉 상유전성 커패시터를 갖는 메모리 셀들을 포함할 수 있다. 따라서, 메모리 어레이(100-d)는 DRAM 어레이(100-d)로 지칭될 수 있다. DRAM 어레이(100-d)는 도 4를 참조하여 논의된 바와 같이 리세스를 갖는 메모리 셀들(105)로 구성될 수 있다.
일부 경우에, FeRAM 어레이(100-c)는 저장용으로 사용될 수 있고 DRAM 어레이(100-d)는 FeRAM 어레이(100-c)에 대한 캐시로서 작용할 수 있다. 예를 들어, FeRAM 어레이(100-c)는 DRAM 어레이(100-d)와 비교하여 향상된 다이 영역 효율을 가질 수 있다. 예를 들어, FeRAM 어레이(100-c)는 각각의 메모리 셀이 DRAM 셀(105)보다 작은 다이 영역을 점유하는 크로스-포인트 어레이(예를 들어, 도 5에 도시된 바와 같은)일 수 있다. 또한, 크로스-포인트 어레이는 3-차원 어레이일 수 있으므로, 면적 효율성이 현저하게 증가된다. 일부 경우에, FeRAM 어레이(100-c)는 DRAM 어레이(100-d)와 비교하여 더 높은 지연 또는 더 높은 활성화 전력을 가질 수 있고, FeRAM 어레이(100-c)에 대한 캐시로서 DRAM 어레이(100-d)를 사용하는 것이 유리할 수 있다. 예를 들어, 다수의 메모리 셀들(105)의 페이지들 또는 유닛들이 FeRAM 어레이(100-c)와 DRAM 어레이(100-d) 사이에서 교환될 수 있다. 두 어레이들이 동일한 기판(405-a) 상에 있을 수 있기 때문에, 이러한 전송은 그들이 분리된 기판 또는 다이 상에 있을 때보다 빠를 수 있다. 일부 예시들에서, DRAM 어레이(100-d)는 외부 프로세서 또는 구성 요소에 의한 개입 없이 관리될 수 있다. 예를 들어, 전송은 내부적으로 캐시로 관리되지만 더 큰 로컬 캐시 라인들을 관리할 수 있다.
일부 경우에, 메모리 제어기(140-a)는 메모리 어레이들(100-c 및 100-d)을 관리할 수 있다. 예를 들어, 메모리 제어기(140-a)는 제1 셀 유형의 제1 메모리 셀(105)과 제2 셀 유형의 제2 메모리 셀(105) 사이의 적어도 하나의 논리 값을 전송하라는 지시를 수신할 수 있으며, 상기 제1 셀 유형은 강유전성 커패시터를 포함하고, 상기 제2 셀 유형은 상유전성 커패시터를 포함한다. 예를 들어, 제1 메모리 셀(105)은 FeRAM 어레이(100-c)의 일부일 수 있고, 제2 메모리 셀(105)은 DRAM 어레이(100-d)의 일부일 수 있다. 메모리 제어기(140-a)는 제1 메모리 셀과 제2 메모리 셀 사이에서 적어도 하나의 논리 값을 전송할 수 있다. 예를 들어, FeRAM 어레이(100-c)에 대한 기록 동작에서, 논리 값은 먼저 DRAM 어레이(100-d)에 기록될 수 있다. 메모리 제어기(140-a)는 DRAM 어레이(100-d)의 저장된 논리 값을 판독하여 이를 FeRAM 어레이(100-c)에 기록할 수 있다. 판독 동작을 위해, 메모리 제어기(140-a)는 FeRAM 어레이(100-c)에 저장된 논리 값을 판독하고 이를 DRAM 어레이(100-d)에 기록하여 이는 DRAM 어레이(100-d)에 캐싱되어 다른 동작들에 따라 액세스될 수 있다. 이러한 동작들은 단일 메모리 셀(105)에 제한되지 않으며, 예를 들어 동작들은 다수의 메모리 셀들(105) 또는 메모리 페이지들을 포함할 수 있다. 예를 들어, FeRAM 어레이(100-c)의 메모리 셀들의 양은 DRAM 어레이(100-d)의 메모리 셀들의 양보다 클 수 있고, 적어도 하나의 논리 값을 전달하는 것은 제1 및 제2 메모리 어레이들 사이에서 논리 값들의 서브 세트를 전송하는 것을 포함할 수 있다.
이러한 시스템은 예를 들어 DRAM 메인 메모리 및 하드 디스크 드라이브(HDD) 및/또는 NAND 솔리드 스테이트 드라이브(SSD) 저장소에 기초한 컴퓨팅 플랫폼을 포함하는 베이스라인 시스템에 유리할 수 있다. 일부 경우에, FeRAM 어레이(100-c)의 지연은 NAND 또는 HDD보다 훨씬 더 좋을 수 있으며, 저장소로의/저장소로부터의 메모리 페이징에 기인한 부정적인 성능 영향은 크게 감소될 수 있다. 동일한 기판(405-a) 상의 DRAM 어레이(100-d) 및 FeRAM 어레이(100-c)의 조합은 시스템 성능(예를 들어, 시간에 대해 측정된 바와 같이)에 대한 이들 전송의 영향을 더욱 감소시킬 수 있고, 또한 2 개의 시스템 인터페이스와 호스트 메모리 컨트롤러 및 IO (Input / Output) 허브를 통해 별도의 DRAM 및 NAND/HDD 장치 사이에 이러한 전송을 수행하는 경우보다 적은 전력을 소비한다.
일부 경우에, FeRAM 어레이(100-c)는 DRAM 어레이(100-d)에 대한 백업으로서 작용할 수 있다. 예를 들어, DRAM 어레이(100-d)로의 전력이 차단되면, DRAM 어레이(100-d)에 저장된 데이터는 비-휘발성 FeRAM 어레이(100-c)로 전송될 수 있다. 그러한 경우에, DRAM 어레이(100-d)의 크기는 메모리 셀들(105)의 양에서 FeRAM 어레이(100-c)와 동일하거나 더 작을 수 있다. 다른 상대적인 크기도 가능할 수 있다. 전력 차단 시, DRAM 어레이(100-d)의 콘텐츠 또는 지정된 부분이 FeRAM 어레이(100-c)로 전송될 수 있다. 전송이 단일 기판(405-a) 내에 포함되기 때문에, 전송을 위한 전력 요구는 감소되거나 제거될 수 있고(상이한 기판들 또는 다이들 상의 어레이들과 비교하여) 이는 그러한 정력 차돈 동안 다른 다이에 데이터를 전송하는 데 사용되는 슈퍼 커패시터와 같은 다른 구성 요소를 제거할 수 있다. 어떤 경우에는, 종래의 비-휘발성 저장 방법을 사용하여, 전력 차단 시 DRAM 어레이(100-d)의 콘텐츠가 영구 메모리를 달성하기 위해 손실되거나 보호되는 것으로 받아 들여지는 것을 보장할 수 있다.
이러한 시스템은 추가 이점을 가질 수 있다. 예를 들어, DRAM 및 NAND 메모리들이 있는 비-휘발성 듀얼 인-라인 메모리 모듈(NVDIMM)은 전원 공급이 중단된 경우 DRAM 콘텐츠를 NAND로 전송하는데 필요한 시간 동안 백업 전력을 제공하도록 설계된 전원을 필요로 하며, 개별 디바이스 사이에 이러한 전송을 수행하는데 충분한 전력을 제공해야 한다. 동일한 기판(405-a) 상의 FeRAM 어레이(100-c) 및 DRAM 어레이(100-d)에 대해 상기 논의된 예시에서, 이들 전송은 더 빠르고 온-칩(on-chip)일 것이고, 전력 요구 사항을 두 가지 방식으로 감소시킬 것이다.
메모리 어레이들(100-c 및 100-d) 사이에서의 데이터 전송의 지시는 외부 하드웨어 또는 소프트웨어를 나타내어질 수 있는 외부 구성 요소(615)로부터 발생할 수 있다. 즉, 적어도 하나의 논리 값을 전송하라는 지시는 기판(405-a) 외부의 구성 요소로부터 지시를 수신하는 것을 포함할 수 있다. 일부 경우에, 제1 메모리 셀과 제2 메모리 셀 사이에서 적어도 하나의 논리 값을 전송하라는 지시는 호스트 디바이스의 전력 다운에 기초할 수 있다. 예를 들어, 스마트 폰 디바이스는 전력이 다운될 수 있고 휘발성 DRAM 어레이(100-d)의 콘텐츠는 비-휘발성 FeRAM 어레이(100-c)로 전송되어 데이터를 보존할 수 있다.
도 7a, 도 7b 및 도 7c는 본 개시의 다양한 실시 예들에 따른, 프로세싱 단계들(700, 701, 702, 703, 704, 및 705)을 포함할 수 있는, 하이브리드 메모리 디바이스를 형성하기 위한 예시적인 프로세스 흐름을 도시한다. 결과적인 메모리 디바이스는 도 1, 도 4 및 도 6을 참조하여 메모리 어레이(100)의 메모리 셀 아키텍처의 예시일 수 있다. 프로세싱 단계들(700-705)은 유전체 재료(710), 전극 재료(715), 마스크 재료(720), 강유전성 재료(725), 전극 재료(730) 및 상유전성 재료(735)의 형성을 포함한다. 프로세싱 단계들(700-705)은 단일 기판 또는 다이 상에 두 가지 유형의 메모리 셀들(105)을 형성할 수 있다. 결과적인 메모리 셀들은 리세스들 내에 형성된 커패시터들일 수 있다. 일부 예시들에서, 커패시터는 매립된 워드 라인(110)과 전자 통신할 수 있다.
아래의 도 7a 내지 도 7c 및 도 8에 도시된 재료들 또는 구성 요소들을 형성하기 위해 다양한 기술들이 사용될 수 있다. 이들은 박막 성장 기술들 중에서 화학 기상 증착(CVD), 금속-유기 기상 증착(MOCVD), 물리적 기상 증착(PVD), 스퍼터 증착, 원자 층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 재료는 예를 들어 화학적 식각("습식 식각"으로도 지칭됨), 플라즈마 식각(또한 "건식 식각"으로 지칭됨) 또는 화학-기계적 평탄화를 포함할 수 있는 다수의 기술들을 사용하여 제거될 수 있다.
프로세싱 단계(700)에서, 리세스들은 유전체 재료(710)에 형성될 수 있다. 일부 경우에, 리세스들의 어레이가 형성될 수 있다. 리세스의 개구의 최대 치수는 100 nm 미만일 수 있다. 유전체 재료(710)는 기판일 수 있거나 기판 상에 증착된 유전체 재료일 수 있다. 리세스들은 다양한 식각 기술을 이용하여 형성될 수 있으며, 이는 필요에 따라 피처들을 정의하기 위해 포토마스크 및 포토리소그래피를 사용할 수 있다.
프로세싱 단계(701)에서, 전극 재료(715)가 어레이의 둘 이상의 리세스들의 표면 상에 증착되어 제1 도전성 물질을 형성할 수 있다. 일부 경우에, 이는 커패시터의 제1 전극에 대응될 수 있다. 리세스 외부의 전극 재료(715)는 제거될 수 있다. 그 다음 마스크 재료(720)는 일 유형의 메모리 셀을 덮도록 형성될 수 있다.
도 7b의 프로세싱 단계(702)에서, 강유전성 재료(725)를 포함하는 제1 메모리 요소 재료는 어레이의 제1 리세스 내에 형성될 수 있고, 여기서 제1 메모리 요소 재료는 제1 리세스 내의 전극 재료(715)에 결합된다. 따라서, 메모리 요소는 마스크 재료(720)에 의해 덮이지 않은 리세스 내에 형성될 수 있다. 강유전성 재료는 하프늄 또는 지르코늄 또는 산소, 또는 이들의 임의의 조합물, 예를 들어 산화 하프늄 또는 지르코니아를 포함하는 화합물일 수 있다.
그 후 제2 도전성 재료는 전극 재료(730)를 증착시킴으로써 형성될 수 있으며, 이는 제1 리세스의 제1 메모리 요소 재료(강유전성 재료(725))에 결합된다. 전극 재료(730)는 커패시터의 제2 전극일 수 있다. 프로세싱 단계(703)에서, 마스크 재료(720)는 제거되어 이전에 마스킹된 리세스를 노출시킬 수 있다.
도 7c의 프로세싱 단계(704)에서, 강유전성 재료(725)로 이전에 형성된 커패시터를 덮기 위해 제2 마스크 재료(720)가 형성될 수 있다. 그 다음, 상유전성 재료(735)를 포함하는 제2 메모리 요소 재료가 어레이의 제2 리세스 내에 형성될 수 있고, 여기서 제2 메모리 요소 재료는 제2 리세스 내의 제1 도전성 재료(전극 재료(715))에 결합된다. 제2 리세스의 제2 메모리 요소 재료에 연결된 제3 도전성 재료는, 예를 들어, 전극 재료(730)를 증착시킴으로써 형성될 수 있다.
프로세싱 단계(705)에서, 제2 마스크 재료(720)가 제거될 수 있다. 결과적인 구조는 두 개의 메모리 셀 유형인, 상유전성 및 강유전성 메모리 셀이다. 서로 옆으로 도시되었지만, 메모리 셀 유형들은 서로 인접할 필요는 없다. 마스크 재료(720)는 프로세싱 동안 메모리 어레이의 임의의 부분을 마스크 오프하도록 적절하게 패터닝될 수 있다. 따라서, 강유전성 메모리 셀들은 메모리 어레이의 일 부분에 형성될 수 있고 상유전성 메모리 셀들은 다른 부분에 형성될 수 있다.
도 8은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 형성하기 위한 예시적인 프로세스(800)를 도시한다. 결과적인 메모리 디바이스는 도 1, 도 4, 도 5 및 도 6을 참조하여 메모리 어레이(100)의 메모리 셀 아키텍처의 예시일 수 있다. 프로세스(800)는 유전체 재료(805), 전극 재료(810), 전극 재료(815), 상유전성 재료(820), 강유전성 재료(825), 선택 구성 요소 재료(830), 워드 라인 재료(835), 비트 라인 재료(840) 및 유전체 재료(845)의 형성을 포함한다. 프로세스(800)는 단일 기판 또는 다이 상에 두 유형의 메모리 셀들(105)을 형성할 수 있다. 일 유형은 도 7에서 논의된 바와 같이 리세스일 수 있고, 다른 유형은 도 5에서 논의된 바와 같은 크로스-포인트 아키텍처일 수 있다.
프로세스(800)는 도 7을 참조하여 논의된 바와 같이 리세스 내에 상유전성 메모리 셀을 형성하는 단계를 포함할 수 있다. 예를 들어, 리세스는 유전체 재료(805)에 형성될 수 있다. 유전체 재료(805)는 기판일 수 있거나 기판 상에 증착된 유전체 재료일 수 있다. 리세스들은 다양한 식각 기술들을 이용하여 형성될 수 있으며, 이는 피처들을 정의하기 위해 포토마스크 및 포토리소그래피를 사용할 수 있다. 전극 재료(715)는 커패시터의 제1 전극을 생성하도록 증착될 수 있다. 리세스 외부의 전극 재료(715)는 제거될 수 있다. 상유전성 재료(820)는 리세스 내의 전극 재료(715) 상에 필름을 형성하도록 증착될 수 있다. 이어서, 전극 물질(815)이 증착되어 커패시터의 제2 전극을 형성할 수 있다.
프로세스(800)는 강유전성 크로스-포인트 어레이를 형성하는 단계를 포함할 수 있다. 여러 방법들을 사용하여 크로스-포인트 어레이를 형성할 수 있다. 재료들의 스택은, 예를 들어 재료의 층들을 증착시킴으로써, 기판 상에 재료를 증착함으로써 형성될 수 있다. 예를 들어, 워드 라인 재료(835), 전극 재료(810), 선택 구성 요소(830), 전극 재료(810), 강유전성 재료(825) 및 전극 재료(810)에 대응되는 층들이 증착될 수 있다. 상기 스택은 일 방향으로 채널을 형성하도록 식각될 수 있다. 식각된 채널은 적절한 마스크로 정의될 수 있다. 채널은 유전체(845)로 채워질 수 있다. 그 다음, 비트 라인 재료(840)가 결과적인 구조물의 상부에 형성될 수 있다. 그 다음, 제2 식각 단계가 기둥 구조를 형성할 수 있다. 예를 들어, 제1 세트에 실질적으로 수직한 방향으로 채널들의 제2 세트를 식각함으로써 형성될 수 있다. 유사하게, 식각된 채널들의 제2 세트는 적절한 마스크들로 정의될 수 있다.
따라서, 프로세스(800)는 기판 상에 리세싱된 상유전성 커패시터들을 포함하는 제1 메모리 어레이를 형성하는 단계 및 기판 상에 복수의 기둥들을 포함하는 제2 메모리 어레이를 형성하는 단계를 포함하고, 복수의 기둥들 각각은 강유전성 커패시터를 포함한다.
도 9는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 메모리 어레이(100-e)의 블록 다이어그램(900)을 도시한다. 메모리 어레이(100-e)는 전자 메모리 장치라고 지칭될 수 있으며, 메모리 제어기(140-b) 및 메모리 셀(105-e 및 105-f)들을 포함하며, 이들은 도 1 내지 도 6을 참조하여 기술된 메모리 제어기(140) 및 메모리 셀(105)의 예시일 수 있다. 메모리 제어기(140-b)는 바이어싱 구성 요소(910) 및 타이밍 구성 요소(915)를 포함할 수 있고 도 1 내지 도 6에서 설명된 바와 같이 메모리 어레이(100-e)를 동작시킬 수 있다. 메모리 제어기(140-b)는 워드 라인(110-e), 디지트 라인(115-d), 감지 구성 요소(125-b) 및 플레이트 라인(210-b)과 전자 통신할 수 있고, 이들은 도 1, 2, 4 또는 5를 참조하여 기술된 워드 라인(110), 디지트 라인(115), 감지 구성 요소(125) 및 플레이트 라인(210)의 예시일 수 있다. 메모리 어레이(100-e)는 또한 기준 구성 요소(920) 및 래치(925)를 포함할 수 있다. 메모리 어레이(100-e)의 구성 요소들은 서로 전자 통신할 수 있고 도 1 내지 도 6을 참조하여 기술된 기능들을 수행할 수 있다. 일부 경우에, 기준 구성 요소(920), 감지 구성 요소(125-b) 및 래치(925)는 메모리 제어기(140-b)의 구성 요소일 수 있다. 메모리 셀(105-e)은 예를 들어 FeRAM 셀과 같은 비-휘발성 메모리 셀일 수 있고, 메모리 셀(105-f)은 예를 들어 DRAM 셀과 같은 휘발성 메모리 셀일 수 있다. 메모리 셀들(105-e 및 105-f)은 서로 전자적으로 통신할 수 있다.
메모리 제어기(140-b)는 이들 다양한 노드에 전압을 인가함으로써 워드 라인(110-e), 플레이트(210-b) 또는 디지트 라인(115-d)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성 요소(910)는 상술한 바와 같이 메모리 셀(105-e 또는 105-f)을 판독 또는 기록하기 위해 메모리 셀(105-e 또는 105-f)을 동작시키는 전압을 인가하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(140-b)는 도 1을 참조하여 기술된 바와 같이 로우 디코더, 컬럼 디코더 또는 둘 다를 포함할 수 있다. 이는 메모리 제어기(140-b)가 하나 이상의 메모리 셀들(105)에 액세스할 수 있게 한다. 바이어싱 구성 요소(910)는 또한 감지 구성 요소(125-b)에 대한 기준 신호를 생성하기 위해 전압 전위를 기준 구성 요소(920)에 제공할 수 있다. 또한, 바이어싱 구성 요소(910)는 감지 구성 요소(125-b)의 동작을 위한 전압 전위를 제공할 수 있다.
일부 경우에, 메모리 제어기(140-b)는 타이밍 구성 요소(915)를 사용하여 그의 동작을 수행할 수 있다. 예를 들어, 타이밍 구성 요소(915)는, 본원에서 논의된 판독 및 기록과 같은 메모리 기능을 수행하기 위한 스위칭 및 전압인가를 위한 타이밍을 포함하는, 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 구성 요소(915)는 바이어싱 구성 요소(910)의 동작을 제어할 수 있다.
기준 구성 요소(920)는 감지 구성 요소(125-b)에 대한 기준 신호를 생성하기 위한 다양한 구성 요소들을 포함할 수 있다. 기준 구성 요소(920)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우에서, 기준 구성 요소(920)는 다른 강유전성 메모리 셀들(105)일 수 있다. 일부 예시들에서, 기준 구성 요소(920)는 도 3을 참조하여 기술된 바와 같이 두 감지 전압들 사이의 값을 갖는 전압을 출력하도록 구성될 수 있다. 또는 기준 구성 요소(920)는 가상 접지 전압(즉, 대략 0V)을 출력하도록 설계될 수 있다.
감지 구성 요소(125-b)는 메모리 셀(105-e 또는 105-f)으로부터의 신호(디지트 라인(115-d)을 통해)를 기준 구성 요소(920)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정 시, 감지 구성 요소는 래치(925)에 출력을 저장할 수 있고, 이는 메모리 어레이(100-e)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다.
일부 경우에, 메모리 제어기(140-e)는 메모리 셀(105-e)과 메모리 셀(105-f) 사이의 적어도 하나의 논리 값을 전송하라는 지시를 수신할 수 있다. 예를 들어, 메모리 셀(105-f)에 대한 기록 동작에서, 논리 값은 먼저 메모리 셀(105-e)에 기록될 수 있다. 메모리 제어기(140-b)는 메모리 셀(105-e)의 저장된 논리 값을 판독한 다음 이를 메모리 셀(105-f)에 기록할 수 있다. 판독 동작에 있어서, 메모리 제어기(140-b)는 메모리 셀(105-f)에 저장된 논리 값을 판독하여 이를 메모리 셀(105-e)에 기록하여, 이는 다른 동작에 따라 액세스될 수 있는 메모리 셀(105-e)에 캐싱된다. 이러한 동작은 단일 메모리 셀(105)에 제한되지 않으며, 예를 들어 동작은 다수의 메모리 셀들(105) 또는 메모리 페이지들을 포함할 수 있다.
도 10은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 지원하는 시스템(1000)을 도시한다. 시스템(1000)은 다양한 구성 요소들을 연결하거나 물리적으로 지원하기 위한 인쇄 회로 기판일 수 있거나 이를 포함할 수 있는 디바이스(1005)를 포함한다. 디바이스(1005)는 도 1, 4, 5, 6 및 도 9를 참조하여 기술된 메모리 어레이(100)의 예시일 수 있는 메모리 어레이(100-f)를 포함한다. 메모리 어레이(100-f)는 도 1, 6 및 도 9를 참조하여 기술된 메모리 제어기(140) 및 도 1, 2, 4, 5, 6 및 도 9를 참조하여 기술된 메모리 셀들(105)의 예일 수 있는 메모리 제어기(140-c) 및 메모리 셀(들)(105-g)을 포함할 수 있다. 디바이스(1005)는 또한 프로세서(1010), BIOS 구성 요소(1015), 주변 구성 요소(들)(1020) 및 입력/출력 제어 구성 요소(1025)를 포함할 수 있다. 디바이스(1005)의 구성 요소들은 버스(1030)를 통해 서로 전자 통신할 수 있다. 메모리 어레이(100-f)는 휘발성 및 비-휘발성 메모리 셀들(105)을 포함할 수 있다.
프로세서(1010)는 메모리 제어기(140-c)를 통해 메모리 어레이(100-f)를 동작시키도록 구성될 수 있다. 일부 경우에, 프로세서(1010)는 도 1, 6 및 도 9를 참조하여 기술된 메모리 제어기(140)의 기능들을 수행할 수 있다. 다른 경우에, 메모리 제어기(140-c)는 프로세서(1010)에 통합될 수 있다. 프로세서 (1010)는 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로(ASIC), 필드-프로그래머블 게이트 어레이(FPGA) 또는 다른 프로그래머블 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 개별 하드웨어 구성 요소일 수 있고, 또는 이러한 구성 요소 유형들의 조합물일 수 있고, 프로세서(1010)는 메모리 셀들(105) 사이의 논리 값 전송을 포함하는 본원의 다양한 기능들을 수행할 수 있다. 예를 들어, 프로세서(1010)는 메모리 어레이(100-f)에 저장된 컴퓨터-판독 가능 명령어를 실행하여 디바이스(1005)가 다양한 기능 또는 태스크를 수행하도록 할 수 있다.
BIOS 구성 요소(1015)는 시스템(1000)의 다양한 하드웨어 구성 요소들을 초기화 및 실행할 수 있는, 펌웨어로서 동작되는 BIOS (basic input / output system)를 포함하는 소프트웨어 구성 요소일 수 있다. BIOS 구성 요소(1015)는 또한 프로세서(1010)와 다양한 구성 요소들, 예를 들어 주변 구성 요소들(1020), 입력/출력 제어 구성 요소(1025) 등과의 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소(1015)는 판독-전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성 요소(들)(1020)은 임의의 입력 또는 출력 디바이스, 또는 디바이스(1005)에 통합된 그러한 디바이스를 위한 대한 인터페이스일 수 있다. 예시들은 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트 또는 주변 구성 요소 상호 연결(PCI) 또는 가속 그래픽 포트(AGP) 슬롯과 같은 주변 카드 슬롯을 포함할 수 있다.
입력/출력 제어 구성 요소(1025)는 프로세서(1010)와 주변 구성 요소(들)(1020), 입력 디바이스들(1035) 또는 출력 디바이스들(1040) 간의 데이터 통신을 관리할 수 있다. 입력/출력 제어 구성 요소(1025)는 또한 디바이스(1005)에 통합되지 않은 주변 장치들을 관리할 수 있다. 몇몇 경우들에서, 입력/출력 제어 구성 요소(1025)는 외부 주변 장치에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(1035)은 디바이스(1005) 또는 그의 구성 요소들에 입력을 제공하는 디바이스(1005) 외부의 디바이스 또는 신호를 나타낼 수 있다. 여기에는 다른 디바이스들과의 또는 다른 디바이스들 사이의 사용자 인터페이스 또는 인터페이스가 포함될 수 있다. 몇몇 경우에, 입력(1035)은 주변 구성 요소(들)(1020)을 통해 디바이스(1005)와 인터페이싱하는 주변 장치 일 수 있거나 입력/출력 제어 구성 요소(1025)에 의해 관리될 수 있다.
출력(1040)은 디바이스(1005) 또는 그의 임의의 구성 요소들로부터 출력을 수신하도록 구성된 디바이스(1005) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(1040)의 예들은 디스플레이, 오디오 스피커, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 몇몇 경우에, 출력(1040)은 주변 구성 요소(들)(1020)을 통해 디바이스(1005)와 인터페이싱하는 주변 장치일 수도 있고 입력/출력 제어 구성 요소(1025)에 의해 관리될 수도 있다.
메모리 제어기(140-c), 디바이스(1005) 및 메모리 어레이(100-f)의 구성 요소들은 그들의 기능들을 수행하도록 설계된 회로로 구성될 수 있다. 이는 다양한 회로 소자들, 예를 들어, 도전 선, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 여기에 설명된 기능을 수행하도록 구성된 다른 활성 또는 비활성 요소를 포함할 수 있다.
도 11은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 동작시키는 방법(1100)을 도시한 흐름도이다. 방법(1100)의 동작들은 도 1 내지 도 6, 도 9 및 도 10을 참조하여 기술된 바와 같은 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작들은 도 1, 도 6, 도 9 및 도 10을 참조하여 기술된 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예시들에서, 메모리 제어기(140)는 메모리 어레이(100)의 기능 요소들을 제어하여 이하에 설명되는 기능들을 수행하기 위해 코드(code)들의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적 하드웨어를 사용하여 이하에 기술된 기능들을 수행할 수 있다.
블록(1105)에서, 방법은 도 1, 4, 6 및 도 9를 참조하여 기술된 바와 같이, 강유전성 커패시터를 포함하는 제1 메모리 셀에 대한 판독 요청을 수신하는 단계를 포함할 수 있다. 특정 예시들에서, 블록(1105)의 동작은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같이, 메모리 제어기(140)에 의해 수행되거나 촉진될 수 있다.
블록(1110)에서, 본 방법은 제1 메모리 셀로부터 상유전성 커패시터를 포함하는 제2 메모리 셀로 데이터를 전송하는 단계를 포함하고, 여기서 데이터는 도 1, 4, 6 및 도 9를 참조하여 기술된 바와 같이, 제1 메모리 셀의 판독 요청을 수신함에 적어도 부분적으로 기초하여 제1 메모리 셀로부터 제2 메모리 셀로 전송된다. 특정 예시들에서, 블록(1110)의 동작들은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같이 메모리 제어기(140)에 의해 수행되거나 촉진될 수 있다. 일부 경우들에서, 블록(1110)의 동작은 도 10을 참조하여 기술된 바와 같이, 호스트 프로세서(1010)로부터의 간섭 없이 수행될 수 있다.
블록(1115)에서, 도 1, 4, 6 및 도 9를 참조하여 기술된 바와 같이 방법은 상기 제1 메모리 셀로부터 제2 메모리 셀로 데이터를 전송하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀의 판독 시도를 제2 메모리 셀로 향하게 하는 단계를 포함할 수 있다. 특정 예시들에서, 블록(1115)의 동작은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같이, 메모리 제어기(140)에 의해 수행되거나 촉진될 수 있다.
일부 경우에, 상기 방법은 제2 강유전성 커패시터를 포함하는 제3 메모리 셀에 대한 판독 요청을 수신하는 단계, 제3 메모리 셀로부터 제2 상유전성 커패시터를 포함하는 제4 메모리 셀로 데이터를 전송하는 단계로서, 데이터는 제3 메모리 셀의 판독 요청을 수신함에 적어도 부분적으로 기초하여 제3 메모리 셀로부터 제4 메모리 셀로 전송되며, 그리고 제3 메모리 셀로부터 제4 메모리 셀로 데이터를 전송하는 것에 적어도 부분적으로 기초하여 제3 메모리 셀의 판독 시도를 제4 메모리 셀로 향하게 하는 단계를 포함한다. 일부 경우에, 제1 메모리 셀은 복수의 강유전성 메모리 셀들을 포함하고, 제2 메모리 셀은 복수의 상유전성 메모리 셀들을 포함한다.
방법(1100)의 메모리 셀들(105)은 크로스-포인트 어레이 아키텍처의 리세스들 또는 기둥들을 포함할 수 있다. 리세스들은 100 nm 미만의 개구를 가질 수 있다. 강유전성 커패시터는 하프늄 또는 지르코늄 또는 산소 또는 이들의 임의 조합물로 이루어진 물질, 예컨대 산화 하프늄 또는 지르코니아를 포함할 수 있다.
도 12는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 동작시키는 방법(1200)을 도시한 흐름도이다. 방법(1200)의 동작들은 도 1 내지 도 6, 도 9 및 도 10을 참조하여 기술된 바와 같은 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작들은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같은 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예시들에서, 메모리 제어기(140)는 메모리 어레이(100)의 기능 요소들을 제어하여 이하에 설명되는 기능을 수행하기 위해 코드들의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적 하드웨어를 사용하여 이하에 기술된 기능들을 수행할 수 있다.
블록(1205)에서, 본 방법은 도 1, 4, 6 및 도 9를 참조하여 기술된 바와 같이, 강유전성 커패시터를 포함하는 제1 메모리 셀의 다수의 액세스 동작들이 임계 값을 초과 하는지를 결정하는 단계를 포함할 수 있다. 일부 예시들에서, 본 방법은 액세스 동작들의 수를 카운트하는 단계 및 카운트된 액세스 동작들의 수가 임계 값을 만족하거나 초과하는지 여부를 결정하는 단계를 포함할 수 있다. 다른 예시들에서, 본 방법은 액세스 동작들의 속도가 임계 속도를 만족하거나 초과하는지를 결정하는 단계를 포함할 수 있다. 특정 예시들에서, 블록(1205)의 동작은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같이 메모리 제어기(140) 및 도 6을 참조하여 기술된 바와 같이 카운터(605) 또는 타이머(610)에 의해 수행되거나 촉진 될 수 있다.
블록(1210)에서, 본 방법은 도 1, 4, 6 및 도 9를 참조하여 기술 된 바와 같이 제1 메모리 셀로부터 상유전성 커패시터를 포함하는 제2 메모리 셀로 데이터를 전송하는 단계를 포함할 수 있고, 데이터는 제1 메모리 셀의 액세스 동작들의 수가 임계 값을 초과한다는 결정에 적어도 부분적으로 기초하여 제1 메모리 셀로부터 제2 메모리 셀로 전송된다. 특정 예시들에서, 블록(1210)의 동작은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같이 메모리 제어기(140)에 의해 수행되거나 촉진될 수 있다. 일부 경우에, 블록(1210)의 동작은 도 10을 참조하여 기술된 바와 같이, 호스트 프로세서(1010)로부터의 개입 없이 않고 수행될 수 있다.
블록(1215)에서, 본 방법은 도 1, 4, 6 및 도 9를 참조하여 기술된 바와 같이 제1 메모리 셀로부터 제2 메모리 셀로 데이터를 전송하는 것에 기초하여 제1 메모리 셀의 액세스 시도를 제2 메모리 셀로 향하게 하는 단계를 포함할 수 있다. 특정 예시들에서, 블록(1215)의 동작은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같이 메모리 제어기(140)에 의해 수행되거나 촉진될 수 있다.
도 13은 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 동작시키는 방법(1300)을 나타내는 흐름도이다. 방법(1300)의 동작들은 도 1 내지 도 6, 도 9 및 도 10을 참조하여 기술된 바와 같이 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들어, 방법(1300)의 동작들은 도 1, 6, 9 및 도 10을 참조하여 기술된 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예시들에서, 메모리 제어기(140)는 메모리 어레이(100)의 기능 요소들을 제어하여 이하에 설명되는 기능을 수행하기 위해 코드들의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적 하드웨어를 사용하여 이하에 기술된 기능들을 수행할 수 있다.
블록(1305)에서, 본 방법은, 제어기에서, 제1 셀 유형의 제1 메모리 셀로부터 제2 셀 유형의 제2 메모리 셀로 또는 제2 셀 유형의 제2 메모리 셀로부터 제1 셀 유형의 제1 메모리 셀로 적어도 하나의 논리 값을 전송하라는 지시를 수신하는 단계를 포함할 수 있고 도 1, 4, 6 및 도 9를 참조하여 기술된 바와 같이 여기서 제1 셀 유형은 강유전성 커패시터를 포함하고 제2 셀 타입은 상유전성 또는 선형 유전성 커패시터를 포함한다. 예를 들어, 강유전성 메모리 셀의 논리 값이 결정될 수 있고, 강유전성 메모리 셀에 대해 일부 리던던시(redundancy) 또는 오프로딩(offloading)을 제공하기 위해 상유전성 커패시터를 갖는 메모리 셀이 그 값으로 기록될 수 있다. 유사하게, 상유전성 커패시터를 갖는 메모리 셀의 논리 값이 결정될 수 있고, 강유전성 메모리 셀은 상수 커패시터로 메모리 셀에 대해 약간의 리던던시 또는 오프로딩을 제공하기 위해 그 값으로 기록 될 수 있다. 따라서, 본 방법은 제1 셀 유형의 제1 메모리 셀과 제2 셀 유형의 제2 메모리 셀 사이에 적어도 하나의 논리 값의 전달을 위한 지시를 포함할 수 있으며, 제1 셀 유형은 강유전성 커패시터를 포함하고, 제2 셀 유형은 상유전성 또는 선형 유전성 커패시터를 포함한다. 일부 예시들에서, 지시는 기판 외부의 구성 요소로부터 수신될 수 있다. 특정 예시들에서, 블록(1305)의 동작들은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같이, 메모리 제어기(140)에 의해 수행되거나 촉진될 수 있다.
블록(1310)에서, 본 방법은 제1 메모리 셀과 제2 메모리 셀 사이에서 적어도 하나의 논리 값을 전달하는 단계를 포함하고, 도 1, 4, 6 및 도 9를 참조하여 설명한 바와 같이, 기판은 제1 메모리 셀 및 제2 메모리 셀을 포함한다. 적어도 하나의 논리 값을 전송하는 단계는 제1 메모리 셀에 저장된 적어도 하나의 논리 값을 판독하고 제2 메모리 셀에 적어도 하나의 논리 값을 기록하는 단계를 포함할 수 있다. 또는, 상기 적어도 하나의 논리 값을 전달하는 단계는 상기 제2 메모리 셀에 저장된 상기 적어도 하나의 논리 값을 판독하고 상기 적어도 하나의 논리 값을 상기 제1 메모리 셀에 기록하는 단계를 포함할 수 있다. 특정 예시들에서, 블록(1310)의 동작들은 도 1, 6, 9 및 도 10을 참조하여 기술된 바와 같이, 메모리 제어기(140)에 의해 수행되거나 촉진될 수 있다.
이 방법의 일부 예들에서, 기판은 제1 메모리 셀 및 제2 메모리 셀을 포함하는 메모리 어레이를 가질 수 있다. 또는, 기판은 제1 셀 유형의 메모리 셀들을 포함하는 제1 메모리 어레이 및 제2 셀 유형의 메모리 셀들을 포함하는 제2 메모리 어레이를 가질 수 있다. 일부 경우에, 제1 셀 유형은 비-휘발성 메모리 셀을 포함하고, 제2 셀 유형은 휘발성 메모리 셀을 포함한다. 다른 경우에, 제1 셀 유형은 휘발성 메모리 셀을 포함하고, 제2 셀 유형은 비-휘발성 메모리 셀을 포함한다.
방법(1300)의 메모리 셀들(105)은 크로스-포인트 어레이 아키텍처의 리세스들 또는 기둥들을 포함할 수 있다. 리세스는 100nm 미만 크기의 개구를 가질 수 있다. 강유전성 커패시터는 하프늄 또는 지르코늄 또는 산소 또는 이들의 임의 조합물로 이루어진 물질, 예컨대 하프늄 산화물 또는 지르코니아를 포함할 수 있다.
일부 예시들에서, 제1 메모리 어레이의 메모리 셀들의 양은 제2 메모리 어레이의 메모리 셀들의 양보다 클 수 있고, 적어도 하나의 논리 값을 전송하는 단계는 제1 및 제2 메모리 어레이들 사이에서 논리 값들의 서브세트를 전송하는 단계를 포함한다. 다른 예시에서, 제1 메모리 어레이의 메모리 셀들의 양은 제2 메모리 어레이의 메모리 셀들의 양보다 작거나 같을 수 있고, 적어도 하나의 논리 값을 전달하는 단계는 제2 메모리 어레이에 대한 전력 차단에 적어도 부분적으로 기초하여 제2 메모리 어레이에 저장된 모든 논리 값들을 제1 메모리 어레이로 전송하는 단계를 포함할 수 있다.
본 방법의 일부 예시들에서, 제1 메모리 셀과 제2 메모리 셀 사이에서 적어도 하나의 논리 값을 전송하라는 지시는 전력이 다운된 메모리 디바이스 포함하는 디바이스에 기초한다.
도 14는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 형성하는 방법(1400)을 나타내는 흐름도이다. 형성 방법은 도 7 및 도 8을 참조하여 기술된 것들을 포함할 수 있다. 예를 들어, 재료들 또는 성분들은 재료 증착 및 제거의 다양한 조합을 통해 형성될 수 있다. 일부 경우에, 재료 형성 또는 제거는 명시적으로 나타내지 않은 하나 이상의 포토리소그래피 단계들을 포함할 수 있다.
블록(1405)에서, 본 방법은 도 7을 참조하여 기술된 바와 같이, 기판에 리 세스들의 어레이를 형성하는 단계를 포함할 수 있다. 일부 예시들에서, 어레이의 각 리세스의 개구의 최대 치수는 100 nm 미만이다.
블록(1410)에서, 본 방법은 도 7을 참조하여 기술된 바와 같이, 어레이의 두 개 이상의 리세스들의 표면 상에 제1 도전성 재료를 형성하는 단계를 포함할 수 있다.
블록(1415)에서, 본 방법은 도 7을 참조하여 설명된 바와 같이 어레이의 제1 리세스 내에 강유전성 재료를 포함하는 제1 메모리 요소 재료를 형성하는 단계를 포함하며, 제1 메모리 요소 재료는 제1 리세스 내의 제1 도전성 재료에 결합된다. 일부 예시들에서, 강유전성 재료는 하프늄 또는 지르코늄 또는 산소, 또는 이의 임의의 조합물, 예를 들어, 산화 하프늄 또는 지르코니아를 포함하는 화합물일 수 있다.
블록(1420)에서, 본 방법은 도 7을 참조하여 기술 된 바와 같이 어레이의 제2 리세스 내에 상유전성 재료를 포함하는 제2 메모리 요소 재료를 형성하는 단계를 포함할 수 있으며, 제2 메모리 요소 재료는 제2 리세스 내의 제1 도전성 재료에 결합된다.
본 방법은 또한 제1 리세스의 제1 메모리 요소 재료에 결합된 제2 도전성 재료를 형성하고 제2 리세스의 제2 메모리 요소 재료에 결합된 제3 도전성 재료를 형성하는 단계를 포함할 수 있다.
도 15는 본 개시의 다양한 실시 예들에 따른 하이브리드 메모리 디바이스를 형성하는 방법(1500)을 나타내는 흐름도이다. 형성 방법은 도 7 및 도 8을 참조하여 기술된 것들을 포함할 수 있다. 예를 들어, 재료들 또는 성분들은 재료 증착 및 제거의 다양한 조합을 통해 형성될 수 있다. 일부 경우에, 재료 형성 또는 제거는 명시적으로 나타내지 않은 하나 이상의 포토리소그래피 단계들을 포함할 수 있다.
블록(1505)에서, 본 방법은 기판 상에 제1 메모리 어레이를 형성하는 단계를 포함할 수 있으며, 상기 제1 메모리 어레이는 도 8을 참조하여 기술된 바와 같이 리세스된 상유전성 커패시터를 포함한다. 일부 예시들에서, 리세스된 상유전성 커패시터는 기판의 리세스들을 포함하며, 어레이의 각 리세스의 개구의 최대 치수는 100 nm 미만이다.
블록(1510)에서, 본 방법은 도 8을 참조하여 기술된 바와 같이, 기판 상에 제2 메모리 어레이를 형성하는 단계를 포함할 수 있고, 상기 제2 메모리 어레이는 복수의 기둥들을 포함하고, 복수의 기둥들 각각은 강유전성 커패시터를 포함한다.
따라서, 방법들(1100, 1200, 1300, 1400 및 1500)은 하이브리드 메모리 디바이스를 형성하고 동작시키기 위해 제공될 수 있다. 방법들(1100, 1200, 1300, 1400 및 1500)은 가능한 구현들을 기술하고, 동작들 및 단계들은 다른 구현들이 가능하도록 재배열되거나 수정될 수 있음에 유의해야 한다. 일부 예시들에서, 방법들(1100, 1200, 1300, 1400 및 1500) 중 둘 이상으로부터의 특징들이 결합될 수 있다.
본원의 설명은 예시들을 제공하고, 청구 범위에 설명된 범위, 적용 가능성 또는 예를 제한하지 않는다. 본 개시의 범위를 벗어나지 않고 논의된 구성 요소의 기능 및 배열이 변경될 수 있다. 여러 가지 예시들은 적절하게 다양한 절차 또는 구성 요소를 생략, 대체 또는 추가할 수 있다. 또한, 일부 예시들과 관련하여 기술된 특징은 다른 예시들에서 결합될 수 있다.
첨부된 도면과 관련하여 본원에 개시된 설명은 예시적인 구성을 기술하고 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예시를 나타내지는 않는다. 본 명세서에서 사용되는 "예시(example)", "예시적인(exemplary)" 및 "실시 예(embodiment)"라는 용어는 "예시, 실례 또는 예증으로서의 역할을 하는"을 의미하고 "다른 예들에 비해 바람직하지 않은" 또는 "유리한"것을 의미하지는 않는다. 상세한 설명은 기술된 기술의 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이도 실행될 수 있다. 일부 예시들에서, 잘 알려진 구조들 및 장치들은 설명된 예시들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소를 구별하는 대시(dash) 및 제2 라벨에 의해 참조 라벨을 따라 가면서 구별될 수 있다. 제1 참조 라벨이 명세서에서 사용될 때, 설명은 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성 요소들 중 어느 하나에 적용 가능하다.
본원에 기술된 정보 및 신호는 임의의 다양한 상이한 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 그 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로 나타낼 수 있다. 그러나, 신호는 신호들의 버스를 나타낼 수 있음을 당업자는 이해할 것이며, 버스는 다양한 비트 폭을 가질 수 있다.
본원에 사용된 바와 같이, "가상 접지(virtual ground)"라는 용어는 대략 0 볼트 (0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하여 정상 상태에서 약 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기 및 저항으로 구성된 분압기와 같은 다양한 전자 회로 소자를 사용하여 구현될 수 있다. 다른 구현도 가능하다. "가상 접지된" 또는 "가상 접지되는"은 약 0V에 연결됨을 의미한다.
"전자 통신(electronic communication)"이란 용어는 구성 요소들 사이의 전자 흐름을 지원하는 구성 요소들 사이의 관계를 지칭한다. 여기에는 구성 요소들 사이의 직접 연결이 포함될 수도 있고 중간 구성 요소가 포함될 수도 있다. 전자 통신의 구성 요소들은 전자 또는 신호를 능동적으로 교환하거나(예를 들어, 활성화된 회로에서) 또는 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만(예를 들어, 전원이 차단된 회로에서), 회로가 통전될 때 전자 또는 신호를 교환하도록 구성 및 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성 요소들은 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신 상태에 있다.
메모리 어레이(100)를 포함하여, 본 명세서에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부의 경우, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-인슐레이터(SOI)기판, 또는 다른 기판 상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브-영역의 도전성은 인, 붕소 또는 비소를 포함 하나 이에 한정되지 않는 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 중에, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에서 논의된 트랜지스터 또는 트랜지스터들은 전계-효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 도전성 재료, 예컨대 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있고, 고도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 다수 캐리어가 전자)인 경우, FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형(즉, 다수 캐리어가 홀)인 경우, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 도전성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양 전압 또는 음 전압을 인가하면 채널이 도통 상태가 될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압보다 크거나 같은 전압이 트랜지스터 게이트에인가 될 때 "온"되거나 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에인가 될 때, 트랜지스터는 "오프"또는 "비활성화"될 수 있다.
본원의 개시와 관련하여 설명된 다양한 예시적인 블록, 구성 요소 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 논리 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성 요소들, 또는 본원에 개시된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 디바이스들의 조합으로서 구현될 수도 있다(예를 들어, DSP와 마이크로 프로세서의 조합, 다중 마이크로 프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성).
본원에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현 예는 본 개시 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서, 하드웨어, 펌웨어, 하드 와이어링 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 배치될 수 있다. 또한, 청구 범위를 포함하여, 본 명세서에서 사용된 바와 같이, 항목 목록에 사용된 "또는"은 포괄적인 목록을 나타내어(예를 들어, "적어도 하나"또는 "하나 이상"과 같은 구문으로 시작되는 항목의 목록), 예를 들어 A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC를 의미합니다(즉, A 및 B 및 C).
컴퓨터-판독 가능 매체는 비-일시적 컴퓨터 저장 매체 및 컴퓨터 프로그램을 한 장소에서 다른 장소로 전송하는 것을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 비 제한적인 예로서, 비-일시적인 컴퓨터-판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능한 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치들, 또는 명령어 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반하거나 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 다른 비 일시적인 매체 또는 범용 또는 특수 목적의 프로세서를 포함할 수 있다.
또한, 임의의 접속은 적절하게 컴퓨터-판독 가능 매체로 지칭된다. 예를 들어, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 전자 레인지와 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 소프트웨어를 전송하는 경우, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 전자 레인지와 같은 무선 기술이 매체 정의에 포함된다. 디스크 및 디스크에는 CD, 레이저 디스크, 광 디스크, DVD(디지털 다기능 디스크), 플로피 디스크 및 블루 레이 디스크가 포함되며 디스크는 일반적으로 데이터를 자기적으로 재생하며 디스크는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자가 본 발명을 제조 또는 사용할 수 있도록 제공된다. 당해 기술 분야의 당업자는 본 개시 내용에 대한 다양한 수정을 쉽게 알 수 있을 것이며, 여기에 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명된 예시 및 설계에 한정되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따른다.

Claims (36)

  1. 메모리 장치(memory apparatus)에 있어서,
    기판(substrate);
    상기 기판 상에 위치된 제1 리세스(recess) 내에 형성되며 제1 유형의 커패시터를 포함하는 제1 메모리 셀; 및
    상기 기판 상에 위치된 제2 리세스 내에 형성되며 상기 제1 유형의 커패시터와 상이한 제2 유형의 커패시터를 포함하는 제2 메모리 셀을 포함하는, 메모리 장치.
  2. 청구항 1에 있어서, 상기 제1 메모리 셀은 비-휘발성 메모리 셀이고 상기 제2 메모리 셀은 휘발성 메모리 셀인, 메모리 장치.
  3. 청구항 1에 있어서, 상기 제1 유형의 커패시터는 강유전성 절연체(ferroelectric insulator)를 포함하는, 메모리 장치.
  4. 청구항 3에 있어서, 상기 강유전성 절연체는 하프늄(hafnium), 지르코늄(zirconium) 또는 산소(oxygen) 또는 이들의 임의의 조합물을 포함하는 화합물을 포함하는, 메모리 장치.
  5. 청구항 1에 있어서, 상기 제2 유형의 커패시터는 상유전성 재료(paraelectric material)를 갖는 커패시터를 포함하는, 메모리 장치.
  6. 청구항 1에 있어서, 상기 제1 메모리 셀 또는 상기 제2 메모리 셀 중 적어도 하나는 매립된 워드 라인(buried word line)과 전자 통신하는, 메모리 장치.
  7. 청구항 1에 있어서, 상기 제1 리세스 및 상기 제2 리세스의 개구(opening)의 가장 큰 치수는 100 nm 미만인, 메모리 장치.
  8. 청구항 1에 있어서, 상기 제1 리세스 또는 상기 제2 리세스는 상기 기판 상에 위치된 유전체 재료(dielectric material)에 형성되는, 메모리 장치.
  9. 청구항 1에 있어서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각은 메모리 셀들의 상이한 어레이를 포함하는, 메모리 장치.
  10. 청구항 1에 있어서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각은 메모리 셀들의 동일한 어레이를 포함하는, 메모리 장치.
  11. 청구항 10에 있어서, 상기 어레이는 메모리 셀들의 복수의 로우(row)들 및 메모리 셀들의 복수의 컬럼(column)들을 포함하고, 상기 복수의 로우들의 각각의 로우 또는 상기 복수의 컬럼들의 각각의 컬럼은 공통 액세스 라인(common access line)을 포함하고, 상기 복수의 로우들의 적어도 하나의 로우 또는 상기 복수의 컬럼들의 적어도 하나의 컬럼은 상기 제2 유형의 커패시터들을 포함하는 메모리 셀들을 포함하고 상기 복수의 로우들의 나머지 로우들 또는 상기 복수의 컬럼들의 나머지 컬럼들은 상기 제1 유형의 커패시터들을 포함하는 메모리 셀들을 포함하는, 메모리 장치.
  12. 청구항 10에 있어서,
    상기 어레이는 메모리 셀들의 복수의 로우들 및 메모리 셀들의 복수의 컬럼들을 포함하고,
    상기 복수의 로우들의 각각의 로우는 공통 액세스 라인을 포함하고 상기 복수의 컬럼들의 각각의 컬럼은 공통 디지트 라인(common digit line)을 포함하고;
    상기 복수의 로우들의 적어도 하나의 로우 및 상기 복수의 컬럼들의 적어도 하나의 컬럼은 상기 제2 유형의 커패시터들을 포함하는 메모리 셀들을 포함하고; 그리고
    상기 복수의 로우들의 나머지 로우들 또는 상기 복수의 컬럼들의 나머지 컬럼들, 또는 둘 모두는 상기 제1 유형의 커패시터들을 포함하는 메모리 셀들을 포함하는, 메모리 장치.
  13. 청구항 1에 있어서,
    상기 제1 메모리 셀을 포함하는 제1 메모리 어레이로서, 상기 제1 어레이의 각각의 메모리 셀은 상기 제1 유형의 커패시터를 포함하는, 상기 제1 메모리 어레이; 및
    상기 제2 메모리 셀을 포함하는 제2 메모리 어레이로서, 상기 제2 어레이의 각각의 메모리 셀은 상기 제2 유형의 커패시터를 포함하는, 상기 제2 메모리 어레이를 더 포함하는, 메모리 장치.
  14. 메모리 장치에 있어서,
    제1 유형의 커패시터를 포함하는 제1 메모리 셀 유형;
    상기 제1 유형의 커패시터와 상이한 제2 유형의 커패시터를 포함하는 제2 메모리 셀 유형; 및
    메모리 어레이로서, 상기 메모리 어레이의 적어도 하나의 서브 세트(subset)는 복수의 메모리 셀 쌍들을 포함하고, 각각의 메모리 셀 쌍은 상기 제1 메모리 셀 유형의 제1 메모리 셀 및 상기 제2 메모리 셀 유형의 제2 메모리 셀을 포함하는, 상기 메모리 어레이를 포함하는, 메모리 장치.
  15. 청구항 14에 있어서,
    상기 메모리 어레이는 메모리 셀들의 복수의 로우들 및 메모리 셀들의 복수의 컬럼들을 포함하고;
    상기 복수의 로우들의 각각의 로우는 공통 액세스 라인을 포함하고 상기 복수의 컬럼들의 각각의 컬럼은 공통 디지트 라인을 포함하고; 그리고
    상기 메모리 셀 쌍의 상기 제2 메모리 셀은 상기 제1 메모리 셀에 인접한 컬럼 또는 로우에 위치되는, 메모리 장치.
  16. 청구항 14에 있어서, 상기 제1 유형의 커패시터는 강유전성 재료를 포함하고 상기 제2 유형의 커패시터는 상유전성 재료를 포함하는, 메모리 장치.
  17. 청구항 14에 있어서, 상기 제1 메모리 셀 유형은 기둥(pillar)을 포함하고, 상기 제2 메모리 셀 유형은 리세스를 포함하는, 메모리 장치.
  18. 메모리 디바이스의 동작시키는 방법에 있어서,
    강유전성 커패시터를 포함하는 제1 메모리 셀에 대한 판독 요청(read request)을 수신하는 단계;
    상기 제1 메모리 셀로부터 상유전성 커패시터를 포함하는 제2 메모리 셀로 데이터를 전송하는 단계로서, 상기 데이터는 상기 제1 메모리 셀의 상기 판독 요청을 수신하는 것에 적어도 부분적으로 기초하여 상기 제1 메모리 셀로부터 상기 제2 메모리 셀로 전송되는, 상기 데이터를 전송하는 단계; 및
    상기 제1 메모리 셀로부터 상기 제2 메모리 셀로의 상기 데이터의 전송에 적어도 부분적으로 기초하여 상기 제1 메모리 셀의 판독 시도(read attempt)를 상기 제2 메모리 셀로 향하게 하는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서,
    제2 강유전성 커패시터를 포함하는 제3 메모리 셀에 대한 판독 요청을 수신하는 단계;
    상기 제3 메모리 셀로부터 제2 상유전성 커패시터를 포함하는 제4 메모리 셀로 데이터를 전송하는 단계로서, 상기 데이터는 상기 제3 메모리 셀의 상기 판독 요청의 수신에 적어도 부분적으로 기초하여 상기 제3 메모리 셀로부터 상기 제4 메모리 셀로 전송되는, 상기 데이터를 전송하는 단계; 및
    상기 제3 메모리 셀로부터 상기 제4 메모리 셀로의 상기 데이터의 전송에 적어도 부분적으로 기초하여 상기 제3 메모리 셀의 판독 시도를 상기 제4 메모리 셀로 향하게 하는 단계를 더 포함하는, 방법.
  20. 청구항 18에 있어서, 상기 제1 메모리 셀은 복수의 강유전성 메모리 셀들을 포함하고 상기 제2 메모리 셀은 복수의 상유전성 메모리 셀들을 포함하는, 방법.
  21. 메모리 디바이스를 동작시키는 방법에 있어서,
    강유전성 커패시터를 포함하는 제1 메모리 셀의 액세스 동작들의 수가 임계 값을 초과한다고 결정하는 단계;
    상기 제1 메모리 셀로부터 상유전성 커패시터를 포함하는 제2 메모리 셀로 데이터를 전송하는 단계로서, 상기 데이터는 상기 제1 메모리 셀의 상기 액세스 동작들의 수가 상기 임계 값을 초과한다는 결정에 적어도 부분적으로 기초하여 상기 제1 메모리 셀로부터 상기 제2 메모리 셀로 전송되는, 상기 데이터를 전송하는 단계; 및
    상기 제1 메모리 셀로부터 상기 제2 메모리 셀로의 상기 데이터의 전송에 적어도 부분적으로 기초하여 상기 제1 메모리 셀의 액세스 시도를 상기 제2 메모리 셀로 향하게 하는 단계를 포함하는, 방법.
  22. 청구항 21에 있어서, 상기 제1 메모리 셀의 상기 액세스 동작들의 수가 상기 임계 값을 초과한다고 결정하는 단계는,
    상기 액세스 동작들의 수를 카운팅하는 단계; 및
    상기 액세스 동작들의 수가 상기 임계 값을 초과한다고 결정하는 단계를 포함하는, 방법.
  23. 청구항 21에 있어서, 상기 제1 메모리 셀의 상기 액세스 동작들의 수가 상기 임계 값을 초과한다고 결정하는 단계는,
    액세스 동작들의 속도가 임계 속도를 초과한다고 결정하는 단계를 포함하는, 방법.
  24. 메모리 디바이스를 동작시키는 방법에 있어서,
    제어기에서, 적어도 하나의 논리 값을 제1 셀 유형의 제1 메모리 셀과 제2 셀 유형의 제2 메모리 셀 사이에서 전송하기 위한 지시(indication)를 수신하는 단계로서, 상기 제1 셀 유형은 강유전성 커패시터를 포함하고 상기 제2 셀 유형은 상유전성 커패시터를 포함하는, 상기 지시를 수신하는 단계;
    상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 상기 적어도 하나의 논리 값을 전송하는 단계를 포함하고; 그리고
    기판은 상기 제1 메모리 셀 및 상기 제2 메모리 셀을 포함하는, 방법.
  25. 청구항 24에 있어서, 상기 적어도 하나의 논리 값을 전송하기 위한 상기 지시를 수신하는 단계는,
    상기 기판 외부의 구성 요소로부터 상기 지시를 수신하는 단계를 포함하는, 방법.
  26. 청구항 24에 있어서, 상기 적어도 하나의 논리 값을 전송하는 단계는,
    상기 제1 메모리 셀에 저장된 상기 적어도 하나의 논리 값을 판독하는 단계; 및
    상기 적어도 하나의 논리 값을 상기 제2 메모리 셀에 기록하는 단계를 더 포함하는, 방법.
  27. 청구항 24에 있어서, 상기 적어도 하나의 논리 값을 전송하는 단계는,
    상기 제2 메모리 셀에 저장된 상기 적어도 하나의 논리 값을 판독하는 단계; 및
    상기 적어도 하나의 논리 값을 상기 제1 메모리 셀에 기록하는 단계를 더 포함하는, 방법.
  28. 청구항 24에 있어서, 상기 기판은 상기 제1 메모리 셀 및 상기 제2 메모리 셀을 포함하는 메모리 어레이를 포함하는, 방법.
  29. 청구항 24에 있어서, 상기 기판은 상기 제1 셀 유형의 메모리 셀들을 포함하는 제1 메모리 어레이 및 상기 제2 셀 유형의 메모리 셀들을 포함하는 제2 메모리 어레이를 포함하는, 방법.
  30. 청구항 29에 있어서, 상기 제1 메모리 어레이의 메모리 셀들의 양은 상기 제2 메모리 어레이의 메모리 셀들의 양보다 크고, 상기 적어도 하나의 논리 값을 전송하는 단계는,
    상기 제1 및 제2 메모리 어레이들 사이에서 논리 값들의 서브 세트를 전송하는 단계를 포함하는, 방법.
  31. 청구항 29에 있어서, 상기 제1 메모리 어레이의 메모리 셀들의 양은 상기 제2 메모리 어레이의 메모리 셀들의 양보다 작거나 같고, 상기 적어도 하나의 논리 값을 전송하는 단계는,
    상기 제2 메모리 어레이에 대한 전력 중단(power interruption)에 적어도 부분적으로 기초하여 상기 제2 메모리 어레이에 저장된 논리 값들을 상기 제1 메모리 어레이로 전송하는 단계를 포함하는, 방법.
  32. 청구항 24에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 상기 적어도 하나의 논리 값을 전송하기 위한 상기 지시는 파워 다운된 상기 메모리 디바이스를 포함하는 디바이스에 적어도 부분적으로 기초한, 방법.
  33. 청구항 24에 있어서, 상기 제1 셀 유형은 비-휘발성 메모리 셀을 포함하고 상기 제2 셀 유형은 휘발성 메모리 셀을 포함하는, 방법.
  34. 메모리 장치를 형성하는 방법에 있어서,
    기판에 리세스들의 어레이를 형성하는 단계;
    상기 어레이의 두 개 이상의 리세스들의 표면 상에 제1 도전성 재료를 형성하는 단계;
    상기 어레이의 제1 리세스에 강유전성 재료를 포함하는 제1 메모리 요소 재료를 형성하는 단계로서, 상기 제1 메모리 요소 재료는 상기 제1 리세스에서 상기 제1 도전성 재료에 결합되는, 상기 제1 메모리 요소 재료를 형성하는 단계; 및
    상기 어레이의 제2 리세스에 상유전성 재료를 포함하는 제2 메모리 요소 재료를 형성하는 단계로서, 상기 제2 메모리 요소 재료는 상기 제2 리세스에서 상기 제1 도전성 재료에 결합되는, 상기 제2 메모리 요소 재료를 형성하는 단계를 포함하는, 방법.
  35. 청구항 34에 있어서,
    상기 제1 리세스의 상기 제1 메모리 요소 재료에 결합되는 제2 도전성 재료를 형성하는 단계; 및
    상기 제2 리세스의 상기 제2 메모리 요소 재료에 결합되는 제3 도전성 재료를 형성하는 단계를 더 포함하는, 방법.
  36. 메모리 장치를 형성하는 방법에 있어서,
    리세스된 상유전성 커패시터들을 포함하는 제1 메모리 어레이를 기판 상에 형성하는 단계; 및
    복수의 기둥들을 포함하는 제2 메모리 어레이를 상기 기판 상에 형성하는 단계를 포함하고, 상기 복수의 기둥들 각각은 강유전성 커패시터를 포함하는, 방법.
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