CN101785185B - 数据保持装置 - Google Patents

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Abstract

本发明提供一种数据保持装置，其构成为具有：采用环路状连接的逻辑门(图1中反相器(INV3、INV4))来保持数据的环路结构部(LOOP)；采用铁电体元件的磁滞特性来非易失性地存储在环路结构部(LOOP)中所保持的数据的非易失性存储部(CL1a、CL1b、CL2a、CL2b、Q1a、Q1b、Q2a、Q2b)；将环路结构部(LOOP)与所述非易失性存储部进行电隔离的电路隔离部(MUX1、MUX2、INV6、INV7、SW3、SW4)。

Description

数据保持装置
技术领域
本发明涉及数据保持装置，特别涉及其非易失性化技术。
背景技术
作为在锁存器电路等的顺序电路中使用的数据保持装置，例如，公知将两个反相器电路串联环路状地进行连接的电路。但是，这样的数据保持装置，通常，由于仅能易失性地保持数据，所以一旦切断电源，数据就会丢失。即，即使再投入电源，也不能恢复电源切断前的数据。
因此，当由某种理由中断利用具有这样的数据保持装置的锁存器电路的序列处理时，为了保持数据，必须保持接通电源，所以为此而消耗功率。此外，在由于停电事故等而中断了序列处理的情况下，必须从最初重新处理，时间上的损失很大。
为了解决这样的问题，在基于本申请的申请人的专利文献1中，公开并提出了采用铁电体电容器来非易失性地保持数据的数据保持装置。
图23是表示数据保持装置的一个现有例的电路图。
本图的数据保持装置，通过在具有由反相器INVx、INVy构成的环路结构部(图中以虚线包围的部分)的存储元件内的信号线(保持数据作为电压信号而出现的图中的粗线部分)上连接铁电体元件CL而构成。
当切断电源时，通过采用上述信号线上的电压值，来设定铁电体元件CL的残留极化状态，从而对铁电体元件CL进行数据的写入。通过这样的写入工作，在电源切断后也能够非易失性地保持数据。
另一方面，当读出在铁电体元件CL中所写入的数据时，在电源投入后，在使节点N浮置(floating)的状态下，从板极线PL对铁电体元件CL的一端施加电压脉冲，并在节点N产生与铁电体元件CL的残留极化状态对应的电压信号。在节点N产生的电压信号，利用反相器INVx的阈值进行数据的判定(0/1判定)。
[专利文献1]JP专利第3737472号说明书
当然，若是上述现有的数据保持装置，则即使切断电源，也能够保持数据，所以适于采用。
然而，在上述现有的数据保持装置中，通常工作时，存储元件内的铁电体元件CL由于在信号线上存在巨大的负载电容，所以有时会带来存储元件的速度降低或消耗功率增大。
此外，在上述现有的数据保持装置中，当数据读出时，以与铁电体元件CL的残留极化状态对应的电荷不脱离电源线或接地线的方式，需要使节点N浮置(需要将通路开关(pass switch)SWx、SWy都设置为接通)。为此，在上述现有的数据保持装置中，作为通路开关SWx、SWy的驱动时钟信号，需要四种时钟信号(CKA、/CKA、CKB、/CKB)，有带来消耗功率增加的危险。
此外，在上述现有的数据保持装置中，如图23及图24所示，采用铁电体元件CL与构成反相器INVx的晶体管的栅极电容的电容耦合，读出了与铁电体元件CL的残留极化状态对应的电压信号Vout。然而，与铁电体CL的电容(图24中的右上升的实线)是大电容(数百[F])相比，构成反相器INVx的晶体管的栅极电容(图24中的右下降的实线)是小电容(数[F])，所以在节点N处出现的电压信号Vout，是10～100[mV]左右，配合它来设定反相器INVx的阈值，进行读出数据的0/1判定从元件偏差的观点而言是困难的。
发明内容
本发明鉴于上述问题点，其目的在于，提供不带来通常工作时的速度降低或消耗功率的增加，电源切断后也能够非易失性地保持数据的数据保持装置。
为了达到上述目的，本发明的数据保持装置，可以构成为(第一结构)：具有：环路结构部，其采用以环路状连接的多个逻辑门来保持数据；非易失性存储部，其采用铁电体元件的磁滞特性来非易失性地存储所述环路结构部中所保持的数据；和电路隔离部，其对所述环路结构部与所述非易失性存储部进行电隔离。
而且，在由上述第一结构构成的数据保持装置中，可构成为(第二结构)：所述电路隔离部，在所述数据保持装置的通常工作中，将对所述铁电体元件的施加电压保持为恒定，并使所述环路结构部进行电性工作。
此外，在由上述第一结构构成的数据保持装置中，可构成为(第三结构)：所述电路隔离部，在所述数据保持装置的通常工作中，将所述铁电体元件具有的电压施加用电极的至少一个保持为浮置的状态，并使所述环路结构部进行电性工作。
此外，由上述第二或第三结构构成的数据保持装置，可构成为(第四结构)：从所述铁电体元件读出数据时，采用非反转状态的铁电体元件与反转状态的铁电体元件的电容耦合。
或者，由上述第二或第三结构构成的数据保持装置，可构成为(第五结构)：从所述铁电体元件读出数据时，采用所述铁电体元件与其它电容元件的电容耦合。
若具体描述，本发明的数据保持装置，可以构成为(第六结构)：具有：第一多路复用器，其第一输入端经由第一通路开关与输入信号的施加端连接；第一逻辑门，其输入端与第一多路复用器的输出端连接，且从输出端引出输出信号；第二多路复用器，其第一输入端与第一逻辑门的输出端连接；第二逻辑门，其输入端与第二多路复用器的输出端连接，其输出端经由第二通路开关与第一多路复用器的第一输入端连接；第一铁电体元件，其一端与第一板极线连接，其另一端经由第三通路开关与第一多路复用器的第一输入端连接，而且也与第二多路复用器的第二输入端连接；第一晶体管，其使第一铁电体元件的两端间导通/切断；第二铁电体元件，其一端与第一板极线连接，其另一端经由第四通路开关与第二多路复用器的第一输入端连接，而且也与第一多路复用器的第二输入端连接；和第二晶体管，其使第二铁电体元件的两端间导通/切断。
而且，由上述第六结构构成的数据保持装置，可以构成为(第七结构)：通常工作时，第一通路开关和第二通路开关排他性地被接通/断开，第三通路开关和第四通路开关被断开，选择第一多路复用器和第二多路复用器的第一输入端，第一晶体管和第二晶体管被设置为导通，第一板极线被设置为恒定电压电平或浮置的状态；数据的写入工作时，第一通路开关被断开，第二通路开关被接通，第三通路开关和第四通路开关被接通，选择第一多路复用器和第二多路复用器的第一输入端，第一晶体管和第二晶体管被截止，对第一板极线施加脉冲电压；数据的读出工作时，第一通路开关被断开，第二通路开关被接通，第三通路开关和第四通路开关被断开，选择第一多路复用器和第二多路复用器的第二输入端，第一晶体管和第二晶体管被截止，对第一板极线施加脉冲电压。
此外，由上述第七结构构成的数据保持装置，可以构成为(第八结构)：还具有：第三铁电体元件，其一端与第二板极线连接，其另一端与第一铁电体元件的另一端连接；第三晶体管，其使第三铁电体元件的两端间导通/切断；第四铁电体元件，其一端与第二板极线连接，其另一端与第二铁电体元件的另一端连接；和第四晶体管，其使第四铁电体元件的两端间导通/切断。
此外，由上述第八结构构成的数据保持装置，可以构成为(第九结构)：通常工作时，第三晶体管和第四晶体管被导通，第二板极线被设置为恒定电压电平或浮置状态；数据的写入工作时，第三晶体管和第四晶体管被截止，对第二板极线施加脉冲电压；数据的读出工作时，第三晶体管和第四晶体管被截止，第二板极线被设置为恒定电压电平或浮置状态。
或者，由上述第七结构构成的数据保持装置，可以构成为(第十结构)：还具有：第一电容元件，其一端与基准电压端连接，其另一端与第一铁电体元件的另一端连接；第二电容元件，其一端与所述基准电压端连接，其另一端与第二铁电体元件的另一端连接。
此外，在由上述第一结构构成的数据保持装置中，可以构成为(第十一结构)：所述非易失性存储部，具有多个采用了铁电体元件的存储区域，并根据规定的控制信号，选择使用成为数据的写入处或读出源的存储区域。
此外，在由上述第八结构构成的数据保持装置中，可以构成为(第十二结构)：第一铁电体元件与第三铁电体元件的组对、和第二铁电体元件与第四铁电体元件的组对，分别以在基板上形成的实际形状以相同的方式进行配置。
此外，本发明的数据写入方法，是在由上述第一结构构成的数据保持装置中写入数据的数据写入方法，构成为(第十三结构)：该数据写入方法包括：允许向形成所述非易失性存储部的铁电体元件施加电压的步骤；接通从所述环路结构部向所述非易失性存储部的信号路径，向所述铁电体元件的一端施加与所述环路结构部的保持数据对应的电压信号的步骤；对所述铁电体元件的另一端施加脉冲电压，将所述铁电体元件内部的残留极化状态设定为反转状态/非反转状态的任一种状态的步骤；切断从所述环路结构部向所述非易失性存储部的信号路径的步骤；和禁止向所述铁电体元件施加电压的步骤。
此外，本发明的数据读出方法，是从由上述第一结构构成的数据保持装置中读出数据的数据读出方法，构成为(第十四结构)：该数据读出方法包括：允许向形成所述非易失性存储部的铁电体元件施加电压的步骤；对所述铁电体元件的一端施加脉冲电压，并从所述铁电体元件的另一端引出与所述铁电体元件内部的残留极化状态对应的电压信号的步骤；接通从所述非易失性存储部向所述环路结构部的信号路径，向所述环路结构部输入从所述非易失性存储部引出的电压信号的步骤；切断从所述非易失性存储部向所述环路结构部的信号路径，在所述环路结构部形成通常环路的步骤；和禁止向所述铁电体元件施加电压的步骤。
此外，在由上述第十四结构构成的数据读出方法中，可以构成为(第十五结构)：从所述非易失性存储部引出所述电压信号的步骤先于所述数据保持装置的电源投入。
根据本发明的数据保持装置，不会带来通常工作时的速度降低或消耗功率的增加，在电源切断后也能非易失性地保持数据。
附图说明
图1是表示本发明的数据保持装置的一个实施方式的电路图。
图2是用于说明本发明的数据保持装置的一个工作例的时序图。
图3是表示通常工作时的信号路径的电路图。
图4是表示数据写入工作时的信号路径的电路图。
图5是表示数据读出工作时的信号路径的电路图。
图6是用于说明本发明的数据保持装置的其它工作例的时序图。
图7是用于说明铁电体元件的特性的图。
图8是用于说明采用铁电体元件间的电容耦合的数据读出方式的图。
图9是表示本发明的数据保持装置的第一变形例的电路图。
图10是表示本发明的数据保持装置的第二变形例的电路图。
图11是表示适用D触发器的示例的电路图。
图12是表示通常工作时的信号路径的电路图。
图13是表示数据写入工作时的信号路径的电路图。
图14是表示数据读出工作时的信号路径的电路图。
图15是表示本发明的数据保持装置的第三变形例的电路图。
图16是用于说明本发明的数据保持装置的一个工作例的时序图。
图17是用于说明本发明的数据保持装置的其它工作例的时序图。
图18是表示基于数据更换的处理切换工作的一个示例的示意图。
图19是表示单元图案的第一版面设计例的示意图。
图20是表示单元图案的第二版面设计例的示意图。
图21是表示单元图案的第三版面设计例的示意图。
图22是表示单元图案的第四版面设计例的示意图。
图23是表示数据保持装置的一个现有例的电路图。
图24是用于说明现有的数据读出方式的示意图。
图中：INV1～INV8-反相器，SW1～SW5-通路开关，MUX1、MUX2、MUX3、MUX4-多路复用器，DeMUX1、DeMUX2-多路分配器，Q1a、Q1b、Q2a、Q2b-N沟道型电场效应晶体管，Q11a、Q12a、…Q1ma-N沟道型电场效应晶体管，Q11b、Q12b、…Q1mb-N沟道型电场效应晶体管，Q21a、Q22a、…Q2ma-N沟道型电场效应晶体管，Q21b、Q22b、…Q2mb-N沟道型电场效应晶体管，CL1a、CL1b、CL2a、CL2b-铁电体元件，CL11a、CL12a、…、CL1ma-铁电体元件，CL11b、CL12b、…、CL1mb-铁电体元件，CL21a、CL22a、…、CL2ma-铁电体元件，CL21b、CL22b、…、CL2mb-铁电体元件，C1、C2-电容元件，NAND1～NAND4-逻辑与非运算器，LOOP-环路结构部。
具体实施方式
图1是表示本发明的数据保持装置的一个实施方式的电路图。
如本图所示，本实施方式的数据保持装置是具有：反相器INV1～INV7；通路开关SW1～SW4；多路复用器MUX1、MUX2；N沟道型电场效应晶体管Q1a、Q1b、Q2a、Q2b；铁电体元件(铁电体电容器)CL1a、CL1b、CL2a、CL2b而构成的锁存器电路。
反相器INV1的输入端与数据信号(D)的施加端连接。反相器INV1的输出端与反相器INV2的输入端连接。反相器INV2的输出端经由通路开关SW1与多路复用器MUX1的第1输入端(1)连接。多路复用器MUX1的输出端与反相器INV3的输入端连接。反相器INV3的输出端与反相器INV5的输入端连接。反相器INV5的输出端，与输出信号(Q)的引出端连接。多路复用器MUX2的第1输入端(1)与反相器INV3的输出端连接。多路复用器MUX2的输出端与反相器INV4的输入端连接。反相器INV4的输出端经由通路开关SW2，与多路复用器MUX1的第1输入端(1)连接。
如此，本实施方式的数据保持装置，具有采用环路状连接的两个逻辑门(在图1中反相器INV3、INV4)来保持输入的数据信号D的环路结构部LOOP(图中以虚线包围的部分)而构成。
反相器INV6的输入端与多路复用器MUX1的第1输入端(1)连接。反相器INV6的输出端经由通路开关SW3，与多路复用器MUX2的第2输入端(0)连接。反相器INV7的输入端与多路复用器MUX2的第1输入端(1)连接。反相器INV7的输出端经由通路开关SW4，与多路复用器MUX1的第2输入端(0)连接。
铁电体元件CL1a的正极端与第一板极线(plat line)PL1连接。铁电体元件CL1a的负极端与多路复用器MUX2的第2输入端(0)连接。在铁电体元件CL1a的两端之间连接了晶体管Q1a。晶体管Q1a的栅极与F复位信号FRST的施加端连接。
铁电体元件CL1b的正极端与多路复用器MUX2的第2输入端(0)连接。铁电体元件CL1b的负极端与第二板极线PL2连接。在铁电体元件CL1b的两端之间连接了晶体管Q1b。晶体管Q1b的栅极与F复位信号FRST的施加端连接。
铁电体元件CL2a的正极端与第一板极线PL1连接。铁电体元件CL2a的负极端与多路复用器MUX1的第2输入端(0)连接。在铁电体元件CL2a的两端之间连接了晶体管Q2a。晶体管Q2a的栅极与F复位信号FRST的施加端连接。
铁电体元件CL2b的正极端与多路复用器MUX1的第2输入端(0)连接。铁电体元件CL2b的负极端与第二板极线PL2连接。在铁电体元件CL2b的两端之间连接了晶体管Q2b。晶体管Q2b的栅极与F复位信号FRST的施加端连接。
而且，在上述结构要素中，通路开关SW1根据时钟信号CLK被接通/断开，通路开关SW2根据时钟信号CLKB(时钟信号CLK的逻辑反转信号)被接通/断开。即，通路开关SW1与通路开关SW2，彼此排他性地(互补性地)被接通/断开。另一方面，通路开关SW3、SW4都根据控制信号E1被接通/断开。此外，多路复用器MUX1、MUX2都根据控制信号E2来切换其信号路径。
接着，针对由上述结构构成的数据保持装置的工作进行详细的说明。而且，在以下的说明中，将在铁电体元件CL1a、CL1b的连接节点处出现的电压设为V1，将在铁电体元件CL2a、CL2b的连接节点处出现的电压设为V2，将在反相器INV4的输入端出现的电压设为V3，将在反相器INV4的输出端出现的电压设为V4，将在反相器INV3的输入端出现的电压设为V5，将在反相器INV3的输出端出现的电压设为V6，如此将各部的节点电压赋予符号。
图2是用于说明本发明的数据保持装置的一个工作例的时序图，从上开始依次表示电源电压VDD、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、F复位信号FRST、第一板极线PL1的施加电压、第二板极线PL2的施加电压、节点电压V1、节点电压V2及输出信号Q的电压波形。
首先，针对数据保持装置的通常工作进行说明。
在时刻W1之前，F复位信号FRST被设置为“1(高电平)”，晶体管Q1a、Q1b、Q2a、Q2b被导通，铁电体元件CL1a、CL1b、CL2a、CL2b的各两端之间都被短路，所以这些铁电体元件CL1a、CL1b、CL2a、CL2b处于未被施加任何电压的状态。而且，第一板极线PL1与第二板极线PL2都被设置为“0(低电平)”。
此外，在时刻W1之前，控制信号E1被设置为“0”，通路开关SW3与通路开关SW4被断开，所以数据写入用驱动器(在图1的示例是反相器INV6、INV7)都被设置为无效。
此外，在时刻W1之前，控制信号E2被设置为“1”，并选择多路复用器MUX1与多路复用器MUX2的第1输入端(1)，所以在环路结构部LOOP中形成通常环路。
因此，在时钟信号CLK的高电平期间，通路开关SW1被接通，通路开关SW2被断开，所以成为：数据信号D作为输出信号Q保持原样地通过。另一方面，在时钟信号CLK的低电平期间，通路开关SW1被断开，通路开关SW2被导通，所以成为：在时钟信号CLK的下降沿，数据信号D被锁存。
而且，图3是表示上述通常工作时的信号路径(图中描绘为粗线)的电路图。
接着，针对向铁电体元件的数据写入工作进行说明。
在时刻W1～W3，时钟信号CLK被设置为“0”，反转时钟信号CLKB被设置为“1”。因此，第一通路开关SW1被断开，第二通路开关SW2被接通。如此，通过预先固定好时钟信号CLK及反转时钟信号CLKB的逻辑，能够提高对铁电体元件的数据写入工作的稳定性。
此外，在时刻W1～W3，F复位信号FRST被设置为“0”，晶体管Q1a、Q1b、Q2a、Q2b被截止，而被设置为对铁电体元件CL1a、CL1b、CL2a、CL2b可施加电压的状态。
此外，在时刻W1～W3，控制信号E1被设置为“1”，通路开关SW3与通路开关SW4被接通。因此，数据写入用驱动器(在图1的示例中是反相器INV6、INV7)都被设置为有效。
此外，在时刻W1～W3，与至此之前相同，控制信号E2被设置为“1”，选择多路复用器MUX1和多路复用器MUX2的第1输入端(1)，所以在环路结构部LOOP中形成通常环路。
此外，在时刻W1～W2，第一板极线PL1和第二板极线PL2被设置为“0”，在时刻W2～W3，第一板极线PL1和第二板极线PL2被设置为“1”。即，对第一板极线PL1和第二板极线PL2，施加相同的脉冲电压。通过施加这样的脉冲电压，将铁电体元件内部的残留极化状态设定为反转状态/非反转状态的任一种状态。
若结合图2的示例具体地进行描述，则在时刻W1，输出信号Q是“1”，所以节点电压V1是“0”，节点电压V2是“1”。因此，在时刻W1～W2，在第一板极线PL1和第二板极线PL2被设置为“0”的期间，在铁电体元件CL1a、CL1b的两端间成为未被施加电压的状态，在铁电体元件CL2a的两端间成为施加负极性电压的状态，在铁电体元件CL2b的两端间成为施加正极性电压的状态。另一方面，在时刻W2～W3，在第一板极线PL1和第二板极线PL2被设置为“1”的期间，在铁电体元件CL2a、CL2b的两端间成为未被施加电压的状态，在铁电体元件CL1a的两端间成为施加正极性电压的状态，在铁电体元件CL1b的两端间成为施加负极性电压的状态。
如此，通过对第一板极线PL1和第二板极线PL2施加脉冲电压，将铁电体元件内部的残留极化状态设定为反转状态/非反转状态的任一种状态。而且，在铁电体元件CL1a与CL1b之间，及铁电体CL2a与CL2b之间，彼此的残留极化状态相反。此外，在铁电体元件CL1a与CL2a之间，及铁电体CL1b与CL2b之间，彼此的残留极化状态也相反。
在时刻W3，F复位信号FRST再次被设置为“1”，晶体管Q1a、Q1b、Q2a、Q2b被导通，铁电体元件CL1a、CL1b、CL2a、CL2b的各两端之间都被短路，所以这些铁电体元件CL1a、CL1b、CL2a、CL2b处于未被施加任何电压的状态。此时，第一板极线PL1和第二板极线PL2都被设置为“0”。
此外，在时刻W3，控制信号E1再次被设置为“0”，通路开关SW3和通路开关SW4被断开。所以数据写入用驱动器(在图1的示例中是反相器INV6、INV7)都被设置为无效。而且，对控制信号E2虽不作要求，但在图2的示例中被设置为“0”。
而且，在时刻W4，电源电压VDD被切断。此时，F复位信号FRST从时刻W3被维持为“1”，晶体管Q1a、Q1b、Q2a、Q2b被导通，铁电体元件CL1a、CL1b、CL2a、CL2b的各两端之间都被短路。因此，铁电体元件CL1a、CL1b、CL2a、CL2b处于未被施加任何电压的状态，所以即使是在电源切断时产生了电压变动的情况，也不会对铁电体元件CL1a、CL1b、CL2a、CL2b施加不想要的电压，从而能够避免数据出错。
而且，图4是表示上述数据写入工作时(特别是时刻W1～W3)的信号路径(图中描绘为粗线)的电路图。
接着，针对来自铁电体元件的数据读出工作进行说明。
在时刻R1～R5，时钟信号CLK被设置为“0”，反转时钟信号CLKB被设置为“1”。因此，第一通路开关SW1被断开，第二通路开关SW2被接通。如此，通过预先固定好时钟信号CLK及反转时钟信号CLKB的逻辑，能够提高来自铁电体元件的数据读出工作的稳定性。
在时刻R1，最初F复位信号FRST被设置为“1”，晶体管Q1a、Q1b、Q2a、Q2b被导通，铁电体元件CL1a、CL1b、CL2a、CL2b的各两端之间都被短路。因此，由于铁电体元件CL1a、CL1b、CL2a、CL2b处于未被施加任何电压的状态，所以即使是在电源投入时产生了电压变动的情况，也不会对铁电体元件CL1a、CL1b、CL2a、CL2b施加不想要的电压，从而能够避免数据出错。
而且，在时刻R1，第一板极线PL1和第二板极线PL2都被设置为“0(低电平)”。
在时刻R2，在控制信号E1、E2都处于“0”的状态(即，数据写入用驱动器为无效，并且，在环路结构部LOOP中通常环路被设置为无效的状态)下，投入电源电压VDD。此时，以图5中的粗线描绘的信号线是浮置的。
接着在时刻R3，F复位信号FRST被设置为“0”，晶体管Q1a、Q1b、Q2a、Q2b被截止，从而被设置为能够对铁电体元件CL1a、CL1b、CL2a、CL2b施加电压的状态，另一方面，以保持第二板极线PL2被维持为“0”的方式，第一板极线PL1被设置为“1”。通过施加这样的脉冲电压，作为节点电压V1及节点电压V2，出现与铁电体元件内的残留极化状态对应的电压信号。
若结合图2的示例具体地进行说明，则作为节点电压V1，出现比较低的电压信号(以下，将该逻辑称为WL[弱低：Weak Low])，作为节点电压V2，出现比较高的第一信号(以下，将该逻辑称为WH[弱高：WeakHi])。即，在节点电压V1与节点V2之间，产生与铁电体元件内的残留极化状态的差相应的电压差。
此时，在时刻R3～R4，控制信号E2被设置为“0”，由于选择多路复用器MUX1和多路复用器MUX2的第2输入端(0)，所以节点电压V3的逻辑是WL，节点V4的逻辑是WH。另外，节点电压V5的逻辑是WH，节点电压V6的逻辑是WL。如此，在时刻R3～R4，装置各部的节点电压V1～V6还是不稳定的状态(反相器INV3及反相器INV4中的逻辑反转未完全进行，其输出逻辑未确实成为“0/1”状态)。
接着在时刻R4，控制信号E2被设置为“1”，由于选择多路复用器MUX1和多路复用器MUX2的第1输入端(1)，所以在环路结构部LOOP中形成了通常环路。伴随着这样的信号路径的切换，反相器INV4的输出端(逻辑：WH)与反相器INV3的输入端(逻辑：WH)连接，反相器INV3的输出端(逻辑：WL)与反相器INV4的输入端(逻辑：WL)连接。因此，各节点的信号逻辑(WH/WL)中不产生不匹配，以后，在环路结构部LOOP中形成通常环路的期间，反相器INV3接收逻辑WL的输入，要将其输出逻辑提高至“1”，反相器INV4接收逻辑WH的输入，要将其输出逻辑降低至“0”。其结果，反相器INV3的输出逻辑，从不稳定的逻辑WL被确定为“0”，反相器INV4的输出逻辑，从不稳定的逻辑WH被确定为“1”。
如此，在时刻R4，伴随着环路结构部LOOP被设置为通常环路，从铁电体元件中读出的信号(节点电压V1与节点电压V2的电位差)通过环路结构部LOOP而被放大，作为输出信号Q而恢复电源切断前的保持数据(图2的示例中是“1”)。
之后，在时刻R5，F复位信号FRST再次被设置为“1”，晶体管Q1a、Q1b、Q2a、Q2b被导通，铁电体元件CL1a、CL1b、CL2a、CL2b的各两端之间都被短路，所以这些铁电体元件CL1a、CL1b、CL2a、CL2b处于未被施加任何电压的状态。此时，第一板极线PL1与第二板极线PL2都被设置为“0”。因此，数据保持装置与时刻W1以前相同，恢复到通常工作状态。
而且，图5是表示上述数据读出工作时(特别是时刻R3～R4)的信号路径(图中描绘为粗线)的电路图。
如上述所说明，本实施方式的数据保持装置，构成为具有：采用以环路状连接的逻辑门(图1中是反相器INV3、INV4)来保持数据的环路结构部LOOP；采用铁电体元件的磁滞特性来非易失性地存储环路结构部LOOP中所保持的数据的非易失性存储部(CL1a、CL1b、CL2a、CL2b、Q1a、Q1b、Q2a、Q2b)；和将环路结构部LOOP与所述非易失性存储部进行电隔离的电路隔离部(MUX1、MUX2、INV6、INV7、SW3、SW4)，所述电路隔离部被设置为以下结构：在数据保持装置的通常工作中，将对铁电体元件的施加电压保持为恒定，并使环路结构部LOOP进行电性工作。
如此，不是从环路结构部LOOP的信号线来直接驱动铁电体元件CL1a、CL1b、CL2a、CL2b，而是在环路结构部LOOP的信号线与铁电体元件CL1a、CL1b、CL2a、CL2b之间，通过设置作为缓冲器来发挥功能的数据写入用驱动器(在图1中是反相器INV6、INV7)，能够使铁电体元件CL1a、CL1b、CL2a、CL2b不成为环路结构部LOOP内的负载电容。
此外，若构成为：在数据写入用驱动器(反相器INV6、INV7)的输出端连接通路开关SW3、SW4，并根据控制信号E1，仅在数据的写入时使通路开关SW3、SW4接通，则在通常工作时，能够使铁电体元件CL1a、CL1b、CL2a、CL2b不被驱动。
此外，在数据读出时，通过根据控制信号E2来切换多路复用器MUX1、MUX2的输入输出路径，能够控制环路结构部LOOP内的逻辑门(在图1中是反相器INV3、INV4)与铁电体元件CL1a、CL1b、CL2a、CL2b的导通/切断。因此，由于将特定节点设置为浮置，不需要增设负载大的时钟线，所以能够避免消耗功率的增加。
而且，在本实施方式的数据保持装置中，控制信号E1、E2需要新的，这些信号，与通常驱动的时钟信号不同，由于在通常都不驱动，所以对数据保持装置的消耗功率几乎不产生影响。
此外，在本实施方式的数据保持装置中，虽然新需要数据写入用驱动器(反相器INV6、INV7)、或多路复用器MUX1、MUX2，CPU[CentralProcessing Unit]等的运算电路内的数据保持装置的占有面积，多数不超过数％，可以说几乎没有给运算电路整体带来面积增加的影响。
如此，若是本实施方式的时间保持装置，则由于在通常工作中不会无用地驱动铁电体元件，所以能够谋求与易失性的数据保持装置相同等级的高速化，并且低消耗功率化。
即，由于能够进行与易失性的数据保持装置相同的处理，所以不用进行定时设计或消耗功率设计等的再设计，就能够将已有电路的存储元件部分置换为本发明的数据保持装置。因此，由于能易于对已有电路进行非易失性化，所以能够实现：例如，待机时不消除数据地切断电源，或电源投入后，能够即时地再开始工作的CPU等。
接着，针对来自铁电体元件的数据读出工作的变形例，参照图6进行详细说明。图6是用于说明本发明的数据保持装置的另一工作例的时序图，从上开始依次表示电源电压VDD、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、F复位信号FRST、第一板极线PL1的施加电压、第二板极线PL2的施加电压、节点电压V1、节点电压V2及输出信号Q的电压波形。
在时刻R1～R5，时钟信号CLK被设置为“0”，反转时钟信号CLKB被设置为“1”。因此，第一通路开关SW1被断开，第二通路开关被接通。如此，通过预先固定好时钟信号CLK及反转时钟信号CLKB的逻辑，能够提高来自铁电体元件的数据读出工作的稳定性。
在时刻R1，最初F复位信号FRST被设置为“1”，晶体管Q1a、Q1b、Q2a、Q2b被导通，铁电体元件CL1a、CL1b、CL2a、CL2b的各两端之间都被短路。因此，由于铁电体元件CL1a、CL1b、CL2a、CL2b处于未被施加任何电压的状态，所以即使是电源投入时产生了电压变动的情况，也不会对铁电体元件CL1a、CL1b、CL2a、CL2b施加不想要的电压，从而能够避免数据出错。
而且，在时刻R1，第一板极线PL1和第二板极线PL2都被设置为“0(低电平)”。
在时刻R2，F复位信号FRST被设置为“0”，晶体管Q1a、Q1b、Q2a、Q2b被截止，并被设置为能够对铁电体元件CL1a、CL1b、CL2a、CL2b施加电压的状态，另一方面，以保持第二板极线PL2被维持为“0”的方式，第一板极线PL1被设置为“1”。通过施加这样的脉冲电压，作为节点电压V1及节点电压V2，出现与铁电体元件内的残留极化状态对应的电压信号。
若结合图6的示例具体地进行说明，则作为节点电压V1的逻辑，出现WL，作为节点电压V2的逻辑，出现WH。即，在节点电压V1与节点V2之间，产生与铁电体元件内的残留极化状态的差相应的电压差。
但是，在时刻R2～R3，由于还没投入电源电压VDD，所以环路结构部LOOP各部的节点电压V3～V6都为“0”，进而，输出信号Q成为“0”。
接着在时刻R3，在控制信号E1、E2都被设置为“0”的状态(即，数据写入用驱动器被设置为无效，并且，环路结构部LOOP中通常环路被设置为无效的状态)下，投入电源电压。此时，图5中的粗线描绘的信号线是浮置的。
而且，在时刻R3～R4，控制信号E2被设置为“0”，由于选择多路复用器MUX1和多路复用器MUX2的第2输入端(0)，所以节点电压V3的逻辑是WL，节点V4的逻辑是WH。另外，节点电压V5的逻辑是WH，节点电压V6的逻辑是WL。如此，在时刻R3～R4，装置各部的节点电压V1～V6还是不稳定的状态(反相器INV3及反相器INV4中的逻辑反转未完全进行，其输出逻辑未确实成为“0/1”状态)。
接着在时刻R4，控制信号E2被设置为“1”，由于选择多路复用器MUX1和多路复用器MUX2的第1输入端(1)，所以在环路结构部LOOP中形成了通常环路。伴随着这样的信号路径的切换，反相器INV4的输出端(逻辑：WH)与反相器INV3的输入端(逻辑：WH)连接，反相器INV3的输出端(逻辑：WL)与反相器INV4的输入端(逻辑：WL)连接。因此，各节点的信号逻辑(WH/WL)中不会产生不匹配，以后，在环路结构部LOOP中形成通常环路的期间，反相器INV3接收逻辑WL的输入，要将其输出逻辑提高至“1”，反相器INV4接收逻辑WH的输入，要将其输出逻辑降低至“0”。其结果，反相器INV3的输出逻辑，从不稳定的逻辑WL被确定为“0”，反相器INV4的输出逻辑，从不稳定的逻辑WH被确定为“1”。
如此，在时刻R4，伴随着环路结构部LOOP成为通常环路，从铁电体元件中读出的信号(节点电压V1与节点电压V2的电位差)通过环路结构部LOOP而被放大，作为输出信号Q而恢复电源切断前的保持数据(图2的示例中是“1”)。
之后，在时刻R5，F复位信号FRST再次被设置为“1”，晶体管Q1a、Q1b、Q2a、Q2b被导通，铁电体元件CL1a、CL1b、CL2a、CL2b的各两端之间都被短路，所以这些铁电体元件CL1a、CL1b、CL2a、CL2b处于未被施加任何电压的状态。此时，第一板极线PL1与第二板极线PL2都被设置为“0”。因此，数据保持装置与时刻W1之前相同，恢复到通常工作状态。
如上所述，图6的数据读出工作，与图2的数据读出工作不同，构成为：从电源电压VDD投入前，开始与铁电体元件内的残留极化状态对应的电压信号(节点电压V1、V2)的引出工作。通过这样的结构，能够减少电源电压VDD投入后的工作步骤数(在图2的工作示例中需要3步骤(时刻R3、R4、R5)，而在图6的工作示例中仅需2步骤(时刻R4、R5))，从而缩短直至恢复到通常工作所需要的时间。
接着，针对本实施方式的数据保持装置中所采用的铁电体元件的特性进行详细说明。
图7是用于说明铁电体元件的特性的图。而且，在图7的上段示意地描绘了对铁电体元件Cs施加电压Vs的样子。此外，在图7的下段左侧，表示铁电体元件Cs的磁滞特性，在下段右侧，表示铁电体元件Cs的电容特性。
如本图所示，铁电体元件Cs根据在其两端间施加了电压Vs时的残留极化状态来使电容特性发生变化。具体而言，当在铁电体元件Cs两端间施加了电压正极性Vs，而将铁电体元件Cs设为非反转状态(y＝1)时，其电容值变小。相反，当在铁电体元件Cs两端间施加了负极性电压Vs，而将铁电体元件Cs设为反转状态(y＝0)时，其电容值变大。因此，当读出铁电体元件Cs中所存储的数据时，需要将上述电容值的不同变换为电压值。
因此，本实施方式数据保持装置构成为：当从非易失性存储部读出数据时，采用非反转状态(y＝1)的铁电体元件与反转状态(y＝0)的铁电体元件的电容耦合。
图8是用于说明采用铁电体元件间的电容耦合的数据读出方式的示意图。而且，图8的上段表示铁电体元件CL1a(铁电体元件CL2a)为反转状态(y＝0)、铁电体元件CL1b(铁电体元件CL2b)为非反转状态(y＝1)时的电容特性，图8的下段，与上述相反，表示铁电体元件CL1a(铁电体元件CL2a)为非反转状态(y＝1)、铁电体元件CL1b(铁电体元件CL2b)为反转状态(y＝0)时的电容特性。
如前所述，当对铁电体元件的数据写入时，铁电体元件CL1a与CL1b之间，及铁电体元件CL2a与CL2b之间，彼此的残留极化状态成为相反，所以作为其电容特性成为以下关系：一方的电容值越大，另一方的电容值越小。
因此，若设为如下结构：当将彼此残留极化状态相反的两个铁电体元件CL1a与CL1b、以及铁电体元件CL2a与CL2b串联地连接，并对其一端施加了脉冲电压时，对在两元件间的连接节点处出现的节点电压V1、V2(为由电容值之比决定的电压值，在图8中标记为读出电压Vout)进行检测，则能够直到1[V]附近确保读出电压Vout的振幅值，从而大幅地改善读出余地。
此外，本实施方式的数据保持装置，由于被设置为如下结构：通过将与铁电体元件CL2a、CL2b的电容比相应的节点电压Vb和与铁电体元件CL1a、CL1b的电容比相应的节点电压V1进行比较，来进行从非易失性存储部读出的数据的0/1判定，所以，不需要严格地设定反相器的阈值。
如此，在本实施方式的数据保持装置中，虽然采用了使用铁电体元件间的电容耦合的数据读出方式，但本发明的结构不局限于此，如图9(第一变形例)所示，也可以构成为：采用铁电体元件CL1a、CL2a与构成反相器INV3、INV4的晶体管的栅极电容的电容耦合，从非易失性存储部读出数据(换言之，从图1的结构中去除铁电体元件CL1b、CL2b和晶体管Q1b、C2b的结构)，或者，如图10(第二变形例)所示，也可以构成为：采用铁电体元件CL1a、CL1b与其它电容元件C1、C2的电容耦合，从非易失性存储部读出数据。
图11是表示对具有置位/复位功能的D触发器(寄存器)的应用例的电路图。
如本图所示，当构成D触发器时，锁存器电路被串联连接为两级组(主级和从属级)，但是，不需要对主级和从属级双方进行非易失性化，仅在从属级侧的锁存器电路中适用本发明即可。
此外，关于其通常工作、对铁电体元件的数据写入工作、以及来自铁电体元件的数据读出工作，除了连接有主级侧的锁存器电路以外，与前述相同，且关于各工作时的信号路径，也如图12～图14所示，不需要特别重复说明。
但是，在本图所示的D触发器中，为了实现置位/复位功能，作为形成环路结构部的逻辑门，未采用反相器，而采用了逻辑与非运算器NAND1～NAND4。而且，若将输入给逻辑与非运算器NAND1、NAND3的置位信号RN设为“0”，则输出信号Q强制地变为“1”，若将输入给逻辑与非运算器NAND2、NAND4的置位信号SN设为“0”，则输出信号Q强制地变为“0”。因此，数据的写入工作时或数据的读出工作时，需要将置位信号RN及复位信号SN先设为“1”。
接着，针对本发明的数据保持装置的第三变形例，参照图15进行详细说明。图15表示本发明的数据保持装置的第三变形例的电路图。
本图所示的数据保持装置是一种具有：反相器INV1～INV7、通路开关SW1～SW4、多路复用器MUX1～MUX4、多路分配器DeMUX1、DeMUX2、N沟道型电场效应晶体管Q11a～Q1ma、Q11b～Q1mb、Q21a～Q2ma、Q21b～Q2mb、铁电体元件(铁电体电容)CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb的锁存器电路。
反相器INV1的输入端与数据信号(D)的施加端连接。反相器INV1的输出端与反相器INV2的输入端连接。反相器INV2的输出端经由通路开关SW1与多路复用器MUX1的第1输入端(1)连接。多路复用器MUX1的输出端与反相器INV3的输入端连接。反相器INV3的输出端与反相器INV5的输入端连接。反相器INV5的输出端与输出信号(Q)的引出端连接。多路复用器MUX2的第1输入端(1)与反相器INV3的输出端连接。多路复用器MUX2的输出端与反相器INV4的输入端连接。反相器INV4的输出端经由通路开关SW2与多路复用器MUX1的第1输入端(1)连接。
如此，本实施方式的数据保持装置构成为具有：采用以环路状连接的两个逻辑门(在图15中是反相器INV3、INV4)，来对输入的数据信号D进行保持的环路结构部LOOP(图中以虚线包围的部分)。
反相器INV6的输入端与多路复用器MUX1的第1输入端(1)连接。反相器INV6的输出端经由通路开关SW3与多路分配器DeMUX1的输入端连接。多路分配器DeMUX1的第1输出端～第m输出端，分别与多路复用器MUX4的第1输入端～第m输入端连接。多路复用器MUX4的输出端与多路复用器MUX2的第2输入端(0)连接。
反相器INV7的输入端与多路复用器MUX2的第一输入端(1)连接。反相器INV7的输出端经由通路开关SW4与多路分配器DeMUX2的输入端连接。多路分配器DeMUX2的第1输出端～第m输出端，分别与多路复用器MUX3的第1输入端～第m输入端连接。多路复用器MUX3的输出端与多路复用器MUX1的第2输入端(0)连接。
铁电体元件CL11a～CL1ma的正极端，分别与板极线PL11～PL1m连接。铁电体元件CL11a～CL1ma的负极端，分别与多路分配器DeMUX1的第1输出端～第m输出端连接。铁电体元件CL11a～1ma的两端间，分别连接有晶体管Q11a～Q1ma。晶体管Q11a～Q1ma的栅极分别与F复位信号FRST1～FRSTm的施加端连接。
铁电体元件CL11b～CL1mb的正极端，分别与多路分配器DeMUX1的第1输出端～第m输出端连接。铁电体元件CL11b～CL1mb的负极端分别与板极线PL21～PL2m连接。铁电体元件CL11b～1mb的两端间，分别连接有晶体管Q11b～Q1mb。晶体管Q11b～Q1mb的栅极分别与F复位信号FRST1～FRSTm的施加端连接。
铁电体元件CL21a～CL2ma的正极端，分别与板极线PL11～PL1m连接。铁电体元件CL21a～CL2ma的负极端，分别与多路分配器DeMUX2的第1输出端～第m输出端连接。铁电体元件CL21a～2ma的两端间，分别连接有晶体管Q21a～Q2ma。晶体管Q21a～Q2ma的栅极分别与F复位信号FRST1～FRSTm的施加端连接。
铁电体元件CL21b～CL2mb的正极端，分别与多路分配器DeMUX1的第1输出端～第m输出端连接。铁电体元件CL21b～CL2mb的负极端分别与板极线PL21～PL2m连接。铁电体元件CL21b～CL21mb的两端间，分别连接有晶体管Q21b～Q2mb。晶体管Q21b～Q2mb的栅极分别与F复位信号FRST1～FRSTm的施加端连接。
而且，在上述结构要素中，通路开关SW1根据时钟信号CLK而被接通/断开，通路开关SW2根据反转时钟信号CLKB(时钟信号CLK的逻辑反转信号)而被接通/断开。即，通路开关SW1与通路开关SW2彼此排他性地(互补性地)被接通/断开。另一方面，通路开关SW3、SW4都根据控制信号E1而被接通/断开。此外，多路复用器MUX1、MUX2都根据控制信号E2来切换其信号路径。此外，多路复用器MUX3、MUX4和多路分配器DeMUX1、DeMUX2都根据控制信号SEL1～SELm来切换其信号路径。
即，由上述结构构成的数据保持装置，为了仅存储m比特(m≥2)的数据D而对图1的结构作出了进一步的扩展，且构成为具有能根据控制信号SEL1～SELm进行选择的第1存储区域～第m存储区域。而且，若结合图15的示例具体地进行描述，则第x存储区域(1≤x≤m)，由铁电体元件CL1xa、CL1xb、CL2xa、CL2xb和晶体管Q1xa、Q1xb、Q2xa、Q2xb形成。但是，本发明的结构不局限于此，能够进行与前面出现的图9、图10相同的变形。
接着，针对由上述结构构成的数据保持装置的工作，进行详细说明。而且，在以下的说明中，以将多路分配器DeMUX1的第1输出端～第m输出端(多路复用器MUX4的第1输入端～第m输入端)分别出现的电压设为V11～V1m，将多路分配器DeMUX2的第1输出端～第m输出端(多路复用器MUX3的第1输入端～第m输入端)分别出现的电压设为V21～V2m，将反相器INV4的输入端出现的电压设为V3，将反相器INV4的输出端出现的电压设为V4，将反相器INV3的输入端出现的电压设为V5，将反相器INV3的输出端出现的电压设为V6的方式，对各部的节点电压赋予符号。
图16是用于说明本发明的数据保持装置的一个工作例(对第1存储区域写入数据D，从第m存储区域读出数据D的工作)的时序图。从上开始依次表示电源电压VDD、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、控制信号SEL1、F复位信号FRST1、板极线PL11的施加电压、板极线PL21的施加电压、节点电压V11、节点电压V2、控制信号SELm、F复位信号FRSTm、板极线PL1m的施加电压、板极线PL2m的施加电压、节点电压V1m、节点电压V2m及输出信号Q的电压波形。
而且，与未被选择作为数据D的写入处或读出源的第y存储区域(1＜y＜m)关联的控制信号SELy、F复位信号FRSTy、板极线PL1y的施加电压、板极线PL2y的施加电压、节点电压V1y、节点电压V2y，在数据D的写入工作中，与未被选择作为数据D的写入处的第m存储区域的处理相同，在数据D的读出工作中，与未被选择作为数据D的读出源的第1存储区域的处理相同，所以适当地省略其描绘和说明。
首先，针对数据保持装置的通常工作进行说明。
在时刻W1之前，由于F复位信号FRST1～FRSTm全部被设置为“1(高电平)”，晶体管Q11a～Q1ma、Q11b～Q1mb、Q21a～Q2ma、Q21b～Q2mb全部被导通，铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb各两端间都被短路，所以这些铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb处于未被施加任何电压的状态。而且，板极线PL11～PL1m与板极线PL21～PL2m都被设置为“0(低电平)”。
此外，在时刻W1之前，由于控制信号E1被设置为“0”，通路开关SW3与通路开关SW4被断开，所以数据写入用驱动器(图15的示例中是反相器INV6、INV7)都被设置为无效。
此外，在时刻W1之前，由于控制信号E2被设置为“1”，选择多路复用器MUX1与多路复用器MUX2的第1输入端(1)，所以在环路结构部LOOP中形成通常环路。
因此，在时钟信号CLK的高电平期间，通路开关SW1被接通，通路开关SW2被断开，所以数据信号D作为输出信号Q，保持原样地被通过。另一方面，在时钟信号CLK的低电平期间，通路开关SW1被断开，通路开关SW2被接通，所以在时钟信号CLK的下降沿，数据信号D被锁存。
接着，针对向第一存储区域的数据写入工作进行说明。
在时刻W1～W3，时钟信号CLK被设置为“0”，反转时钟信号CLKB被设置为“1”。因此，第一通路开关SW1被断开，第二通路开关被接通。如此，通过预先固定好时钟信号CLK及反转时钟信号CLKB的逻辑，能够提高对铁电体元件的数据写入工作的稳定性。
此外，在时刻W1～W3，作为数据D的写入处要选择第1存储区域，控制信号SEL1被设置为“1”，其它控制信号SEL2～SELm被设置为“0”。由此，多路分配器DeMUX1、DeMUX2处于选择将第1输出端与其输入端连接的信号路径的状态，且多路复用器MUX3、MUX4处于选择将第1输入端与其输出端连接的信号路径的状态。
此外，在时刻W1～W3，F复位信号FRST1被设置为“0”，晶体管Q11a、Q11b、Q21a、Q21b被截止，被设置为能够对铁电体元件CL11a、CL11b、CL21a、CL21b施加电压的状态。
另一方面，F复位信号FRST2～FRSTm，继续被维持为“1”，所以能够避免第2存储区域～第m存储区域中的数据出错。
此外，在时刻W1～W3，控制信号E1被设置为“1”，通路开关SW3和通路开关SW4被接通。因此，数据写入用驱动器(在图15的示例中是反相器INV6、INV7)都被设置为有效。
而且，在时刻W1～W3，与此前相同，由于控制信号E2被设置为“1”，选择多路复用器MUX1和多路复用器MUX2的第1输出端(1)，所以在环路结构部LOOP中形成通常环路。
此外，在时刻W1～W2，板极线PL11、PL21被设置为“0”，在时刻W2～W3，板极线PL11、PL21被设置为“1”。即，对板极线PL11、PL21施加相同的脉冲电压。通过施加这样的脉冲电压，铁电体元件内部的残留极化状态被设定为反转状态/非反转状态的任一种状态。
若结合图16的示例具体地进行说明，则在时刻W1，输出信号Q为“1”，所以节点电压V11为“0”，节点电压V21为“1”。因此，在时刻W1～W2，在板极线PL11、PL21都被设置为“0”的期间，在铁电体元件CL11a、CL11b的两端之间成为未被施加电压的状态，在铁电体元件CL21a的两端之间成为施加负极性电压的状态，在铁电体元件CL21b的两端之间成为施加正极性电压的状态。另一方面，在时刻W2～W3，在板极线PL11、PL21都被设置为“1”的期间，在铁电体元件CL21a、CL21b的两端之间成为未被施加电压的状态，在铁电体元件CL11a的两端之间成为施加正极性电压的状态，在铁电体元件CL11b的两端之间成为施加负极性电压的状态。
如此，通过对板极线PL11、PL21施加脉冲电压，从而铁电体元件内部的残留极化状态被设定为反转状态/非反转状态的任一种状态。而且，在铁电体元件CL11a与CL11b之间，以及铁电体元件CL21a与CL21b之间，彼此的残留极化状态成为相反。此外，在铁电体元件CL11a与CL21a之间，以及铁电体元件CL11b与CL21b之间，彼此的残留极化状态也成为相反。
而且，在时刻W1～W3，板极线PL12～PL1m、PL22～PL2m都被维持为“0”。
在时刻W3，F复位信号FRST1再次被设置为“1”，晶体管Q11a、Q11b、Q21a、Q21b被导通，铁电体元件CL11a、CL11b、CL21a、CL21b的各两端间都被短路，所以这些铁电体元件CL11a、CL11b、CL21a、CL21b处于未被施加任何电压的状态。此时，板极线PL11、PL21都被设置为“0”，此外，控制信号SEL1也被设置为“0”。
此外，在时刻W3，控制信号E1再次被设置为“0”，通路开关SW3和通路开关SW4被断开，所以数据写入用驱动器(在图15的示例中是反相器INV6、INV7)都被设置为无效。而且，对控制信号E2虽不作要求，但在图16的示例中被设置为“0”。
此外，在时刻W3，F复位信号FRST2～FRSTm都被维持为“1”，控制信号SEL2～SELm、板极线PL12～PL1m、PL22～PL2m都被维持为“0”。
而后，在时刻W4，切断电源电压VDD。此时，F复位信号FRST2～FRSTm都从切断电源电压VDD之前就被维持为“1”，晶体管Q11a～Q1ma、Q11b～Q1mb、Q21a～Q2ma、Q21b～Q2mb被导通，铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb各两端间都被短路。因此，铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb处于未施加任何电压的状态，所以即使是在电源切断时产生了电压变动的情况，也不会对铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb施加不想要的电压，从而能够避免数据出错。
接着，针对来自第m存储区域的数据读出工作进行说明。
在时刻R1～R5，时钟信号CLK被设置为“0”，反转时钟信号CLKB被设置为“1”。因此，第一通路开关SW1被断开，第二通路开关被接通。如此，通过预先固定好时钟信号CLK及反转时钟信号CLKB的逻辑，能够提高来自铁电体元件的数据读出工作的稳定性。
在时刻R1，最初F复位信号FRST1～FRSTm全部被设置为“1”，晶体管Q11a～Q1ma、Q11b～Q1mb、Q21a～Q2ma、Q21b～Q2mb全部被导通，铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb各两端间都被短路。因此，铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb处于未被施加任何电压的状态，所以即使是在电源投入时产生了电压变动的情况，也不会对铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb施加不想要的电压，从而能够避免数据出错。
而且，在时刻R1，板极线PL11～PL1m、PL21～PL2m都被设置为“0(低电平)”。
在时刻R2，在控制信号E1、E2都被设置为“0”的状态(即，数据写入用驱动器被设置为无效，并且，环路结构部LOOP中通常环路被设置为无效的状态)下，投入电源电压VDD。
接着在时刻R3，为了作为数据D的读出源而选择第m存储区域，控制信号SELm被设置为“1”，其它控制信号SEL1～SEL(m-1)被设置为“0”。由此，多路分配器DeMUX1、DeMUX2，成为选择将第m输出端与其输入端连接的信号路径的状态，多路复用器MUX3、MUX4成为选择将第m输入端与其输出端连接的信号路径的状态。
此外，在时刻R3，F复位信号FRSTm被设置为“0”，晶体管Q1ma、Q1mb、Q2ma、Q2mb被截止，被设置为能够对铁电体元件CL1ma、CL1mb、CL2ma、CL2mb施加电压的状态，另一方面，以保持板极线PL2m被维持为“0”的方式，板极线PL1m被设置为“1”。通过施加这样的脉冲电压，作为节点电压V1m及节点电压V2m，出现与铁电体元件内的残留极化状态对应的电压信号。
若结合图16的示例(第三存储区域中存储逻辑“1”的数据D的情况)具体地进行说明，则作为节点电压V1m的逻辑，出现WL，作为节点电压V2m的逻辑，出现WH。即，在节点电压V1m与节点电压V2m之间，产生与铁电体元件内的残留极化状态的差对应的电压差。
此时，在时刻R3～R4，由于控制信号E2被设置为“0”，选择多路复用器MUX1和多路复用器MUX2的第2输入端(0)，所以节点电压V3的逻辑是WL，节点电压V4的逻辑是WH。此外，节点电压V5的逻辑是WH，节点电压V6的逻辑是WL。如此，在时刻R3～R4，装置各部的节点电压V1m、V2m、V3～V6还处于不稳定的状态(反相器INV3及反相器INV4的逻辑反转未完全进行，其输出逻辑未确实处于“0”/“1”的状态)。
而且，在时刻R3，F复位信号FRST1～FRST(m-1)都被维持为“1”，控制信号SEL1～SEL(m-1)、板极线PL11～PL1(m-1)、PL21～PL2(m-1)都被维持为“0”。
接着在时刻R4，由于控制信号E2被设置为“1”，选择多路复用器MUX1和多路复用器MUX2的第1输入端(1)，所以在环路结构部LOOP中形成通常环路。伴随这样的信号路径的切换，反相器INV4的输出端(逻辑：WH)与反相器INV3的输入端(逻辑：WH)连接，反相器INV3的输出端(逻辑：WL)与反相器INV4的输入端(逻辑：WL)连接。因此，在各节点的信号逻辑(WH/WL)中不会产生不匹配，此后，在环路结构部LOOP中形成了通常环路的期间，反相器INV3接收逻辑WL的输入，要将其输出逻辑提高至“1”，反相器INV4接收逻辑WH的输入，要将其输出逻辑降低至“0”。其结果，反相器INV3的输出逻辑，由不稳定的逻辑WL被确定为“0”，反相器INV4的输出逻辑，由不稳定的逻辑WH被确定为“1”。
如此，在时刻R4，伴随环路结构部LOOP被设置为通常环路，从铁电体元件读出的信号(节点电压V1m与节点电压V2m的电位差)通过环路构造部LOOP被放大，恢复第三存储区域的保持数据(图16的示例中是“1”)作为输出信号Q。
此后，在时刻R5，F复位信号FRSTm再次被设置为“1”，晶体管Q1ma、Q1mb、Q2ma、Q2mb被导通，铁电体元件CL1ma、CL1mb、CL2ma、CL2mb的各两端间都被短路，所以这些铁电体元件CL1ma、CL1mb、CL2ma、CL2mb处于未被施加任何电压的状态。此时，板极线PL1m与板极线PL2m都设置为“0”。因此，数据保持装置与时刻W1以前相同，恢复到通常工作状态。
如上述所说明，在第三变形例的数据保持装置中，设为如下结构：采用铁电体元件的磁滞特性来非易失性地存储保持在环路结构部LOOP中的数据D的非易失性存储部，具有采用铁电体元件的m个存储区域，并根据规定的控制信号SEL1～SELm，选择使用成为数据D的写入处或者读出源的存储区域。通过这样的结构，能够实现可任意地切换使用多个数据D的数据保持装置。
而且，在数据保持装置的通常工作时，铁电体元件与信号线隔离，所以不会因为增加铁电体元件而带来数据保持装置的性能变差(速度变差或消耗功率的增加等)。
接着，针对来自第三存储区域的数据读出工作变形例，参照图17进行详细说明。图17是用于说明本发明的数据保持装置的其它工作例的时序图，从上开始依次表示电源电压VDD、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、F复位信号FRST1、板极线PL11的施加电压、板极线PL21的施加电压、节点电压V11、节点电压V21、控制信号SELm、F复位信号FRSTm、板极线PL1m的施加电压、板极线PL2m的施加电压、节点电压V1m、节点电压V2m以及输出信号Q的电压波形。
而且，与未被选择作为数据D的写入处或读出源的第y存储区域(1＜y＜m)关联的控制信号SELy、F复位信号FRSTy、板极线PL1y的施加电压、板极线PL2y的施加电压、节点电压V1y、节点电压V2y，在数据D的写入工作中，与未被选择作为数据D的写入处的第m存储区域的这些相同，在数据D的读出工作中，与未被选择作为数据D的读出源的第1存储区域的这些相同，所以适当地省略其描绘及说明。
在时刻R1～R5，时钟信号CLK被设置为“0”，反转时钟信号CLKB被设置为“1”。因此，第一通路开关SW1被断开，第二通路开关被接通。如此，通过预先固定好时钟信号CLK及反转时钟信号CLKB的逻辑，能够提高来自铁电体元件的数据读出工作的稳定性。
在时刻R1，最初F复位信号FRST1～FRSTm被设置为“1”，晶体管Q11a～Q1ma、Q11b～Q1mb、Q21a～Q2ma、Q21b～Q2mb被导通，铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb的各两端间都被短路。因此，铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb处于未被施加任何电压的状态，所以即使是在电源投入时产生了电压变动的情况，也不会对铁电体元件CL11a～CL1ma、CL11b～CL1mb、CL21a～CL2ma、CL21b～CL2mb施加不想要的电压，从而能够避免数据出错。
而且，在时刻R1，板极线PL11～PL1m和PL21～PL2m都被设置为“0(低电平)”。
在时刻R2，F复位信号FRSTm被设置为“0”，晶体管Q1ma、Q1mb、Q2ma、Q2mb被截止，被设置为能够对铁电体元件CL1ma、CL1mb、CL2ma、CL2mb施加电压的状态，另一方面，以保持板极线PL2m被维持为“0”的方式，板极线PL1m被设置为“1”。通过施加这样的脉冲电压，作为节点电压V1m及节点电压V2m，出现与铁电体元件内的残留极化状态对应的电压信号。
若结合图17的示例(第三存储区域中存储逻辑“1”的数据D的情况)具体地进行说明，则作为节点电压V1m的逻辑，出现WL，作为节点电压V2m的逻辑，出现WH。即，在节点电压V1m与节点电压V2m之间，产生与铁电体元件内的残留极化状态的差对应的电压差。
但是，在时刻R2～R3，由于还未投入电源电压VDD，所以环路结构部LOOP各部的节点电压V3～V6都为“0”，进而，输出信号Q为“0”。
接着在时刻R3，为了而选择第m存储区域作为数据D的读出源，控制信号SELm被设置为“1”，其它控制信号SEL1～SEL(m-1)被设置为“0”。由此，多路分配器DeMUX1、DeMUX2成为选择将第m输出端与其输入端连接的信号路径的状态，多路复用器MUX3、MUX4成为选择将第m输入端与其输出端连接的信号路径的状态。
此外，在时刻R3，在控制信号E1、E2都被设置为“0”的状态(即，数据写入用驱动器被设置为无效，并且，在环路结构部LOOP中通常环路被设置为无效的状态)下，投入电源电压VDD。
而且，在时刻R3～R4，由于控制信号E2被设置为“0”，选择多路复用器MUX1和多路复用器MUX2的第2输入端(0)，所以节点电压V3的逻辑是WL，节点电压V4的逻辑是WH。此外，节点电压V5的逻辑是WH，节点电压V6的逻辑是WL。如此，在时刻R3～R4，装置各部的节点电压V1～V6还处于不稳定的状态(反相器INV3及反相器INV4的逻辑反转未完全进行，其输出逻辑未确实处于“0”/“1”的状态)。
接着在时刻R4，由于控制信号E2被设置为“1”，选择多路复用器MUX1和多路复用器MUX2的第1输入端(1)，所以在环路结构部LOOP中形成通常环路。伴随这样的信号路径的切换，反相器INV4的输出端(逻辑：WH)与反相器INV3的输入端(逻辑：WH)连接，反相器INV3的输出端(逻辑：WL)与反相器INV4的输入端(逻辑：WL)连接。因此，在各节点的信号逻辑(WH/WL)中不会产生不匹配，此后，在环路结构部LOOP中形成通常环路期间，反相器INV3接收逻辑WL的输入，要将其输出逻辑提高至“1”，反相器INV4接收逻辑WH的输入，要将其输出逻辑降低至“0”。其结果，反相器INV3的输出逻辑，由不稳定的逻辑WL被确定为“0”，反相器INV4的输出逻辑，由不稳定的逻辑WH被确定为“1”。
如此，在时刻R4，伴随环路结构部LOOP被设置为通常环路，从铁电体元件读出的信号(节点电压V1m与节点电压V2m的电位差)通过环路构造部LOOP被放大，恢复第三存储区域的保持数据(图17的示例中是“1”)作为输出信号Q。
此后，在时刻R5，F复位信号FRSTm再次被设置为“1”，晶体管Q1ma、Q1mb、Q2ma、Q2mb被导通，铁电体元件CL1ma、CL1mb、CL2ma、CL2mb的各两端间都被短路，所以这些铁电体元件CL1ma、CL1mb、CL2ma、CL2mb处于未被施加任何电压的状态。此时，板极线PL1m和板极线PL2m都被设置为“0”。因此，数据保持装置与时刻W1以前相同，恢复到通常工作状态。
如上所述，图17的数据读出工作，与图16的数据读出工作不同，构成为：从电源电压VDD投入之前，就开始与铁电体元件内的残留极化状态对应的电压信号(节点电压V1m、V2m)的引出工作。通过这样的结构，能够减少电源电压VDD投入后的工作步骤数(在图16的工作例中需要3步骤(时刻R3、R4、R5)，而在图17的工作例中仅需要2步骤(时刻R4、R5))，从而缩短通常工作中直到恢复为止所需的时间。
接着，针对将第三变形例的数据保持装置适用于CPU时的处理切换工作，参照图18进行说明。图18是表示基于数据更换的处理切换工作的一个示例的示意图，示意地表示了通过任意地对数据保持装置的第一存储区域和第m存储区域进行切换而使用，从而交替地切换处理A(例如动态图像压缩处理)和处理B(例如表计算处理)的样子。而且，在图18的左侧，表示了将纵轴作为时间轴来交替地切换处理A和处理B的样子，在图18的右侧，示意地表示了在CPU内部所使用的数据保持装置的工作状态。
当从处理A转移到处理B时，数据保持装置，通过在第1存储区域(CL11a～CL21b)中写入与处理A相关的数据DA，并从第m存储区域(CL1ma～CL2mb)中读出与处理B相关的数据DB，来进行在数据保持装置中所存储的数据的更换处理。另一方面，当从处理B转移到处理A时，与上述相反，数据保持装置，通过在第m存储区域(CL1ma～CL2mb)中写入与处理B相关的数据DB，并从第1存储区域(CL11a～CL21b)中读出与处理A相关的数据DA，来进行在数据保持装置中所存储的数据的更换处理。通过这样的数据的更换处理，能够瞬时切换由CPU执行的处理。
而且，当通过数据更换来进行CPU的处理切换时，前面的图16、图17所示的电源关闭期间不一定需要。
接着，针对铁电体元件的单元图案的版面设计，参照图19～图22详细地进行说明。图19～图22分别表示铁电体元件的单元图案的第一版面设计例～第四版面设计例的示意图。而且，图中的符号a～d分别表示铁电体元件，符号x、y分别表示元件间距离。
在半导体基板上形成多个铁电体元件时，在其版面设计阶段，虽然任一铁电体元件都设计为相同形状(例如，从上面看时成为正方形或长方形的形状)，但经过掩模工序或蚀刻工序而在半导体基板上形成的实际的元件的形状，在工序的特性上，多数不能形成如所设计的形状。
例如，在图19中，铁电体元件a、d由于在任一个四边上都不接近其它元件，所以元件的角部分易于蚀刻，在半导体基板上形成的实际的元件形状，成为每个四角都形成比较大的圆形。另一方面，铁电体元件b、c由于每个的一边以彼此对置的形式相互地邻接，所以包括该边的元件的角部分难以蚀刻，在半导体基板上形成的实际的元件形状，成为在每个四角之中，相互对置的两个角形成比较小的圆形，其它的两个角形成比较大的圆形。对于图20～图22的示例，与上述相同。
如此，在半导体基板上形成的实际的元件形状，根据元件的疏密，形成四角的蚀刻程度不同的形状，对于铁电体元件CL1a与铁电体元件CL1b的一组对、和强介质元件CL2a与铁电体元件CL2b的一组对，只要分别以在半导体基板上形成的实际形状相同的方式进行配置即可。
若是图19的示例，则可以将铁电体元件a、d设为第一组对，将铁电体元件b、c设为第二组对。此外，若是图20的示例，则可以将铁电体元件a、b设为第一组对，将铁电体元件c、d设为第二组对(参照图中(a))，或者，也可以将铁电体元件a、c设为第一组对，将铁电体元件b、d设为第二组对(参照图中(b))。此外，若是图21的示例，则可以将铁电体元件a、c设为第一组对，将铁电体元件b、d设为第二组对(参照图中(a))，也可以将铁电体元件a、b设为第一组对，将铁电体元件c、d设为第二组对(参照图中(b))，或者，也可以将铁电体元件a、d设为第一组对，将铁电体元件b、c设为第二组对(参照图中(c))。此外，若是图22的示例，则可以将铁电体元件a、d设为第一组对，将铁电体元件b、c设为第二组对。
通过进行这样的单元图案的版面设计，使成为一组对的铁电体元件的形状(面积)一致，能够提高其成对性，进而，能够提高数据保持装置的数据保持特性。
此外，如图15所示，针对设置了多个存储区域的情况，也与上述相同，对于铁电体元件CL11a～CL1ma与铁电体元件CL11b～CL1mb的组对，和铁电体元件CL21a～CL1ma与铁电体元件CL21b～CL2mb的组对，使相互的形状(面积)一致是重要的。
而且，本发明的结构，除了上述实施方式，能够在不脱离发明的宗旨的范围内实施各种变更。
例如，在上述实施方式中，作为形成环路结构部LOOP的逻辑门，虽然在示例中列举了采用反相器或逻辑与非运算器的结构来进行了说明，但本发明的结构不局限于此，也可以采用逻辑或非运算器等其它逻辑门。
此外，在上述实施方式中，作为对环路结构部LOOP和非易失性存储部进行电隔离的电路隔离部的结构要素，虽然在示例中列举了采用反相器INV6、INV7与通路开关SW3、SW4的组合的结构来进行了说明，但本发明的结构不局限于此，也可以代替上述而采用试验状态(try state)反相器(可将输出浮置的反相器)。
此外，电路隔离部的要点在于，在通常工作时能够对铁电体元件不施加电压，在上述实施方式中除了示例的结构(即，在通常工作时将对铁电体元件的施加电压保持为恒定电压的结构)以外，还可以考虑将铁电体元件具有的电压施加用电极的至少一个保持为浮置状态的结构。具体而言，在图1中，可以考虑在通常工作时，将晶体管Q1Aa、Q1b、Q2a、Q2b设置为截止，将第一板极线PL1及第二板极线PL2设置为浮置的状态的方法等。此外，若对电路结构自身进行变更，则可以构成为：在铁电体元件与节点电压V1(V2)的引出端之间，或者，在铁电体元件与板极线PL1(PL2)之间，新追加晶体管，并对其进行导通/截止控制。
此外，当在通常工作时、或者在数据的读出工作时将对铁电体元件的施加电压保持为恒定时，只要将在铁电体元件的两端间所连接的晶体管导通即可，板极线的电压可以不一定是低电平。
(产业上的利用可能性)
本发明是在实现搭载于逻辑运算电路、逻辑运算装置、CPU、MPU、DSP等处理器、便携设备等上的数据保持装置的非易失性化方面上有用的技术。

Claims (14)

1.一种数据保持装置，具有：
环路结构部，其采用以环路状连接的多个逻辑门来保持数据；
非易失性存储部，其采用铁电体元件的磁滞特性来非易失性地存储所述环路结构部中所保持的数据；和
电路隔离部，其对所述环路结构部与所述非易失性存储部进行电隔离，
所述电路隔离部，在所述数据保持装置的通常工作中，将对所述铁电体元件的施加电压保持为恒定，并使所述环路结构部进行电性工作，
所述数据保持装置，在从所述铁电体元件读出数据时，采用非反转状态的铁电体元件与反转状态的铁电体元件的电容耦合。
2.一种数据保持装置，具有：
环路结构部，其采用以环路状连接的多个逻辑门来保持数据；
非易失性存储部，其采用铁电体元件的磁滞特性来非易失性地存储所述环路结构部中所保持的数据；和
电路隔离部，其对所述环路结构部与所述非易失性存储部进行电隔离，
所述电路隔离部，在所述数据保持装置的通常工作中，将对所述铁电体元件的施加电压保持为恒定，并使所述环路结构部进行电性工作，
所述数据保持装置，在从所述铁电体元件读出数据时，采用所述铁电体元件与其它电容元件的电容耦合。
3.一种数据保持装置，具有：
环路结构部，其采用以环路状连接的多个逻辑门来保持数据；
非易失性存储部，其采用铁电体元件的磁滞特性来非易失性地存储所述环路结构部中所保持的数据；和
电路隔离部，其对所述环路结构部与所述非易失性存储部进行电隔离，
所述电路隔离部，在所述数据保持装置的通常工作中，将所述铁电体元件具有的电压施加用电极的至少一个保持为浮置的状态，并使所述环路结构部进行电性工作，
所述数据保持装置，在从所述铁电体元件读出数据时，采用非反转状态的铁电体元件与反转状态的铁电体元件的电容耦合。
4.一种数据保持装置，具有：
环路结构部，其采用以环路状连接的多个逻辑门来保持数据；
非易失性存储部，其采用铁电体元件的磁滞特性来非易失性地存储所述环路结构部中所保持的数据；和
电路隔离部，其对所述环路结构部与所述非易失性存储部进行电隔离，
所述电路隔离部，在所述数据保持装置的通常工作中，将所述铁电体元件具有的电压施加用电极的至少一个保持为浮置的状态，并使所述环路结构部进行电性工作，
所述数据保持装置，在从所述铁电体元件读出数据时，采用所述铁电体元件与其它电容元件的电容耦合。
5.根据权利要求1至4中任一项所述的数据保持装置，其特征在于，
所述非易失性存储部，具有多个采用了铁电体元件的存储区域，并根据规定的控制信号，选择使用成为数据的写入处或读出源的存储区域。
6.一种数据保持装置，具有：
第一多路复用器，其第一输入端经由第一通路开关与输入信号的施加端连接；
第一逻辑门，其输入端与第一多路复用器的输出端连接，且从输出端引出输出信号；
第二多路复用器，其第一输入端与第一逻辑门的输出端连接；
第二逻辑门，其输入端与第二多路复用器的输出端连接，其输出端经由第二通路开关与第一多路复用器的第一输入端连接；
第一铁电体元件，其一端与第一板极线连接，其另一端经由第三通路开关与第一多路复用器的第一输入端连接，而且也与第二多路复用器的第二输入端连接；
第一晶体管，其使第一铁电体元件的两端间导通/切断；
第二铁电体元件，其一端与第一板极线连接，其另一端经由第四通路开关与第二多路复用器的第一输入端连接，而且也与第一多路复用器的第二输入端连接；和
第二晶体管，其使第二铁电体元件的两端间导通/切断。
7.根据权利要求6所述的数据保持装置，其特征在于，
通常工作时，第一通路开关和第二通路开关排他性地被接通/断开，第三通路开关和第四通路开关被断开，选择第一多路复用器和第二多路复用器的第一输入端，第一晶体管和第二晶体管被设置为导通，第一板极线被设置为恒定电压电平或浮置的状态，
数据的写入工作时，第一通路开关被断开，第二通路开关被接通，第三通路开关和第四通路开关被接通，选择第一多路复用器和第二多路复用器的第一输入端，第一晶体管和第二晶体管被截止，对第一板极线施加脉冲电压，
数据的读出工作时，第一通路开关被断开，第二通路开关被接通，第三通路开关和第四通路开关被断开，选择第一多路复用器和第二多路复用器的第二输入端，第一晶体管和第二晶体管被截止，对第一板极线施加脉冲电压。
8.根据权利要求7所述的数据保持装置，其特征在于，具有：
第三铁电体元件，其一端与第二板极线连接，其另一端与第一铁电体元件的另一端连接；
第三晶体管，其使第三铁电体元件的两端间导通/切断；
第四铁电体元件，其一端与第二板极线连接，其另一端与第二铁电体元件的另一端连接；和
第四晶体管，其使第四铁电体元件的两端间导通/切断。
9.根据权利要求8所述的数据保持装置，其特征在于，
通常工作时，第三晶体管和第四晶体管被导通，第二板极线被设置为恒定电压电平或浮置状态，
数据的写入工作时，第三晶体管和第四晶体管被截止，对第二板极线施加脉冲电压，
数据的读出工作时，第三晶体管和第四晶体管被截止，第二板极线被设置为恒定电压电平或浮置状态。
10.根据权利要求7所述的数据保持装置，其特征在于，具有：
第一电容元件，其一端与基准电压端连接，其另一端与第一铁电体元件的另一端连接；和
第二电容元件，其一端与所述基准电压端连接，其另一端与第二铁电体元件的另一端连接。
11.根据权利要求8所述的数据保持装置，其特征在于，
第一铁电体元件与第三铁电体元件的组对、和第二铁电体元件与第四铁电体元件的组对，分别以在基板上形成的实际形状相同的方式进行配置。
12.一种数据写入方法，是在权利要求1至4中任一项所述的数据保持装置中写入数据的数据写入方法，包括：
允许向形成所述非易失性存储部的铁电体元件施加电压的步骤；
接通从所述环路结构部向所述非易失性存储部的信号路径，向所述铁电体元件的一端施加与所述环路结构部的保持数据对应的电压信号的步骤；
对所述铁电体元件的另一端施加脉冲电压，将所述铁电体元件内部的残留极化状态设定为反转状态/非反转状态的任一种状态的步骤；
切断从所述环路结构部向所述非易失性存储部的信号路径的步骤；和
禁止向所述铁电体元件施加电压的步骤。
13.一种数据读出方法，是从权利要求1至4中任一项所述的数据保持装置中读出数据的数据读出方法，包括：
允许向形成所述非易失性存储部的铁电体元件施加电压的步骤；
对所述铁电体元件的一端施加脉冲电压，并从所述铁电体元件的另一端引出与所述铁电体元件内部的残留极化状态对应的电压信号的步骤；
接通从所述非易失性存储部向所述环路结构部的信号路径，向所述环路结构部输入从所述非易失性存储部引出的电压信号的步骤；
切断从所述非易失性存储部向所述环路结构部的信号路径，在所述环路结构部形成通常环路的步骤；和
禁止向所述铁电体元件施加电压的步骤。
14.根据权利要求13所述的数据读出方法，其特征在于，
从所述非易失性存储部引出所述电压信号的步骤先于所述数据保持装置的电源投入。
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