CN112233711A - 铁电存储器单元存取 - Google Patents

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Abstract

本申请案涉及铁电存储器单元存取。在一些实例中，在存取程序的第一部分期间，可增加与所述存储器单元耦合的数字线及字线的电压，同时将与所述存储器单元耦合的板的电压保持为恒定的，这可支持在所述存取程序之前感测由所述存储器单元存储的逻辑状态，且可致使将第一逻辑状态写入到所述存储器单元。可接着增加所述板的电压，且可接着将所述数字线与所述板耦合。由于先前将所述第一逻辑状态写入到所述存储器单元，因此除非目标逻辑状态不同于所述第一逻辑状态，否则可不需要随后将所述目标逻辑状态写入到所述存储器单元。

Description

铁电存储器单元存取
交叉参考
本专利申请案主张由迪·文森佐(Di Vincenzo)在2019年7月15日提出申请的标题为“铁电存储器单元存取(FERROELECTRIC MEMORY CELL ACCESS)”的美国专利申请案第16/511,423号的优先权，所述美国专利申请案受让于本受让人且以其全文引用的方式明确并入本文中。
技术领域
技术领域涉及铁电存储器单元存取。
背景技术
以下内容一般来说涉及包含至少一个存储器装置的系统且更具体来说涉及铁电存储器单元存取。
存储器装置广泛地用于在各种电子装置(例如计算机、无线通信装置、相机、数字显示器等等)中存储信息。通过对存储器装置的不同状态进行编程而存储信息。举例来说，二进制装置最通常存储通常由逻辑1或逻辑0表示的两个状态中的一者。在其它装置中，可存储多于两个状态。为存取所存储信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为存储信息，装置的组件可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)以及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)可即使在不存在外部电源的情况下仍维持其所存储逻辑状态达延长的时间周期。易失性存储器装置(例如，DRAM)可在从外部外部电源断开连接时丢失其所存储状态。FeRAM可能够实现类似于易失性存储器的密度，但可由于使用铁电电容器作为存储装置而具有非易失性性质。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减少电力消耗、降低存储器单元上的应力，或减少制造成本以及其它度量。
发明内容
描述一种方法。所述方法可包含：作为铁电存储器单元的存取程序的一部分，将与所述铁电存储器单元耦合的数字线的电压从第一电压增加到第二电压；基于增加所述数字线的所述电压，激活与所述铁电存储器单元耦合的字线，以将所述数字线与包含于所述铁电存储器单元中的铁电电容器耦合；在激活所述字线之后，将与所述铁电存储器单元耦合的板的电压从所述第一电压增加到所述第二电压；及在增加所述板的所述电压之后，撤销激活所述字线，以将所述铁电电容器从所述数字线解耦。
描述一种设备。所述设备可包含：铁电存储器单元，其与数字线及字线耦合；板，其与所述铁电存储器单元耦合，及控制器，其与所述数字线、所述字线及所述板耦合，其中所述控制器经配置以致使所述设备：在所述铁电存储器单元的存取程序的第一部分期间，以第一电压对所述板进行偏置、以第二电压对所述数字线进行偏置且激活所述字线；基于激活所述字线而读取由所述铁电存储器单元存储的逻辑状态；在所述存取程序的第二部分期间，将所述板从所述第一电压转变到所述第二电压；在所述板达到所述第二电压之后，接收预充电命令；及在所述存取程序的第三部分期间，基于所述预充电命令而撤销激活所述字线。
描述一种方法。所述方法可包含：将铁电存储器单元的数字线的电压增加到偏置电压；在所述数字线的所述电压达到所述偏置电压之后，将所述铁电存储器单元的字线的电压增加到激活电压；在所述字线的所述电压达到所述激活电压之后，感测所述铁电存储器单元的第一逻辑状态；在感测所述第一逻辑状态之后，将所述铁电存储器单元的板的电压增加到所述偏置电压；在所述板达到所述偏置电压之后，确定所述铁电存储器单元的第二逻辑状态；将所述数字线偏置到针对所述第二逻辑状态的写入电压；在将所述数字线偏置到所述写入电压之后，降低所述字线的所述电压；及在降低所述字线的所述电压之后，降低所述板的所述电压及所述数字线的所述电压。
附图说明
图1图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的系统的实例。
图2图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的存储器裸片的实例。
图3A及3B图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的滞后曲线的实例。
图4图解说明根据如本文中所揭示的实例的存储器阵列的实例，所述存储器阵列包含支持铁电存储器单元存取的共同板。
图5图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的时序图的实例。
图6图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的时序图的实例。
图7图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的时序图的实例。
图8图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的时序图的实例。
图9图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的电路的实例。
图10展示根据本发明的方面的支持铁电存储器单元存取的存储器存取管理器的框图。
图11到14展示根据如本文中所揭示的实例的图解说明支持铁电存储器单元存取的一或若干方法的流程图。
具体实施方式
根据本发明的方面，可对存储器单元进行存取(例如，读取、写入、刷新或其任何组合)。在一些存储器架构中，存储器单元(例如，铁电存储器单元)可与数字线、字线及板耦合。在一些情形中，单个板可为多个存储器单元共有的(例如，由所述多个存储器单元共享、与所述多个存储器单元耦合)。举例来说，与具有唯一单独控制的板的每一存储器单元相比，此架构可减少控制方案及相关电路(例如，解码器电路)的复杂性。
在此存储器阵列中，可将存储器单元布置成若干列及若干行，其中存储器单元的每一行与同一字线对应(例如，耦合)，且存储器单元的每一列与同一数字线对应(例如，耦合)。在一些存储器架构中，存取存储器单元(例如，读取存储于存储器单元中的逻辑状态或将逻辑状态写入到存储器单元)可包含在至少某一持续时间内跨越存储器单元而施加非零电压。所施加非零电压可在其施加的时间期间在存储器单元上引入应力，且每存取操作的较长施加时间可增加电力消耗并减少存储器单元的可用寿命。另外，施加到与经存取存储器单元耦合的存取线的电压可干扰由相邻存储器单元存储的逻辑状态(例如，由于泄漏)，这可负面影响整个存储器阵列的性能。因此，限制跨越存储器单元而施加非零电压的时间量以便减少应力及干扰且以其它方式改进在操作存储器阵列时的性能及效率可为有利的。
如本文中所论述，存储器装置可包含与锁存器耦合的感测放大器，所述感测放大器可经配置以感测存储于存储器单元中的逻辑状态。在存取操作的第一部分期间，可通过选择相应数字线及字线(例如，增加所述相应数字线及字线的电压)而在第一持续时间内激活存储器单元。举例来说，存取操作的第一部分可基于激活命令(例如，由所述激活命令触发)，所述激活命令可由存储器装置从主机装置接收。在第一持续时间期间，板的电压可保持为低的，可感测先前由存储器单元存储的逻辑状态，且可将所感测逻辑状态存储于锁存器中。作为在第一持续时间期间的所选择数字线及板的电压值的结果，可在第一持续时间期间将第一逻辑状态(例如，逻辑“1”)至少部分地写入到存储器单元(例如，不管存储器单元在第一持续时间之前存储何种逻辑状态，且因此不管所感测逻辑状态如何)。应理解，归于逻辑状态的逻辑值(例如，是将给定逻辑状态称为“1”还是“0”)可为任意决定。
在存取操作的第二部分期间，板的电压可增加。一或多个未选择数字线(例如，并不对应于所选择存储器单元而是对应于未选择存储器单元的数字线)可与板耦合(例如，分路到所述板)，使得每一未选择数字线的电压可跟踪所述板的电压(例如，贯穿存取操作)。通过将未选择数字线耦合到所述板，可针对未选择存储器单元而使干扰及泄漏最小化(例如，通过确保跨越未选择存储器单元的大体上零电压差分)。
此外，在板的电压增加之后，可将所选择数字线耦合到所述板。将所选择数字线耦合到所述板可确保所选择数字线及板的电压为相同的(或至少大体上相同的)，这可允许所选择存储器单元以零电压状态存在。此可至少暂时地减少原本由于选择存储器单元的数字线而置于所述存储器单元上的任何应力。在一些情形中，在板电压增加之后将所选择数字线耦合到所述板还可防止、减轻或以其它方式补偿(例如，反转)可原本发生的过冲(例如，由于板电压增加以及所选择数字线与所述板之间、所选择数字线与未选择数字线(其电压可跟踪所述板)之间的电容性交叉耦合)。
在一些情形中，在将所选择数字线耦合到所述板之后，存储器装置可监测一或多个命令(例如，来自主机装置)，例如读取命令、写入命令、刷新命令或预充电命令(或者可致使存储器装置撤销激活字线或以其它方式结束存取操作的其它命令)。
存取操作的第三部分可包含将目标逻辑状态写入到存储器单元。举例来说，存取操作的第三部分可基于预充电命令(例如，由所述预充电命令触发、响应于所述预充电命令而起始)，所述预充电命令可由存储器装置从主机装置接收。在一些情形中，存取操作可包含刷新或其它回写操作或者包含于所述刷新或其它回写操作中。在此类情形中，目标逻辑状态可为所感测逻辑状态。在其它情形中，存储器装置可接收指定目标逻辑状态的命令(例如，写入命令)，所述目标逻辑状态可与所感测逻辑状态相同或不同。在写入操作中，可将目标逻辑状态写入到锁存器而非直接写入到存储器单元，这可进一步减少存储器单元经历非零电压差分的时间量。
由于先前在存取操作的第一部分期间作为数字线及板电压的结果而将第一逻辑状态(例如，逻辑“1”)写入到存储器单元，因此如果目标逻辑状态与第一逻辑状态相同，那么在存取操作的第三部分期间可无需任何进一步动作来写入目标逻辑状态。举例来说，如果在预充电命令之前接收到将第一逻辑状态写入到存储器单元的命令，或如果在刷新或回写情景中的所感测逻辑状态为第一逻辑状态，那么第一逻辑状态可已被写入到存储器单元。因此，当目标逻辑状态为第一逻辑状态时，在板的电压增加之后，可将零伏特施加到存储器单元(例如，零电压差分可存在于数字线与板之间)，这可减少所选择存储器单元上的应力且减少针对其它(未选择)存储器单元的干扰或泄漏的风险。
替代地，如果目标逻辑状态为第二逻辑状态(例如，逻辑“0”)，那么可在存取操作的第三部分期间使数字线接地且可将第二逻辑状态从锁存器写入到存储器单元(例如，基于由锁存器产生的信号)。举例来说，可将所选择数字线从所述板解耦，可将数字线电压减小(例如，接地)同时使板电压维持处于较高电压，并且跨越存储器单元的所得电压差分可写入第二逻辑状态。数字线电压可随后增加，且在一些情形中，数字线可与所述板耦合(例如，重新耦合)。
在已将目标逻辑状态写入到存储器单元之后，可取消选择字线(例如，所述字线的电压返回到其在存取操作之前的值)，且板及所选择数字线的电压可随后降低(例如，返回到接地)以结束存取操作。在一些情形中，可通过在所选择数字线与板耦合的同时降低板电压而降低板及所选择数字线的电压。在一些情形中，在降低板电压的同时将所选择数字线及其它未选择数字线与所述板耦合可支持经增加转换速率(电压降低速率)且因此支持存取操作的经减少总体持续时间，同时减少或以其它方式减轻干扰与所选择及未选择数字线耦合的存储器单元的风险。
如下存取程序可为有益的：允许在存取程序期间(例如，针对读取或写入操作)减少非零电压跨越存储器单元的时间量，例如本文中所描述的存取程序。举例来说，此存取程序可减少电力消耗—例如，通过减少去往存储器装置的并未介入存取程序中的部分的泄漏。作为另一实例，此存取程序可减少存储器单元的疲劳或其它磨损机制。如本文中所描述的存取程序还可允许较快存取(例如，读取或写入)操作—例如，通过允许在存取程序的一或多个部分期间的经增加转换速率，或通过在一些情形中基于先前感测操作已写入目标逻辑状态而避免对于写入所述目标逻辑状态的进一步动作的需要。如本文中所描述的存取程序还可允许使用具有低电压供应的锁存器(例如，通过使用锁存器来仅将较低电压逻辑状态写入到存储器单元)，这可提供与面积节省或者制作容易度或制作成本相关的益处。所属领域的技术人员可了解这些及其它益处。
最初在如参考图1到3所描述的存储器系统及存储器裸片的上下文中描述本发明的特征。在如参考图4到9所描述的存储器阵列、时序图及电路图的上下文中描述本发明的特征。进一步由如参考图10到14所描述的与铁电存储器单元存取相关的设备图及流程图图解说明且参考所述设备图及流程图描述本发明的这些及其它特征。
图1图解说明根据如本文中所揭示的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及将外部存储器控制器105与存储器装置110耦合的多个信道115。系统100可包含一或多个存储器装置，但可为易于描述而将一或多个存储器装置描述为单个存储器装置110。
系统100可包含电子装置(例如计算装置、移动计算装置、无线装置或图形处理装置)的部分。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝式电话、可穿戴式装置、因特网连接的装置等等的实例。存储器装置110可为系统的组件，所述系统经配置以存储用于系统100的一或多个其它组件的数据。在一些实例中，系统100能够进行机器类型通信(MTC)、机器对机器(M2M)通信或装置对装置(D2D)通信。
系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器来执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝式电话、可穿戴式装置、因特网连接的装置、某一其它静止或便携式电子装置等等。在一些情形中，主机装置可指实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情形中，外部存储器控制器105可被称为主机或主机装置。在一些实例中，系统100为图形卡。
在一些情形中，存储器装置110可为独立装置或组件，所述独立装置或组件经配置以与系统100的其它组件进行通信且提供可能由系统100使用或参考的物理存储器地址/空间。在一些实例中，存储器装置110可配置以与至少一个或多个不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可操作以支持用以调制信号的调制方案、用于传递信号的不同引脚设计、系统100及存储器装置110的不同封装、系统100与存储器装置110之间的时钟信令及同步、时序惯例及/或其它因素。
存储器装置110可经配置以存储用于系统100的组件的数据。在一些情形中，存储器装置110可充当系统100的从属类型装置(例如，通过外部存储器控制器105而对由系统100提供的命令进行响应及执行)。此类命令可包含针对存取操作的存取命令，例如针对写入操作的写入命令、针对读取操作的读取命令、针对刷新操作的刷新命令或其它命令，例如如本文中所描述的激活及预充电命令。存储器装置110可包含用以支持所要或指定的数据存储容量的两个或多于两个存储器裸片160(例如，存储器芯片)。包含两个或多于两个存储器裸片的存储器装置110可被称为多裸片存储器或封装(还被称为多芯片存储器或封装)。
系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130及输入/输出(I/O)控制器135。系统100的组件可使用总线140来彼此进行电子通信。
处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或者其可为这些类型的组件的组合。在此类情形中，处理器120可为中央处理单元(CPU)、图形处理单元(GPU)、通用图形处理单元(GPGPU)或单芯片系统(SoC)的实例，以及其它实例。
BIOS组件125可为包含操作为固件的BIOS的软件组件，其可初始化及运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件(例如，外围组件130、I/O控制器135等)之间的数据流。BIOS组件125可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件130可为可集成到系统100中或与所述系统集成在一起的任何输入装置或输出装置或者用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或者外围卡槽，例如外围组件互连(PCI)或专门图形端口。外围组件130可为由所属领域的技术人员理解为外围设备的其它组件。
I/O控制器135可管理处理器120与外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或未与所述系统集成在一起的外围设备。在一些情形中，I/O控制器135可表示去往外部外围组件的物理连接或端口。
输入145可表示系统100外部的装置或信号，所述装置或信号将信息、信号或数据提供到系统100或其组件。此可包含用户接口或者与其它装置的接口或所述其它装置之间的接口。在一些情形中，输入145可为经由一或多个外围组件130而与系统100介接的外围设备或者可由I/O控制器135管理。
输出150可表示系统100外部的装置或信号，所述装置或信号经配置以接收来自系统100或其组件中的任一者的输出。输出150的实例可包含显示器、音频扬声器、印刷装置或位于印刷电路板上的另一处理器等等。在一些情形中，输出150可为经由一或多个外围组件130而与系统100介接的外围设备或者可由I/O控制器135管理。
系统100的组件可由经设计以执行其功能的通用或专用电路构成。此可包含各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或者经配置以执行本文中所描述的功能的其它有源或无源元件。
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，栅格)，其中每一存储器单元经配置以存储至少一个数字数据位。参考图2更详细地描述存储器阵列170及/或存储器单元的特征。
存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或多于两个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b及/或任何数量的存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可堆叠于彼此顶部上或彼此紧挨着。在一些情形中，3D存储器装置中的存储器裸片160-N可被称为层面、层级、层或裸片。3D存储器装置可包含任何数量的堆叠式存储器裸片160-N(例如，高达两个、高达三个、高达四个、高达五个、高达六个、高达七个、高达八个)。与单个2D存储器装置相比，此可增加可定位于衬底上的存储器单元的数量，此又可减少生产成本或增加存储器阵列的性能或者此两者。在某一3D存储器装置中，不同层面可共享至少一个共同存取线，使得一些层面可共享字线、数字线及/或板线中的至少一者。
装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。如此，装置存储器控制器155可包含硬件、固件及软件，所述硬件、固件及软件使得存储器装置110能够执行命令且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或者处理器120进行通信。在一些情形中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收指示存储器装置110将存储代表系统100的组件(例如，处理器120)的特定数据的写入命令或指示存储器装置110将存储于存储器裸片160中的特定数据提供到系统100的组件(例如，处理器120)的读取命令。在一些情形中，装置存储器控制器155可控制在本文中结合存储器裸片160的本地存储器控制器165所描述的存储器装置110的操作。包含于装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制信号并将信号传输到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等等。
本地存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。而且，本地存储器控制器165可经配置以与装置存储器控制器155进行通信(例如，接收及传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155控制存储器装置110的操作，如本文中所描述。在一些情形中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。如此，本地存储器控制器165可经配置以与装置存储器控制器155、与其它本地存储器控制器165或者直接与外部存储器控制器105或处理器120进行通信。
外部存储器控制器105可经配置以使得能够在系统100的组件(例如，处理器120)与存储器装置110之间传递信息、数据及/或命令。外部存储器控制器105可充当系统100的组件与存储器装置110之间的连结(liaison)，使得系统100的组件可不需要知晓存储器装置的操作的细节。系统100的组件可向外部存储器控制器105呈现外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或翻译在系统100的组件与存储器装置110之间交换的通信。在一些情形中，外部存储器控制器105可包含产生共同(源)系统时钟信号的系统时钟。在一些情形中，外部存储器控制器105可包含产生共同(源)数据时钟信号的共同数据时钟。
在一些情形中，外部存储器控制器105或系统100的其它组件或者本文中所描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可为由处理器120或者系统100的其它组件实施的硬件、固件或软件或者其某一组合。尽管将外部存储器控制器105描绘为在存储器装置110外部，但在一些情形中，外部存储器控制器105或本文中所描述的其功能可由存储器装置110实施。举例来说，外部存储器控制器105可为由装置存储器控制器155或者一或多个本地存储器控制器165实施的硬件、固件或软件或者其某一组合。在一些情形中，外部存储器控制器105可跨越处理器120及存储器装置110而分布，使得外部存储器控制器105的部分由处理器120实施且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样，在一些情形中，在本文中归于装置存储器控制器155或本地存储器控制器165的一或多个功能可在一些情形中由外部存储器控制器105(与处理器120分离或包含于所述处理器中)执行。
系统100的组件可使用多个信道115来与存储器装置110交换信息。在一些实例中，信道115可实现外部存储器控制器105与存储器装置110之间的通信。每一信道115可包含介于与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，信道115可包含第一端子，所述第一端子包含位于外部存储器控制器105处的一或多个引脚或垫及位于存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以充当信道的一部分。在一些情形中，端子的引脚或垫可为信道115的信号路径的一部分。额外信号路径可与信道的端子耦合以用于在系统100的组件内路由信号。举例来说，存储器装置110可包含将信号从信道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如，在存储器装置110或其组件内部(例如在存储器裸片160内部)的信号路径)。
信道115(以及相关联信号路径及端子)可专用于传递特定类型的信息。在一些情形中，信道115可为聚合信道且因此可包含多个个别信道。举例来说，数据信道190可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。经由信道而传递的信号可使用双数据速率(DDR)时序方案。举例来说，信号的一些符号可在时钟信号的上升边缘上配准且信号的其它符号可在时钟信号的下降边缘上配准。经由信道而传递的信号可使用单数据速率(SDR)信令。举例来说，可针对每一时钟循环而配准信号的一个符号。
在一些情形中，信道115可包含一或多个命令及地址(CA)信道186。CA信道186可经配置以在外部存储器控制器105与存储器装置110之间传递命令，所述命令包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA信道186可包含具有所要数据的地址的读取命令。在一些情形中，CA信道186可在上升时钟信号边缘及/或下降时钟信号边缘上配准。在一些情形中，CA信道186可包含用以解码地址及命令数据的任何数量的信号路径(例如，八个或九个信号路径)。
在一些情形中，信道115可包含一或多个时钟信号(CK)信道188。CK信道188可经配置以在外部存储器控制器105与存储器装置110之间传递一或多个共同时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105及存储器装置110的动作。在一些情形中，时钟信号可为差分输出(例如，CK_t信号及CK_c信号)且可相应地配置CK信道188的信号路径。在一些情形中，时钟信号可为单端的。CK信道188可包含任何数量的信号路径。在一些情形中，时钟信号CK(例如，CK_t信号及CK_c信号)可为存储器装置110的命令及寻址操作或存储器装置110的其它系统范围的操作提供时序参考。因此，时钟信号CK可不同地被称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可由系统时钟产生，所述系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等等)。
在一些情形中，信道115可包含一或多个数据(DQ)信道190。数据信道190可经配置以在外部存储器控制器105与存储器装置110之间传递数据及/或控制信息。举例来说，数据信道190可传递将被写入到存储器装置110的信息(例如，双向的)或从存储器装置110读取的信息。
在一些情形中，信道115可包含可专用于其它目的的一或多个其它信道192。这些其它信道192可包含任何数量的信号路径。
在一些情形中，其它信道192可包含一或多个写入时钟信号(WCK)信道。尽管WCK中的‘W’可标称地代表“写入”，但写入时钟信号WCK(例如，WCK_t信号及WCK_c信号)可一般为存储器装置110的存取操作提供时序参考(例如，针对读取操作及写入操作两者的时序参考)。因此，写入时钟信号WCK还可被称为数据时钟信号WCK。WCK信道可经配置以在外部存储器控制器105与存储器装置110之间传递共同数据时钟信号。数据时钟信号可经配置以协调外部存储器控制器105及存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情形中，写入时钟信号可为差分输出(例如，WCK_t信号及WCK_c信号)且可相应地配置WCK信道的信号路径。WCK信道可包含任何数量的信号路径。数据时钟信号WCK可由数据时钟产生，所述数据时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等等)。
在一些情形中，其它信道192可包含一或多个错误检测码(EDC)信道。EDC信道可经配置以传递错误检测信号(例如校验和)，从而改进系统可靠性。EDC信道可包含任何数量的信号路径。
信道115可使用多种不同架构来将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、交叉开关(crossbar)、高密度中介层(例如硅中介层)或形成于有机衬底中的信道或者其某一组合。举例来说，在一些情形中，信号路径可至少部分地包含高密度中介层，例如硅中介层或玻璃中介层。
可使用多种不同调制方案来调制经由信道115而传递的信号。在一些情形中，可使用二进制符号(或二进制电平)调制方案来调制在外部存储器控制器105与存储器装置110之间传递的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于二。二进制符号调制方案的每一符号可经配置以表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于非归零(NRZ)、单极性编码、双极性编码、曼彻斯特(Manchester)编码、具有两个符号的脉冲振幅调制(PAM)(例如，PAM2)及/或其它。
在一些情形中，可使用多符号(或多电平)调制方案来调制在外部存储器控制器105与存储器装置110之间传递的信号。多符号调制方案可为M进制调制方案的实例，其中M大于或等于三。多符号调制方案的每一符号可经配置以表示多于一个数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于PAM3、PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)及/或其它。多符号信号(例如，PAM3信号或PAM4信号)可为使用包含用以编码多于一个信息位的至少三个电平的调制方案来调制的信号。多符号调制方案及符号可替代地被称为非二进制多位或较高阶调制方案及符号。
在一些实例中，存储器装置110可支持如本文中所描述的存取操作，这可减少置于所选择存储器单元上的应力，且可防止对未选择存储器单元的泄漏及干扰。在存取操作的第一部分期间，由所选择存储器单元存储的逻辑状态可被感测并被存储到锁存器。在存取操作的第一部分期间且在一些实例中在第二部分的一部分期间，可由于所选择数字线及板的电压而将第一逻辑状态(例如，逻辑“1”)写入到存储器单元。因此，如果存储器装置110随后接收到命令或以其它方式确定(例如，作为刷新操作的一部分)将第一逻辑状态写入到存储器单元，那么第一逻辑状态已被存储，这可帮助减少随时间置于存储器单元上的应力。另外或替代地，如果存储器装置110接收到命令或以其它方式确定(例如，作为刷新操作的一部分)写入第二逻辑状态，那么可将第二逻辑状态存储到锁存器并随后写入到存储器单元。
图2图解说明根据如本文中所揭示的实例的存储器裸片200的实例。存储器裸片200可为参考图1所描述的存储器裸片160的实例。在一些情形中，存储器裸片200可被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可编程以存储两个或多于两个状态。举例来说，存储器单元205可经配置以一次存储一个信息位(例如，逻辑0及逻辑1)。在一些情形中，单个存储器单元205(例如，多电平存储器单元)可经配置以一次存储多于一个信息位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可存储表示数字数据的状态(例如，极化状态或介电电荷)。在FeRAM架构中，存储器单元205可包含电容器，所述电容器包含用以存储表示可编程状态的电荷及/或极化的铁电材料。在DRAM架构中，存储器单元205可包含电容器，所述电容器包含用以存储表示可编程状态的电荷的介电材料。
可通过激活或选择存取线(例如字线210、数字线215及/或板线220)而对存储器单元205执行例如读取及写入等操作。在一些情形中，数字线215还可被称为位线。对存取线、字线、数字线、板线或其类似物的提及为可互换的，而不会失去理解或操作。激活或选择字线210、数字线215或板线220可包含将电压施加到相应线。
存储器裸片200可包含布置成栅格状图案的存取线(例如，字线210、数字线215及板线220)。存储器单元205可定位于字线210、数字线215及/或板线220的相交点处。通过将字线210、数字线215及板线220偏置(例如，将电压施加到字线210、数字线215或板线220)，可在其相交点处存取单个存储器单元205。
可通过行解码器225、列解码器230及板驱动器235而控制存取存储器单元205。举例来说，行解码器225可从本地存储器控制器265接收行地址且基于所接收行地址而激活字线210。列解码器230从本地存储器控制器265接收列地址且基于所接收列地址而激活数字线215。在一些情形中，列解码器230可包含各自可操作以选择性地将相应数字线与板耦合及解耦的一或多个分路(例如，晶体管)。板驱动器235可从本地存储器控制器265接收板地址且基于所接收板地址而激活板线220。举例来说，存储器裸片200可包含标记为WL_1到WL_M的多个字线210、标记为DL_1到DL_N的多个数字线215以及标记为PL_1到PL_P的多个板线，其中M、N及P取决于存储器阵列的大小。因此，通过激活字线210、数字线215及板线220(例如，WL_1、DL_3及PL_1)，可存取在其相交点处的存储器单元205。在二维或三维配置中，字线210与数字线215的相交点可被称为存储器单元205的地址。在一些情形中，字线210、数字线215与板线220的相交点可被称为存储器单元205的地址。
存储器单元205可包含逻辑存储组件(例如电容器240)，及切换组件245。电容器240可为铁电电容器的实例。电容器240的第一节点可与切换组件245耦合且电容器240的第二节点可与板线220耦合。切换组件245可为晶体管或者选择性地建立或取消建立两个组件之间的电子通信的任何其它类型的切换装置的实例。
可通过激活或撤销激活切换组件245而实现选择或取消选择存储器单元205。可使用切换组件245来将电容器240选择性地置于与数字线215进行电子通信。举例来说，当撤销激活切换组件245时，电容器240可与数字线215隔离，且当激活切换组件245时，电容器240可与数字线215耦合。在一些情形中，切换组件245为晶体管且通过将电压施加到晶体管栅极而控制所述晶体管的操作，其中晶体管栅极与晶体管源极之间的电压差分大于或小于晶体管的阈值电压。在一些情形中，切换组件245可为p型晶体管或n型晶体管。字线210可与切换组件245的栅极进行电子通信且可基于被施加到字线210的电压而激活/撤销激活切换组件245。
字线210可为与存储器单元205进行电子通信的导电线，所述导电线用于对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的切换组件245的栅极进行电子通信且可经配置以控制存储器单元的切换组件245。在一些架构中，字线210可与存储器单元205的电容器的节点进行电子通信且存储器单元205可不包含切换组件。
数字线215可为将存储器单元205与感测组件250连接的导电线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，字线210以及存储器单元205的切换组件245可经配置以选择性地将存储器单元205的电容器240与数字线215耦合及/或隔离。在一些架构中，存储器单元205可与数字线215进行电子通信(例如，恒定的)。
板线220可为与存储器单元205进行电子通信的导电线，所述导电线用于对存储器单元205执行存取操作。板线220可与电容器240的节点(例如，单元底部)进行电子通信。板线220可经配置以在存储器单元205的存取操作期间与数字线215协作来将电容器240偏置。在一些实例中，板线可经由晶体管(例如，分路)而与数字线耦合。
感测组件250可经配置以确定存储于存储器单元205的电容器240上的状态(例如，极化状态或电荷)且基于所检测状态而确定存储器单元205的逻辑状态。在一些情形中，由存储器单元205存储的电荷可为极其小的。如此，感测组件250可包含用以放大存储器单元205的信号输出的一或多个感测放大器。感测放大器可在读取操作期间检测数字线215的电荷的微小改变且可基于所检测电荷而产生对应于逻辑0或逻辑1的信号。
在读取操作期间，存储器单元205的电容器240可将信号输出到其对应数字线215(例如，放电到所述对应数字线或从所述对应数字线接收电荷)。所述信号可致使数字线215的电压改变。感测组件250可经配置以将跨越数字线215而从存储器单元205接收的信号与参考信号255(例如，参考电压)进行比较。感测组件250可基于所述比较而确定存储器单元205的所存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号255高的电压，那么感测组件250可确定存储器单元205的所存储状态为逻辑1，且如果数字线215具有比参考信号255低的电压，那么感测组件250可确定存储器单元205的所存储状态为逻辑0。感测组件250可包含用以检测及放大信号的差的各种晶体管或放大器。
存储器单元205的所检测逻辑状态可被提供为感测组件250的输出(例如，到输入/输出260)，且可指示去往包含存储器裸片200的存储器装置110的另一组件(例如装置存储器控制器155)的所检测逻辑状态(例如，直接地或使用本地存储器控制器265)。在一些情形中，感测组件250可与行解码器225、列解码器230及/或板驱动器235进行电子通信。在一些实例中，感测组件250可与锁存器耦合，所述锁存器经配置以存储存储器单元205的所感测状态。如本文中所论述，将被写入到存储器单元205的数据可首先被存储到锁存器且在一些实例中，从锁存器被写入到存储器单元205。
本地存储器控制器265可通过各种组件(例如，行解码器225、列解码器230、板驱动器235及感测组件250)而控制存储器单元205的操作。本地存储器控制器265可为参考图1所描述的本地存储器控制器165的实例。在一些情形中，行解码器225、列解码器230及板驱动器235以及感测组件250中的一或多者可与本地存储器控制器265共置。本地存储器控制器265可经配置以从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收一或多个命令及/或数据、将所述命令及/或数据翻译成可由存储器裸片200使用的信息、对存储器裸片200执行一或多个操作，且响应于执行一或多个操作而将数据从存储器裸片200传递到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器265可产生用以激活目标字线210、目标数字线215及目标板线220的行、列及/或板线地址信号。本地存储器控制器265还可产生并控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文中所论述的所施加电压或电流的振幅、形状或持续时间可被调整或变化且可针对在操作存储器裸片200中所论述的各种操作而为不同的。
在一些情形中，本地存储器控制器265可经配置以对存储器裸片200执行预充电操作。预充电操作可包括将存储器裸片200的一或多个组件及/或存取线预充电到一或多个预定电压电平。在一些实例中，可在不同存取操作之间对存储器单元205及/或存储器裸片200的部分进行预充电。在一些实例中，可在读取操作之前对数字线215及/或其它组件进行预充电。在一些情形中，预充电操作可另外或替代地指撤销激活字线或以其它方式关闭存储器单元的打开页(例如，行)。
在一些情形中，本地存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所要逻辑状态。在一些情形中，可在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器265可识别将对其执行写入操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205进行电子通信的目标字线210、目标数字线215及/或目标板线220(例如，目标存储器单元205的地址)。本地存储器控制器265可激活目标字线210、目标数字线215及/或目标板线220(例如，将电压施加到字线210、数字线215或板线220)，以存取目标存储器单元205。本地存储器控制器265可在写入操作期间将特定信号(例如，电压)施加到数字线215且将特定信号(例如，电压)施加到板线220以将特定状态存储于存储器单元205的电容器240中，所述特定状态指示所要逻辑状态。
如本文中所论述，在存取操作的第一部分期间且在一些实例中在第二部分的一部分期间，可由于所选择数字线及板的电压而将第一逻辑状态(例如，逻辑“1”)写入到存储器单元。因此，如果存储器装置110随后确定(例如，基于所接收写入命令或刷新命令)将第一逻辑状态写入到存储器单元，那么第一逻辑状态已被存储。因此，可不需要执行写入操作。另外或替代地，如果存储器装置110接收到写入第二逻辑状态(例如，逻辑“0”)的命令，那么可将第二逻辑状态存储到锁存器并随后写入到存储器单元。
在一些情形中，本地存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情形中，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器265可识别将对其执行读取操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205进行电子通信的目标字线210、目标数字线215及/或目标板线220(例如，目标存储器单元205的地址)。本地存储器控制器265可激活目标字线210、目标数字线215及/或目标板线220(例如，将电压施加到字线210、数字线215或板线220)，以存取目标存储器单元205。目标存储器单元205可响应于偏置存取线而将信号传送到感测组件250。感测组件250可放大信号。本地存储器控制器265可激发感测组件250(例如，锁存感测组件)且借此将从存储器单元205接收的信号与参考信号255进行比较。基于所述比较，感测组件250可确定存储于存储器单元205上的逻辑状态。作为读取操作的一部分，本地存储器控制器265可将存储于存储器单元205上的逻辑状态传递到外部存储器控制器105(或装置存储器控制器)。
在一些实例中，在存储器单元205的读取操作期间，可将所选择数字线215增加到相对高电压，且可将板(例如，板线220)维持处于相对低电压。因此，在读取操作期间(例如，作为读取操作的结果)，可将第一逻辑状态(例如，逻辑“1”)写入到存储器单元。因此，如果存储器装置接收到将第一逻辑状态写入到存储器单元的后续命令，那么存储器单元已被编程到所要逻辑状态。
在一些存储器架构中，存取存储器单元205可使存储于存储器单元205中的逻辑状态降级或破坏。举例来说，对铁电存储器单元执行的读取操作可破坏存储于铁电电容器中的逻辑状态。在另一实例中，在DRAM架构中执行的读取操作可将目标存储器单元的电容器部分地或完全地放电。本地存储器控制器265可执行重新写入操作或刷新操作以使存储器单元返回到其原始逻辑状态。本地存储器控制器265可在读取操作之后将逻辑状态重新写入到目标存储器单元。在一些情形中，重新写入操作可被视为读取操作的一部分。另外，激活单个存取线(例如字线210)可干扰存储于与所述存取线进行电子通信的一些存储器单元中的状态。因此，可对可尚未被存取的一或多个存储器单元执行重新写入操作或刷新操作。
如本文中所论述，在存储器单元205的读取操作期间，可感测存储器单元的逻辑状态并将其存储到锁存器，且可由于在感测期间所使用的所选择数字线及板的电压而将第一逻辑状态(例如，逻辑“1”)写入到存储器单元。因此，在重新写入操作的情形中，除非先前所读取逻辑状态不同于第一逻辑状态，否则可不需要将所述先前所读取逻辑状态从锁存器重新写入到存储器单元。
图3A及3B根据如本文中所揭示的各种实例利用滞后曲线300-a及300-b图解说明铁电存储器单元的非线性电性质的实例。滞后曲线300-a及300-b分别图解说明实例性铁电存储器单元写入及读取过程。滞后曲线300-a及300-b描绘随电压差V而变的电荷Q，所述电荷Q存储于铁电电容器(例如，参考图2所描述的电容器240)上。
铁电材料由自发电极化表征，也就是说，所述铁电材料在不存在电场的情况下维持非零电极化。实例性铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸铅锆(PZT)及钽酸锶铋(SBT)。本文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且通过电容器端子而吸引相反电荷。因此，电荷存储于铁电材料与电容器端子的界面处。由于电极化可在不存在外部施加电场的情况下维持相对长时间甚至无限地维持，因此与(举例来说)用于DRAM阵列中的电容器相比，电荷泄漏可显著降低。此可减少执行刷新操作的需要。
可从电容器的单个端子的角度来理解滞后曲线300-a及300-b。通过实例方式，如果铁电材料具有负极化，那么正电荷在端子处积累。同样，如果铁电材料具有正极化，那么负电荷在端子处积累。另外，滞后曲线300-a及300-b中的电压表示跨越电容器的电压差且为方向性的。举例来说，可通过将正电压施加到所讨论的端子(例如，单元板)且将第二端子(例如，单元底部)维持处于接地(或大约零伏特(0V))而实现正电压。可通过以下操作而施加负电压：将所讨论的端子维持处于接地且将正电压施加到第二端子—即，可施加正电压以使所讨论的端子负极化。类似地，可将两个正电压、两个负电压或正电压与负电压的任何组合施加到适当电容器端子以产生滞后曲线300-a及300-b中所展示的电压差。
如滞后曲线300-a中所描绘，在具有零电压差的情况下，铁电材料可维持正或负极化，从而导致两种可能的充电状态：电荷状态305及电荷状态310。根据图3A及3B的实例，电荷状态305表示逻辑1且电荷状态310表示逻辑0。在一些实例中，可将相应电荷状态的逻辑状态反转以适应用于操作存储器单元的其它方案。
可通过经由施加电压来控制铁电材料的电极化且因此控制电容器端子上的电荷而将逻辑0或1写入到存储器单元。举例来说，跨越电容器而施加净正电压315导致电荷积累，直到达到电荷状态305-a为止。在移除电压315后，电荷状态305-a即刻沿循路径320直到其达到零电压处的电荷状态305为止。类似地，通过施加净负电压325(其导致电荷状态310-a)而写入电荷状态310。在移除负电压325之后，电荷状态310-a即刻沿循路径330直到其达到零电压处的电荷状态310为止。
电荷状态305及310还可被称为剩余极化(Pr)值，即，在移除外部偏置(例如，电压)后即刻剩余的极化(或电荷)。矫顽电压是电荷(或极化)为零的电压。
为读取或感测铁电电容器的所存储状态，可跨越电容器而施加电压。作为响应，所存储电荷Q改变，且改变程度取决于初始电荷状态—即，最终所存储电荷(Q)取决于最初是存储电荷状态305-b还是310-b。举例来说，滞后曲线300-b图解说明两个可能所存储电荷状态305-b及310-b。可跨越电容器240而施加电压335，如参考图2所论述。在其它情形中，可将固定电压施加到单元板，且虽然描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可沿循路径340。同样，如果最初存储电荷状态310-b，那么其沿循路径345。电荷状态305-c及电荷状态310-c的最终位置取决于一或多个因素，包含特定感测方案及电路。
在一些情形中，最终电荷可取决于连接到存储器单元的数字线的固有电容。举例来说，如果电容器电连接到数字线且施加电压335，那么数字线的电压可由于所述数字线的固有电容而上升。然而，在感测组件处所测量的电压可不等于电压335，且可替代地取决于数字线的电压。因此，滞后曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容且可通过负载线分析而确定—即，可相对于数字线电容而界定电荷状态305-c及310-c。因此，电容器的电压—电压350或电压355可为不同的且可取决于电容器的初始状态。
在一些感测方案中，通过将数字线电压与参考电压进行比较，可确定电容器的初始状态。数字线电压可为电压335与跨越电容器的最终电压—电压350或电压355之间的差，即，电压335与电压350之间的差或电压335与电压355之间的差。可产生参考电压，使得其量值介于两个可能数字线电压的两个可能电压之间以确定所存储逻辑状态，即，数字线电压是高于还是低于参考电压。在由感测组件进行比较后，可将所感测数字线电压确定为高于或低于参考电压，且可确定铁电存储器单元的所存储逻辑状态(即，逻辑0或1)。
在一些情形中，铁电存储器单元可在读取操作之后维持初始逻辑状态。举例来说，如果存储电荷状态305-b，那么在读取操作期间，电荷状态可沿循路径340以到达电荷状态305-c，且在移除电压335之后，电荷状态可通过在相反方向上沿循路径340而返回到初始电荷状态305-b。在一些情形中，铁电存储器单元可在读取操作之后丢失其初始逻辑状态。举例来说，如果存储电荷状态310-b，那么在读取操作期间，电荷状态可沿循路径345以到达电荷状态305-c，且在移除电压335之后，电荷状态可通过沿循路径340而松弛到电荷状态305-b。
滞后曲线300-b图解说明读取存储器单元的实例，所述存储器单元经配置以存储电荷状态305-b及电荷状态310-b。可经由数字线215及板线220而(举例来说)作为电压差来施加读取电压335，如参考图2所描述。滞后曲线300-b可图解说明其中读取电压335为正电压差Vcap(例如，其中VDL–VPL为正)的读取操作。跨越电容器的正读取电压可被称为“板低”读取操作，其中数字线215最初被取为高电压，且板线220最初处于低电压(例如，接地电压)。虽然将读取电压335展示为跨越铁电电容器240的正电压，但在替代操作中，读取电压可为跨越铁电电容器240的负电压，这可被称为“板高”读取操作。
当选择存储器单元205(例如，通过激活切换组件245，如参考图2所描述)时，可跨越铁电电容器240而施加读取电压335。在将读取电压335施加到铁电电容器240后，电荷可即刻经由数字线215及板线220而流入或流出铁电电容器240，且可取决于铁电电容器240是处于电荷状态305-b(例如，逻辑0)还是处于电荷状态310-b(例如，逻辑1)而产生不同电荷状态。
图4图解说明根据如本文中所揭示的实例的存储器阵列400的实例，所述存储器阵列包含共同板且支持铁电存储器单元存取。在一些实例中，存储器阵列400可为或可表示较大存储器阵列的一部分。如参考图4所展示，存储器阵列400可包含板405、多个存储器单元(例如，包含存储器单元410及存储器单元410-a)、多个字线(例如，包含字线425、字线425-a及字线425-b)、多个数字线(例如，包含数字线430、数字线430-a及数字线430-b)及板线435。
在一些实例中，每一存储器单元可包含晶体管或其它选择器装置(例如，存储器单元410的晶体管420)及电容器(例如，存储器单元410的电容器415)。每一数字线(例如，数字线430、430-a、430-b)可经由相应晶体管(例如，晶体管432、晶体管432-a、晶体管432-b)而与板线435耦合。晶体管432、晶体管432-a、晶体管432-b中的每一者可被称为分路且可经配置以将数字线430中的一或多者耦合到板405。在一些实例中，晶体管432可位于存储器阵列400的列解码器230内。
如本文中所描述，存储器单元可位于字线与数字线的相交点处。举例来说，存储器单元410可位于字线425与数字线430的相交点处。存储器单元410可包含逻辑存储组件(例如电容器415)，及晶体管420(例如，切换或选择组件)。电容器415可为铁电电容器的实例。电容器415的第一节点可与晶体管420耦合且电容器415的第二节点可与板405耦合。为存取存储器单元410，可在各种时间选择板405、数字线430及字线425(例如，通过调整板405、数字线430及字线425的相应电压)。在一些实例中，可通过经由板线435将电压施加到板405而选择板405。
在一些实例中，板405可为多个存储器单元共有的。也就是说，板405可至少为存储器单元410及存储器单元410-a共有的。板405可为或可表示包含于单元(例如，包含多个板的板群组)中的单个板，且每一单元可包含于片块(例如，还可被称为瓦片的片块，或包含多个板群组的其它阵列子区段)中。在一些实例中，板405可位于存储器阵列400的多个存储器单元中的每一者上方。换句话说，存储器阵列400的每一存储器单元可位于板405下方(例如，为存储器单元中的每一者共有的板405下方)。在其它实例中，板405可位于存储器阵列400的多个存储器单元中的每一者下方，且存储器阵列400的每一存储器单元可位于板405上方(例如，为存储器单元中的每一者共有的板405上方)。
在一些实例中，可存取存储器阵列400的一或多个存储器单元。在一些情形中，在存取之前，数字线430中的每一者可经由相应分路432而与板405耦合。如本文中所论述，可通过将数字线430从板405解耦、接着选择(例如，预充电)数字线430且选择字线425而存取存储器单元(例如，存储器单元410)。在一些实例中，可接着感测(锁存)由存储器单元410存储的逻辑状态，且板405的电压可保持为低的直到感测由存储器单元410存储的逻辑状态之后为止。由于在选择数字线430及字线425的同时板保持为低的，因此可基于感测(例如，作为所述感测的结果、与所述感测同时)将第一逻辑状态(例如，逻辑“1”)存储(写入)到存储器单元410。
在一些实例中，在将第一逻辑状态存储到存储器单元410之后，可选择板405(例如，所述板的电压可增加到所选择数字线430的电压)。在选择板405之后，存储器单元410可处于无应力(例如，低应力)状态中。举例来说，选择板405可致使板405及数字线430具有相同或类似电压。因此，零电压差分可跨越存储器单元410而存在，从而减少存储器单元410上的任何应力。另外或替代地，在选择板405之后，与数字线430耦合的未选择晶体管(例如，与数字线430及不同字线425-a、425-b耦合的存储器单元)可处于无应力(例如，低应力、低或零电压差分)状态中。此可使从未选择存储器单元(例如，通过对应晶体管420)的泄漏最小化。
贯穿存取操作，未选择数字线430-a及430-b可与板405耦合(例如，分路)。在一些实例中，可通过分别激活晶体管432-a及晶体管432-b而将未选择数字线430-a及430-b与板405耦合，这可导致数字线的电压跟踪板405的电压(例如，可能由于电阻-电容性(RC)效应而具有某一延迟)。
另外或替代地，在存取操作期间，可通过激活晶体管432而将所选择数字线430与板405耦合一或多次。举例来说，所选择数字线430可在板405被选择之前从所述板解耦且接着在板405被选择之后与所述板耦合。在一些情形中(例如，当存储器单元410的目标逻辑状态不同于作为感测操作的副产物而被写入到存储器单元的逻辑状态时)，所选择数字线可再次从所述板解耦且接着在目标逻辑状态被写入到存储器单元410之后与所述板重新耦合。
在将所选择数字线430分路到板405之后，可(例如，基于刷新命令或写入命令)识别或确定目标逻辑状态(例如，在存取操作之后将由存储器单元410存储的逻辑状态)且将所述目标逻辑状态存储到与存储器阵列400耦合的锁存器。举例来说，可将用户数据(例如，将被写入到存储器阵列400的数据)存储到与存储器阵列400耦合的锁存器。通过将数据存储到锁存器，可在特定情形(例如，仅所述情形的子集)期间将数据写入到存储器单元。举例来说，在选择板405之前，可已通过选择数字线430及字线425而将第一逻辑状态存储到存储器单元410。因此，如果目标逻辑状态为第一逻辑状态，那么后续写入操作可不需要发生(即，由于第一逻辑状态已被存储到存储器单元410)。在一些实例中，目标逻辑状态可为第二逻辑状态(例如，逻辑“0”)。在确定将第二逻辑状态写入到存储器单元410的情形中，可将第二逻辑状态写入到锁存器，所选择数字线430可从板405解耦(例如，经由晶体管432)，且可使用锁存器(例如，基于由锁存器产生的信号)来将第二逻辑状态写入到存储器单元410。如本文中所论述，用于存取存储器单元的此方法可通过在存取操作期间将存储器单元置于低应力(例如，无应力)状态中而减少存储器单元上的应力，以及其它益处。举例来说，此方法可支持使用如下锁存器：使用低电压分量，且具有比在存取操作期间数字线或板线中的一或多者所增加到的电压低的供应电压。
图5图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的时序图500的实例。在一些实例中，时序图500可图解说明第一阶段520(例如，“激活”阶段)、第二阶段525(例如，“激发以预充电”阶段)及第三阶段(例如，“预充电”阶段)。时序图500可图解说明在各种阶段期间所选择数字线505、未选择数字线506、所选择字线510、未选择字线511及板515的电压。在一些实例中，所选择数字线505的电压可图解说明如参考图4所描述的数字线430的电压；未选择数字线506的电压可图解说明如参考图4所描述的未选择数字线430-a及430-b中的一或多者的电压；所选择字线510的电压可图解说明如参考图4所描述的字线425的电压；未选择字线511的电压可图解说明如参考图4所描述的未选择字线425-a及425-b中的一或多者的电压；且板515的电压可图解说明如参考图4所描述的板405(及板线435)的电压。
在一些实例中，时序图可图解说明铁电存储器单元的存取操作的各种阶段(部分、组成部分)。在一些实例中，存取操作且因此第一阶段520可基于(例如，响应于)激活命令或用以打开存储器单元的页(例如，行)的其它命令。在一些情形中，存取操作且因此第一阶段520还可基于(例如，响应于)读取命令或其它命令，所述其它命令包含用于存取的一或多个列(例如，数字线)地址或以其它方式指示列掩码(例如，将一或多个数字线指示为被选择，连同在一些情形中将一或多个其它数字线指示为未选择)。
在第一阶段520期间，可选择存储器阵列(例如，如参考图4所描述的存储器阵列400)的数字线505。所选择数字线505可对应于待存取的存储器阵列的一或多个存储器单元。在一些实例中，可通过将电压(例如，vbias)施加到数字线505而选择所述数字线。将电压施加到数字线505可导致数字线505偏置到第一电压(例如，偏置到vbias)。第一电压可经配置以便在数字线随后与存储器单元内的铁电电容器耦合时不干扰由存储器单元存储的逻辑状态。在一些实例中，在数字线505增加到第一电压之前，可将数字线505从板515解耦(例如，去分路)。尽管数字线505的电压增加，但存储器阵列的其余(未选择)数字线506以及板515可保持为低的(例如，未选择的)。在一些实例中，数字线506及板515可在第一阶段520的持续时间内保持为未选择的。
在数字线505达到或开始增加到第一电压(例如，vbias)之后，可通过将电压施加到与为数字线505共有的存储器单元耦合的字线510而选择字线510。在一些实例中，施加到字线510的电压可不同于(例如，小于)施加到数字线505的第一电压，但可足以激活(接通)存储器单元的晶体管(或其它选择组件)。尽管字线510的电压增加，但未选择存储器单元的字线511可保持为未选择的(例如，低的)。在一些实例中，未选择字线511可在第一阶段520的持续时间内保持为未选择的(例如，处于低电压)。
在一些实例中，可在字线510的电压开始增加且数字线505与存储器单元内的铁电电容器耦合之后的某一时间激活(例如，激发)与数字线505耦合的锁存器。可在字线510的电压增加的同时或在一些实例中在字线510已达到目标电压之后激活锁存器。激活锁存器(其可在一些情形中被称为激发锁存器)可导致存储器单元的逻辑状态被存储到锁存器(例如，被感测)。
在第一阶段520期间，数字线505的电压可为高的且板515的电压可为低的。因此，到第一阶段520结束时，数字线505及板515的电压可导致第一逻辑状态(例如，逻辑“1”)被至少部分地写入到存储器单元。
在一些实例中，在第二阶段525期间，在一持续时间内(例如，在第二阶段525的子集内)，数字线505的电压可保持为高的且板515的电压可保持为低的。如上文所论述，此类电压可在第一阶段520期间导致第一逻辑状态被至少部分地写入到存储器单元。因此，在第二阶段525的子集期间维持数字线505及板515的此类电压可导致第一逻辑状态被写入(例如，完全写入)到存储器单元。
在第二持续时间期间(例如，在第二阶段525的第二子集期间)，板515的电压可增加到与数字线505相同的电压(例如，增加到vbias)。如上文参考图4所论述，可将未选择数字线506分路到所述板且因此，未选择数字线506的电压可跟踪板515的电压(即，未选择数字线506的电压可增加到vbias)。在一些情形中，未选择数字线506的电压可以某一延迟(例如，由于RC效应)来跟踪板515的电压，如图5中所展示。
在一些实例中，在板515达到目标电压(例如，vbias)之后，所选择数字线505可与所述板耦合(例如，重新耦合)。在一些实例中，将所选择数字线505耦合到所述板可通过确保跨越相关联存储器单元的零电压差分而减少所述存储器单元上的应力。另外或替代地，由于未选择数字线506的电压可等于板515的电压及所选择数字线505的电压，因此跨越相邻存储器单元的电压可等于零，这可减少与相邻存储器单元相关联(例如，对与未选择数字线506耦合的存储器单元)的干扰或泄漏。因此，通过在板电压增加之后将所选择数字线505耦合到板515可防止、减轻或以其它方式补偿(例如，反转)可原本由于板515的电压增加以及所选择数字线505与板515或未选择数字线506(在其与所述板耦合的同时，其电压跟踪所述板)之间的电容性交叉耦合而发生的过冲。在一些实例中，替代在板515达到目标电压之后将所选择数字线505与所述板耦合，可将所选择数字线505与以目标电压(例如，vbias)进行偏置的电压源耦合。举例来说，可通过激活晶体管而将所选择数字线505与电压源耦合，所述晶体管经配置以将所选择数字线505与电压源耦合。
在后续持续时间期间(例如，在第二阶段525的第三子集期间)，存储器装置可等待一段时间(例如，2μs)且监测来自用户(例如，主机装置)的存取命令(例如，写入命令)或者用以撤销激活所选择字线的预充电命令。在一些实例中，如果接收到写入命令，那么可将来自用户的数据(例如针对所选择存储器单元的目标逻辑状态)写入到锁存器(而非直接写入到存储器单元)。在第二阶段525的第三子集期间，可将跨越所选择及未选择存储器单元的电压保持处于零(例如，由于将数字线505分路到板515)，这可具有减少应力及泄漏的效应。在一些情形中，可将介于第一阶段520的开始(例如，接收到激活命令)与第三阶段530的开始(例如，接收到预充电命令)之间的周期称为行激活时间(tRAS)。因此，在一些情形中，可在tRAS期间选择板515(其电压改变(增加))。
在一些实例中，在第三阶段530期间，可将存储到锁存器的逻辑状态(例如，基于写入命令或者刷新或其它回写操作)写入到存储器单元。在刷新或回写操作(例如，刷新命令)的情况中，可在第三阶段530期间将在第一阶段520期间所感测并存储到锁存器的逻辑状态(如果需要)写入到存储器单元。在从用户接收到写入命令的情况中，在第三阶段530期间，可将由写入命令指定的逻辑状态写入到锁存器，且接着(如果需要)写入到存储器单元。
将在第三阶段530期间写入到存储器单元的逻辑状态可被称为目标逻辑状态。在一种情景中，目标逻辑状态可为第一逻辑状态(例如，逻辑“1”)。由于在存取操作中作为数字线505为高的同时板515为低的结果而较早地将第一逻辑状态写入到存储器单元，因此目标逻辑状态为第一逻辑状态可导致无需将任何数据从锁存器写入到存储器单元(例如，由于存储器单元已存储所要逻辑状态)。替代地，如果目标逻辑状态为第二逻辑状态(例如，逻辑“0”)，那么可将经锁存第二逻辑状态写入到存储器单元。举例来说，图5图解说明其中目标逻辑状态为第二逻辑状态的实例，且因此在数字线505的电压增加(例如，返回到vbias)之前，在某一持续时间内数字线505的电压降低(例如，降低到接地)同时板515的电压保持为高的(例如，处于vbias)。在一些情形中，为降低数字线的电压，可将数字线505从板515解耦。
在由存储器单元存储目标逻辑状态之后，可将数字线505与所述板耦合(例如，重新耦合)，使得跨越存储器单元的电压为零伏特(0V)。随后，可取消选择字线510且板515的电压可接着降低。当板515的电压降低时，数字线505及未选择数字线506的电压可跟踪所述板的电压(例如，由于与板515耦合)。在一些实例中，一旦板515的电压降低，存储器装置便可等待起始后续存取操作。
图6图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的时序图600的实例。举例来说，时序图600可图解说明存取操作的第一阶段，例如如参考图5所描述的存取操作的第一阶段520。如本文中所论述，第一阶段520可被称为“激活”阶段。在一些实例中，时序图600可图解说明在第一阶段期间所选择数字线605、一或多个未选择数字线606、所选择字线610、一或多个未选择字线611及板615的电压。板615可为与所选择数字线605耦合的多个存储器单元以及与未选择数字线606耦合的多个存储器单元共有的。
在一些实例中，在第一阶段之前，所选择数字线605及未选择数字线606可与板615耦合，使得所选择数字线605的电压及未选择数字线606的电压是与板615的电压(例如，接地)相同的电压。在一些实例中，存取操作且因此第一阶段可基于(例如，响应于)激活命令或用以打开存储器单元的页(例如，行)的其它命令。在一些情形中，存取操作且因此第一阶段还可基于(例如，响应于)读取命令或其它命令，所述其它命令指示用于存取的一或多个列(例如，数字线)地址或以其它方式指示列掩码(例如，将一或多个数字线指示为被选择，连同在一些情形中将一或多个其它数字线指示为未选择)。在接收到激活命令后，所选择数字线605可即刻从板615解耦。
第一阶段可包含在t1处通过将电压施加到所选择数字线605而对所选择数字线605进行预充电。在一些实例中，可在所选择数字线605与存储器单元内的铁电电容器耦合之前对所选择数字线605进行预充电。施加到所选择数字线605的电压可对所选择数字线605的寄生电容进行充电，使得当所选择数字线605与存储器单元耦合时，存储于存储器单元中的电荷不被干扰。
一旦所选择数字线605的电压等于第一电压(例如，vbias)，便可选择字线610。在一些实例中，可在t2处选择字线610。当激活所选择字线610时，由于所选择数字线605与存储器单元内的铁电电容器之间的电荷共享，因此所选择数字线605的电压可暂时降低。然而，在一些实例中，所选择数字线605的电压可增加回到第一电压(例如，回到vbias)，且因此所选择数字线605与存储器单元内的铁电电容器之间的电荷共享可对由存储器单元在t1之前存储的逻辑状态的确定具有最小影响或不具有净影响。
在一些实例中，选择字线610可包含将电压施加到字线610，使得存储器单元的选择组件在t2之后的某一时间变为导电的。在一些实例中，施加到字线610的电压可导致选择组件在t3处或大约t3处变为导电的。在一些实例中，选择组件可包括与所选择字线610耦合的晶体管(例如，薄膜晶体管(TFT))，且当选择组件变为导电时，所选择数字线605可变为与存储器单元内的铁电电容器耦合。
在一些实例中，在t4之前的某一时间(例如，在t3与t4之间)，所选择数字线605可与感测放大器耦合，所述感测放大器可与锁存器耦合。在第一阶段期间，可基于所选择的数字线605及字线610而感测存储于存储器单元中的逻辑状态。举例来说，可在时间t4处或其附近感测存储器单元的逻辑状态(例如，将所述逻辑状态存储到锁存器)。在一些实例中，t1与t4之间的持续时间可等于在发布激活命令的主机装置与发布读取/写入命令的主机装置之间的时钟循环的数目(例如，tRCD)。在一些实例中，锁存器可基于在存储器单元与感测放大器电容器(例如，AMPCAP)之间共享的电荷量而感测逻辑状态。如果共享电荷(例如，由AMPCAP提供到存储器单元的电荷)的量处于或高于阈值，那么可将存储器单元确定为已存储第一逻辑状态(例如，逻辑“1”)；且如果共享电荷的量低于阈值，那么可将存储器单元确定为已存储第二逻辑状态(例如，逻辑“0”)。
举例来说，在存储器单元存储第一逻辑状态的情况下，仅位移电荷的改变可针对存储器单元而改变；且在存储器单元存储第二逻辑状态的情况下，位移电荷以及偶极电荷可针对存储器单元而改变。位移电荷可与基于跨越电容器的电压差分而存储的电荷相关联，且偶极电荷可与铁电电容器内的铁电材料的极化相关联。位移电荷及偶极电荷可被视为单独电荷，或可被视为单个电荷的分量，但本文中的教示并不依赖于基础理论或机制。
在一些实例中，时间t4可对应于锁存器的激发事件，所述激发事件可包含锁存器被连接到供应。当锁存器连接到供应电压时，锁存器可在一侧上产生所感测信号(例如，从存储器单元感测的信号)且在另一侧(例如，相对侧)上产生参考信号。由于所述信号可为不同的，因此锁存器可变得不平衡，这可指示存储器单元的逻辑状态(例如，逻辑“1”或逻辑“0”)。在第一阶段期间，未选择数字线606、未选择字线611及板615可保持为未选择的(例如，处于相对低电压)。由于在此阶段期间所选择数字线的电压为相对高的且所述板的电压为相对低的，因此可在第一阶段期间将第一逻辑状态(例如，逻辑“1”)至少部分地写入到存储器单元。
如图6中所图解说明，时间t4发生在时间t3之后。然而，在一些实例中，t4可发生在时间t2与t3之间(例如，在选择字线610之后)。另外或替代地，tRCD(例如，t1与t4之间的持续时间)及时间t1与时间t2之间的持续时间两者均可为可调整的(例如，可修整的，例如基于熔丝负载(fuseload)程序)。在一些实例中，在将所感测逻辑状态存储于锁存器中之后，可将数字线及供应电压从锁存器移除(解耦)。
图7图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的时序图700的实例。举例来说，时序图700可图解说明存取操作的第二阶段，例如如参考图5所描述的存取操作的第二阶段525。如本文中所论述，第二阶段525可被称为“激发以预充电”阶段。在一些实例中，时序图700可图解说明在第二阶段期间所选择数字线705、一或多个未选择数字线706、所选择字线710、一或多个未选择字线711及板715的电压。
在一些实例中，第二阶段可包含多个子阶段。举例来说，第一子阶段可存在于时间t0与t1之间，第二子阶段可存在于时间t1与t2之间，且第三子阶段可存在于时间t2之后(但在如参考图8所论述的第三阶段之前)。
在时间t0与t1之间的第一子阶段可在锁存器的激发之后发生，如参考图6所描述。如上文所论述，可由于数字线705及板715的相应电压而在参考图6所描述的第一阶段期间将第一逻辑状态(例如，逻辑“1”)至少部分地写入到存储器单元。在一些情形中，在时间t0与t1之间的第一子阶段期间，可维持数字线705及板715的电压以便完成将第一逻辑状态写入到存储器单元。在一些实例中，时间t0与t1之间的持续时间可为可修整的。也就是说，第一子阶段的持续时间可为可配置的(可调整的)。在一些情形中，可省略第一子阶段。
在以时间t1开始的第二子阶段期间，板715的电压可增加到与在t0处的数字线705的电压(例如，vbias)相同的电压。在一些情形中，如图7中所展示，板715的电压可以多于一个增量(两个不同步阶)增加。举例来说，所述板的电压可增加到小于vbias的中间电压，接着维持处于中间电压一段时间，接着从中间电压增加到vbias。此递增方法可减少干扰或其它缺点(例如，通过减少与在第二子阶段期间增加板715的电压相关联的转换速率)。在一些情形中，为了以多个步阶来增加板715的电压，可将板715依次与多个电压供应或参考耦合(例如，在中间电压处与第一电压供应或参考耦合，接着在vbias处与第二电压供应或参考耦合)。在一些情形中，为了以多个步阶来增加板715的电压，可将板715与具有可调整电压的单个电压供应或参考耦合。
在一些实例中，未选择数字线706可与板715耦合(例如，分路)(例如，贯穿存取操作)。因此，未选择数字线706的电压可随着板715的电压增加而增加。因此，在一些实例中，未选择数字线706的电压可如所述板的电压一样增加—例如，基于施加两个供应电压而以两个步阶增加到第一电压(例如，增加到vbias)。在第二子阶段结束时(例如，在t3处)，所选择数字线705、未选择数字线706及板715的电压可处于相同电压(例如，vbias)或接近所述相同电压。如本文中所论述，此可产生所选择存储器单元上的经减少应力，以及对相邻存储器单元的经减少干扰。
在一些情形中，在于t2处板715的电压达到目标电压(例如，vbias)之后，所选择数字线705可与所述板耦合(例如，使用对应分路432)。在板电压增加之后将所选择数字线705耦合(例如，分路)到板715可防止、减轻或以其它方式补偿(例如，反转)可原本由于板电压增加以及所选择数字线705与板715或未选择数字线706之间的电容性交叉耦合而发生的过冲。如图7中所展示，在t1与t2之间，所选择数字线705的最小过冲可在将所选择数字线705耦合到板715之前发生。
在一些实例中，替代在板715电压已增加之后将所选择数字线705与板715耦合，存储器装置可将所选择数字线705与电压源耦合，所述电压源以与板715相同的电压(例如，vbias)进行偏置。举例来说，存储器装置可将所选择数字线705与用于对所述数字线进行预充电的相同电压源耦合，如参考图6所描述。在一些实例中，存储器装置可包含专用路径，所述专用路径可包含晶体管或经配置以选择性地将所选择数字线705与电压源耦合的其它切换装置。在一些情形中，晶体管可为电阻式MOS晶体管(例如，在线性操作范围内进行偏置的晶体管)，所述电阻式MOS晶体管可帮助控制转换速率，所选择数字线705的电压可以所述转换速率改变。
在第三子阶段期间(例如，在t3之后)，存储器装置可在一段时间(例如，2μs)内监测来自用户(例如，来自主机装置)的一或多个命令。如本文中所论述，所述命令可包含存取命令(例如写入命令或刷新命令)或预充电命令，或者此两者。在一些情形中，在图6中的t1与第三子阶段的结束之间的时间可为存取程序的tRAS。
如果接收到写入命令，那么可将来自用户的数据写入到锁存器且(如果需要)写入到存储器单元。如果接收到刷新命令，那么可将先前存储到锁存器(例如，在第一阶段期间)的数据(如果需要)写入到存储器单元。
在一些实例中，预充电命令可经配置以撤销激活字线710。在第三子阶段期间，所选择数字线705、未选择数字线706及板715的电压可保持处于相同电压，这可减少所选择存储器单元上的应力及未选择存储器单元的泄漏或其它干扰。
图8图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的时序图800的实例。举例来说，时序图800可图解说明存取操作的第三阶段，例如如参考图5所描述的存取操作的第三阶段530。在一些实例中，时序图800可图解说明在第三阶段期间所选择数字线805、一或多个未选择数字线806、所选择字线810、一或多个未选择字线811及板815的电压。如本文中所论述，第三阶段530可被称为“预充电”阶段，且可包含撤销激活所选择字线810且以其它方式关闭可在第一阶段520期间打开的存储器单元的页。在一些情形中，第三阶段530还可包含将目标逻辑状态写入到存储器单元。
如参考图7所论述，存储器装置可在第三阶段之前等待一段时间(例如，2μs)以接收来自用户(例如，来自主机装置)的命令。所述命令可为指定目标逻辑状态的写入命令，或刷新命令。可随后接收预充电命令以撤销激活所选择字线。
由于先前在存取操作的第一部分期间作为数字线805及板815电压的结果而将第一逻辑状态(例如，逻辑“1”)写入到存储器单元，因此如果目标逻辑状态与第一逻辑状态相同，那么可无需进一步动作来写入所述目标逻辑状态。因此，举例来说，如果在预充电命令之前接收到将第一逻辑状态写入到存储器单元的命令，或如果在刷新或回写情景中的所感测逻辑状态为第一逻辑状态，那么第一逻辑状态可已被写入到存储器单元。因此，当目标逻辑状态为第一逻辑状态时，在板815的电压增加之后(例如，在图7中的t3之后)，可跨越存储器单元而施加零伏特(例如，零电压差分可存在于数字线805与板815之间)，这可减少所选择存储器单元上的应力且减少针对其它(未选择)存储器单元的干扰或泄漏的风险。在一些实例中，在目标逻辑状态与第一逻辑状态相同的情形中，数字线805可保持与所述板耦合(例如，分路)直到t5为止。
替代地，在一些实例中，数字线805可在t1处从所述板解耦。举例来说，数字线805可在t1处从所述板解耦，而无论目标逻辑状态是第一逻辑状态(例如，逻辑“1”)还是不同逻辑状态。将数字线805从所述板解耦可导致数字线805的电压为电浮动的，但数字线805的电压可不改变(例如，可不会发生从存储器单元的泄漏)，这是因为板815及未选择数字线806可处于与所选择数字线805相同的电压。在一些实例中，如果目标逻辑状态为第一逻辑状态，那么数字线805的电压可保持浮动直到t4为止。不管目标逻辑状态如何，将数字线805从板815解耦均可简化与存取操作相关联的控制方案及相关信令(例如，阶段)的一或多个方面，且可在目标逻辑状态不同于第一逻辑状态的情形中支持将目标逻辑状态写入到存储器单元。
另外或替代地，在一些实例中，在目标逻辑状态为第一逻辑状态的情形中，可将数字线805主动地偏置回到第一电压(例如，回到vbias)。在一些此类情形中，将数字线805偏置到第一电压可包含将数字线805与锁存器耦合，在此情形中，锁存器可具有具备至少高达第一电压(例如，大于或等于vbias)的电压的电压供应或参考，及/或锁存器可包含具有相对较厚栅极氧化物层或其它物理尺寸的一或多个耐高电压晶体管，及/或电平移位电路可与锁存器及数字线805耦合。
在一些情形中，在t1与t4之间使数字线805浮动或将数字线805与板815耦合且在目标逻辑状态不同于第一逻辑状态的情况下在所述时间期间仅将目标逻辑状态写入到存储器单元可支持针对锁存器而使用具有低于第一电压(例如，小于vbias)的电压的电压供应，及/或锁存器可包含低电压晶体管(例如，具有相对较快切换速度)。
在一些实例中，当目标逻辑状态为第二逻辑状态(例如，逻辑“0”)时，可在t1处将数字线805从板815解耦且数字线805的电压可随后减少到第二电压(例如，接地)。举例来说，数字线805可与处于第二电压或接地参考的电压源耦合。到t2时，数字线805的电压可降低到第二电压(例如，零伏特或接近零伏特)。在一些实例中，所选择数字线805可经由由存储于锁存器中的逻辑状态驱动的晶体管而与电压源或接地耦合，如参考图9所描述。在时间t2与t3之间，所选择数字线805的电压可保持处于经减小第二电压(例如，接地)。板815的电压可在时间t2与t3之间(例如，在时间t1与t4或t5之间)保持为相对高的(例如，处于vbias)且可跨越存储器单元而施加板815的电压与所选择数字线电压805的电压之间的电压差。此可导致第二逻辑状态被写入到存储器单元。
在一些实例中，在时间t3与t4之间，可通过将电压施加到所选择数字线805而使所选择数字线805的电压增加。在一些实例中，所选择数字线805的电压可增加到第一电压(例如，增加到vbias)。在一些实例中，可使用专用路径(例如，晶体管)来增加所选择数字线的电压，如参考图7所描述。另外或替代地，可使用先前在第一阶段期间用于对所选择数字线805进行预充电(例如，如参考图6所描述)的预充电电路来增加所选择数字线805的电压在一些实例中，预充电电路可提供比专用路径少的电压或转换速率控制。
在所选择数字线805的电压达到第一电压之后，可将所选择数字线805耦合(例如，分路)到板815(例如，在t4处)。在一些实例中，此可产生跨越存储器单元的零电压。在t4与t5之间，可接着撤销激活所选择字线810，后续接着撤销激活板815。由于所选择数字线805及未选择数字线可与板815耦合，因此所选择数字线805的电压及未选择数字线806的电压可随着板815的电压降低。在一些实例中，板815的电压可相对迅速地降低，这是因为所选择数字线805与板815之间的分路确保维持跨越存储器单元的零电压。举例来说，与板815的电压可在图7的t1与t2之间的增加相比，板815的电压可在t5与t6之间更迅速地降低(例如，具有更大转换速率)。在一些实例中，当所有电压为低的时，第三阶段可在t6处或其附近结束。
图9图解说明根据如本文中所揭示的实例的支持铁电存储器单元存取的电路900的实例。在一些实例中，电路可包含数字线905(其可为如本文中所描述的所选择数字线的实例)，及锁存器910。在一些实例中，数字线905可经由晶体管915而与锁存器910耦合。在一些实例中，晶体管915可为n型MOS(NMOS)，且可包含漏极920、栅极925及源极930，其中源极930与零电压源(例如，接地)耦合。字线905可连接到漏极920，且锁存器910可连接到栅极925。
如本文中所描述，存储器装置可接收到将第二逻辑状态(例如，逻辑“0”)写入到存储器单元的命令，或可基于刷新命令或其它回写情景而确定将第二逻辑状态写入到存储器单元。可将第二逻辑状态存储于锁存器910中(例如，可基于来自主机装置的写入命令而将所述第二逻辑状态写入到锁存器，或可基于先前感测操作(例如根据第一阶段520)而将所述第二逻辑状态存储于锁存器910中)。
当锁存器910存储第二逻辑状态时，锁存器可产生可被施加到栅极925的信号，所述信号可为足以激活晶体管915的高电压。因此，当锁存器910存储第二逻辑状态时，施加到栅极925的电压可导致源极930与漏极920之间的电流流动，从而将数字线905耦合到零电压源。因此，数字线905的电压可降低到接地电压，如参考图8所描述。在一些实例中，晶体管915可为电阻式MOS(例如，经配置以在由锁存器910激活时在线性操作范围内进行偏置的MOS)，所述电阻式MOS可致使数字线905电压相对慢地降低。因此，数字线905可不会以高转换速率降低到零伏特(这可冒产生非期望干扰的风险)。
图10展示根据如本文中所揭示的实例的支持铁电存储器单元存取的存储器存取管理器1005的框图1000。存储器存取管理器1005可为如参考图4到9所描述的存储器装置的方面的实例。存储器存取管理器1005可包含增加组件1010、激活组件1015、撤销激活组件1020、接收组件1025、逻辑存储组件1030、耦合组件1035、维持组件1040、监测组件1045、确定组件1050、解耦组件1055、降低组件1060、写入组件1065、接地组件1070、感测组件1075及偏置组件1080。这些模块中的每一者可彼此直接或间接(例如，经由一或多个总线)进行通信。
作为铁电存储器单元的存取程序的一部分，增加组件1010可将与铁电存储器单元耦合的数字线的电压从第一电压增加到第二电压。在一些实例中，在激活字线之后，增加组件1010可将与铁电存储器单元耦合的板的电压从第一电压增加到第二电压。在一些实例中，增加组件1010可将铁电存储器单元的数字线的电压增加到偏置电压。在一些实例中，在数字线的电压达到偏置电压之后，增加组件1010可将铁电存储器单元的字线的电压增加到激活电压。
在一些实例中，在感测第一逻辑状态之后，增加组件1010可将铁电存储器单元的板的电压增加到偏置电压。在一些实例中，增加组件1010可将所述板的电压从第一电压增加到中间电压。在一些实例中，增加组件1010可在持续时间之后将所述板的电压从中间电压增加到第二电压。在一些实例中，在数字线的电压从第二电压降低到第一电压之后，增加组件1010可将数字线的电压从第一电压增加到第二电压。
激活组件1015可基于增加数字线的电压而激活与铁电存储器单元耦合的字线以将数字线与包含于铁电存储器单元中的铁电电容器耦合。在一些实例中，在将所述板的电压从第一电压增加到第二电压之前，激活组件1015可激活锁存器，所述锁存器经配置以感测由铁电存储器单元存储的逻辑状态。
在增加所述板的电压之后，撤销激活组件1020可撤销激活字线，以将铁电电容器从数字线解耦。
在所述板达到第二电压之后，接收组件1025可接收针对铁电存储器单元的预充电命令，其中撤销激活字线是基于接收到预充电命令。在一些实例中，接收组件1025可接收针对铁电存储器单元的激活命令，其中激活字线是基于接收到激活命令，且其中将所述板的电压从第一电压增加到第二电压是针对激活命令及预充电命令在行激活时间(tRAS)期间发生。在一些实例中，在所述板达到第二电压之后，接收组件1025可接收指示铁电存储器单元的目标逻辑状态的写入命令，所述目标逻辑状态包含第一逻辑状态或第二逻辑状态中的一者。
逻辑存储组件1030可将第一逻辑状态或第二逻辑状态存储到铁电存储器单元。
在存取程序期间，耦合组件1035可将数字线与所述板耦合。在一些实例中，将数字线与所述板耦合发生在所述板的电压达到第二电压之后。在一些实例中，在将第二逻辑状态写入到铁电存储器单元之后，耦合组件1035可将数字线耦合到所述板。
维持组件1040可在一持续时间内将所述板维持处于中间电压。在一些实例中，在将所述板的电压从第一电压增加到第二电压之前，维持组件1040可在一持续时间内将所述板维持处于第一电压。在一些实例中，维持组件1040可在第二持续时间内将数字线及所述板维持处于第二电压。在一些实例中，维持组件1040可基于目标逻辑状态为第一逻辑状态而将数字线及所述板维持处于第二电压至少直到撤销激活字线为止。在一些实例中，当目标逻辑状态为第一逻辑状态时，维持组件1040可将数字线及所述板维持处于第二电压至少直到撤销激活字线为止。
监测组件1045可在第二持续时间期间监测针对铁电存储器单元的写入命令或预充电命令。
在所述板达到偏置电压之后，确定组件1050可确定铁电存储器单元的第二逻辑状态。在一些实例中，确定组件1050可确定铁电存储器单元的目标逻辑状态为第一逻辑状态。在一些实例中，确定组件1050可确定铁电存储器单元的目标逻辑状态为第二逻辑状态。
解耦组件1055可将数字线从所述板解耦。在一些实例中，解耦组件1055可将数字线从所述板解耦。
在将数字线偏置到写入电压之后，降低组件1060可降低字线的电压。在一些实例中，在降低字线的电压之后，降低组件1060可降低所述板的电压及数字线的电压。在一些实例中，降低组件1060可基于目标逻辑状态为第二逻辑状态而将数字线的电压从第二电压降低到第一电压。在一些实例中，在撤销激活字线之后，降低组件1060可将所述板的电压及数字线的电压从第二电压降低到第一电压。
写入组件1065可基于将数字线的电压降低到第二电压而将第二逻辑状态写入到铁电存储器单元。在一些实例中，写入组件1065可将目标逻辑状态写入到锁存器。在一些实例中，当目标逻辑状态为第二逻辑状态时，写入组件1065可基于由锁存器产生的驱动信号而将目标逻辑状态写入到铁电存储器单元。
接地组件1070可使数字线接地。
在字线的电压达到激活电压之后，感测组件1075可感测铁电存储器单元的第一逻辑状态。
偏置组件1080可将数字线偏置到针对第二逻辑状态的写入电压。
图11展示图解说明根据本发明的方面的支持铁电存储器单元存取的一或若干方法1100的流程图。方法1100的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法1100的操作可由如参考图10所描述的存储器存取管理器执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。
在1105处，作为铁电存储器单元的存取程序的一部分，可将与铁电存储器单元耦合的数字线的电压从第一电压增加到第二电压。可根据本文中所描述的方法来执行1105的操作。在一些实例中，1105的操作的方面可由如参考图10所描述的增加组件执行。
在1110处，基于增加数字线的电压，可激活与铁电存储器单元耦合的字线，以将数字线与包含于铁电存储器单元中的铁电电容器耦合。可根据本文中所描述的方法来执行1110的操作。在一些实例中，1110的操作的方面可由如参考图10所描述的激活组件执行。
在1115处，在激活字线之后，可将与铁电存储器单元耦合的板的电压从第一电压增加到第二电压。可根据本文中所描述的方法来执行1115的操作。在一些实例中，1115的操作的方面可由如参考图10所描述的增加组件执行。
在1120处，在增加板的电压之后，可撤销激活字线，以将铁电电容器从数字线解耦。可根据本文中所描述的方法来执行1120的操作。在一些实例中，1120的操作的方面可由如参考图10所描述的撤销激活组件执行。
在一些实例中，如本文中所描述的设备可执行一或若干方法，例如方法1100。所述设备可包含用于进行以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：作为铁电存储器单元的存取程序的一部分，将与铁电存储器单元耦合的数字线的电压从第一电压增加到第二电压；基于增加数字线的电压，激活与铁电存储器单元耦合的字线，以将数字线与包含于铁电存储器单元中的铁电电容器耦合；在激活字线之后，将与铁电存储器单元耦合的板的电压从第一电压增加到第二电压；及在增加板的电压之后，撤销激活字线，以将铁电电容器从数字线解耦。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在板达到第二电压之后，接收针对铁电存储器单元的预充电命令，其中撤销激活字线可基于接收到预充电命令。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：接收针对铁电存储器单元的激活命令，其中激活字线可基于接收到激活命令，且其中将板的电压从第一电压增加到第二电压是针对激活命令及预充电命令在行激活时间(tRAS)期间发生。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在将板的电压从第一电压增加到第二电压之前，激活锁存器，所述锁存器经配置以感测由铁电存储器单元存储的逻辑状态。
在方法1100及本文中所描述的设备的一些实例中，铁电存储器单元可经配置以存储第一逻辑状态或第二逻辑状态中的一者，且其中在可激活锁存器之前，可将铁电存储器单元至少部分地写入成第一逻辑状态。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在存取程序期间将数字线与板耦合。
在方法1100及本文中所描述的设备的一些实例中，将数字线与所述板耦合发生在板的电压达到第二电压之后。
在方法1100及本文中所描述的设备的一些实例中，将板的电压从第一电压增加到第二电压可包含用于进行以下操作的操作、特征、构件或指令：将板的电压从第一电压增加到中间电压；在一持续时间内将板维持处于中间电压；及在所述持续时间之后，将板的电压从中间电压增加到第二电压。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在将板的电压从第一电压增加到第二电压之前，在一持续时间内将板维持处于第一电压。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在第二持续时间内将数字线及板维持处于第二电压；及在所述第二持续时间期间监测针对铁电存储器单元的写入命令或预充电命令。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：确定铁电存储器单元的目标逻辑状态可为第一逻辑状态；及基于目标逻辑状态为第一逻辑状态而将数字线及板维持处于第二电压至少直到撤销激活字线为止。
在方法1100及本文中所描述的设备的一些实例中，将数字线维持处于第二电压可包含用于将数字线从所述板解耦的操作、特征、构件或指令。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：确定铁电存储器单元的目标逻辑状态可为第二逻辑状态；基于目标逻辑状态为第二逻辑状态而将数字线的电压从第二电压降低到第一电压；及基于将数字线的电压降低到第二电压而将第二逻辑状态写入到铁电存储器单元。
在方法1100及本文中所描述的设备的一些实例中，将数字线的电压从第二电压降低到第一电压可包含用于将数字线从所述板解耦并使数字线接地的操作、特征、构件或指令。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在将数字线的电压从第二电压降低到第一电压之后，将数字线的电压从第一电压增加到第二电压。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在将第二逻辑状态写入到铁电存储器单元之后，将数字线耦合到所述板。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在撤销激活字线之后，将板的电压及数字线的电压从第二电压降低到第一电压。
方法1100及本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在板达到第二电压之后，接收指示铁电存储器单元的目标逻辑状态的写入命令，所述目标逻辑状态包含第一逻辑状态或第二逻辑状态中的一者；将目标逻辑状态写入到锁存器；当目标逻辑状态可为第一逻辑状态时，将数字线及板维持处于第二电压至少直到撤销激活字线为止；及当目标逻辑状态可为第二逻辑状态时，基于由锁存器产生的驱动信号而将目标逻辑状态写入到铁电存储器单元。
图12展示图解说明根据本发明的方面的支持铁电存储器单元存取的一或若干方法1200的流程图。方法1200的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法1200的操作可由如参考图10所描述的存储器存取管理器执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。
在1205处，作为铁电存储器单元的存取程序的一部分，可将与铁电存储器单元耦合的数字线的电压从第一电压增加到第二电压。可根据本文中所描述的方法来执行1205的操作。在一些实例中，1205的操作的方面可由如参考图10所描述的增加组件执行。
在1210处，基于增加数字线的电压，可激活与铁电存储器单元耦合的字线，以将数字线与包含于铁电存储器单元中的铁电电容器耦合。可根据本文中所描述的方法来执行1210的操作。在一些实例中，1210的操作的方面可由如参考图10所描述的激活组件执行。
在1215处，在激活字线之后，可将与铁电存储器单元耦合的板的电压从第一电压增加到第二电压。可根据本文中所描述的方法来执行1215的操作。在一些实例中，1215的操作的方面可由如参考图10所描述的增加组件执行。
在1220处，在板达到第二电压之后，可接收针对铁电存储器单元的预充电命令，其中撤销激活字线是基于接收到预充电命令。可根据本文中所描述的方法来执行1220的操作。在一些实例中，1220的操作的方面可由如参考图10所描述的接收组件执行。
在1225处，在增加板的电压之后，可撤销激活字线，以将铁电电容器从数字线解耦。可根据本文中所描述的方法来执行1225的操作。在一些实例中，1225的操作的方面可由如参考图10所描述的撤销激活组件执行。
图13展示图解说明根据本发明的方面的支持铁电存储器单元存取的一或若干方法1300的流程图。方法1300的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法1300的操作可由如参考图10所描述的存储器存取管理器执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。
在1305处，作为铁电存储器单元的存取程序的一部分，可将与铁电存储器单元耦合的数字线的电压从第一电压增加到第二电压。可根据本文中所描述的方法来执行1305的操作。在一些实例中，1305的操作的方面可由如参考图10所描述的增加组件执行。
在1310处，可接收针对铁电存储器单元的激活命令，其中激活字线是基于接收到激活命令，且其中将板的电压从第一电压增加到第二电压是针对激活命令及预充电命令在行激活时间(tRAS)期间发生。可根据本文中所描述的方法来执行1310的操作。在一些实例中，1310的操作的方面可由如参考图10所描述的接收组件执行。
在1315处，基于增加数字线的电压，可激活与铁电存储器单元耦合的字线，以将数字线与包含于铁电存储器单元中的铁电电容器耦合。可根据本文中所描述的方法来执行1315的操作。在一些实例中，1315的操作的方面可由如参考图10所描述的激活组件执行。
在1320处，在激活字线之后，可将与铁电存储器单元耦合的板的电压从第一电压增加到第二电压。可根据本文中所描述的方法来执行1320的操作。在一些实例中，1320的操作的方面可由如参考图10所描述的增加组件执行。
在1325处，在增加板的电压之后，可撤销激活字线，以将铁电电容器从数字线解耦。可根据本文中所描述的方法来执行1325的操作。在一些实例中，1325的操作的方面可由如参考图10所描述的撤销激活组件执行。
图14展示图解说明根据本发明的方面的支持铁电存储器单元存取的一或若干方法1400的流程图。方法1400的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法1400的操作可由如参考图10所描述的存储器存取管理器执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。
在1405处，可将铁电存储器单元的数字线的电压增加到偏置电压。可根据本文中所描述的方法来执行1405的操作。在一些实例中，1405的操作的方面可由如参考图10所描述的增加组件执行。
在1410处，在数字线的电压达到偏置电压之后，可将铁电存储器单元的字线的电压增加到激活电压。可根据本文中所描述的方法来执行1410的操作。在一些实例中，1410的操作的方面可由如参考图10所描述的增加组件执行。
在1415处，在字线的电压达到激活电压之后，可感测铁电存储器单元的第一逻辑状态。可根据本文中所描述的方法来执行1415的操作。在一些实例中，1415的操作的方面可由如参考图10所描述的感测组件执行。
在1420处，在感测第一逻辑状态之后，可将铁电存储器单元的板的电压增加到偏置电压。可根据本文中所描述的方法来执行1420的操作。在一些实例中，1420的操作的方面可由如参考图10所描述的增加组件执行。
在1425处，在板达到偏置电压之后，存储器阵列可确定铁电存储器单元的第二逻辑状态。可根据本文中所描述的方法来执行1425的操作。在一些实例中，1425的操作的方面可由如参考图10所描述的确定组件执行。
在1430处，可将数字线偏置到针对第二逻辑状态的写入电压。可根据本文中所描述的方法来执行1430的操作。在一些实例中，1430的操作的方面可由如参考图10所描述的偏置组件执行。
在1435处，在将数字线偏置到写入电压之后，可降低字线的电压。可根据本文中所描述的方法来执行1435的操作。在一些实例中，1435的操作的方面可由如参考图10所描述的降低组件执行。
在1440处，在降低字线的电压之后，可降低板的电压及数字线的电压。可根据本文中所描述的方法来执行1440的操作。在一些实例中，1440的操作的方面可由如参考图10所描述的降低组件执行。
在一些实例中，如本文中所描述的设备可执行一或若干方法，例如方法1400。所述设备可包含用于进行以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：将铁电存储器单元的数字线的电压增加到偏置电压；在数字线的电压达到偏置电压之后，将铁电存储器单元的字线的电压增加到激活电压；在字线的电压达到激活电压之后，感测铁电存储器单元的第一逻辑状态；在感测第一逻辑状态之后，将铁电存储器单元的板的电压增加到偏置电压；在板达到偏置电压之后，确定铁电存储器单元的第二逻辑状态；将数字线偏置到针对第二逻辑状态的写入电压；在将数字线偏置到写入电压之后，降低字线的电压；及在降低字线的电压之后，降低板的电压及数字线的电压。
应注意，上文所描述的方法描述可能实施方案，且可重新布置或以其它方式修改操作及步骤并且其它实施方案是可能的。此外，可将来自方法中的两者或多于两者的部分组合。
描述一种设备。所述设备可包含：铁电存储器单元，其与数字线及字线耦合；板，其与所述铁电存储器单元耦合；及控制器，其与所述数字线、所述字线及所述板耦合，其中所述控制器经配置以致使所述设备：在所述铁电存储器单元的存取程序的第一部分期间，以第一电压对所述板进行偏置、以第二电压对所述数字线进行偏置且激活所述字线；基于激活所述字线而读取由所述铁电存储器单元存储的逻辑状态；在所述存取程序的第二部分期间，将所述板从所述第一电压转变到所述第二电压；在所述板达到所述第二电压之后，接收预充电命令；及在所述存取程序的第三部分期间，基于所述预充电命令而撤销激活所述字线。
在一些实例中，所述铁电存储器单元可经配置以基于所述存取程序的所述第一部分而被写入成第一逻辑状态；所述控制器可进一步经配置以致使所述设备：当所述第二逻辑状态可与所述第一逻辑状态相同时，将所述数字线及所述板维持处于所述第二电压直到可撤销激活所述字线为止；当所述第二逻辑状态可不同于所述第一逻辑状态时，在可撤销激活所述字线之前，以所述第一电压对所述数字线进行偏置，接着以所述第二电压对所述数字线进行偏置；及在可撤销激活所述字线之后，在一持续时间内将所述数字线及所述板维持处于所述第二电压。
所述设备的一些实例可包含晶体管，所述晶体管与所述控制器耦合且经配置以选择性地将所述数字线与所述板耦合，其中所述控制器可进一步经配置以致使所述设备：在将所述板转变到所述第二电压之后，第一次激活所述晶体管以将所述数字线与所述板耦合；在所述第一次激活所述晶体管之后，撤销激活所述晶体管以将所述数字线从所述板解耦；在撤销激活所述字线之前，第二次激活所述晶体管以将所述数字线与所述板耦合；及在撤销激活所述字线之后且在将所述数字线与所述板耦合的同时，将所述板偏置到所述第一电压。
所述设备的一些实例可包含列解码器，所述列解码器与所述数字线耦合，其中所述列解码器包含所述晶体管。
所述设备的一些实例可包含晶体管，所述晶体管与所述数字线、接地参考以及锁存器的节点耦合，其中所述铁电存储器单元可经配置以存储第一逻辑状态或第二逻辑状态中的一者；所述锁存器的所述节点可经配置以在所述锁存器存储所述第二逻辑状态时可具有可高于所述晶体管的阈值电压的电压；且所述锁存器可具有可低于所述第二电压的供应电压。
所述设备的一些实例可包含与所述板耦合的一组额外铁电存储器单元，及与所述组额外铁电存储器单元耦合的一组额外数字线，其中所述控制器可与所述组额外数字线耦合且可进一步经配置以致使所述设备：贯穿所述存取程序，将所述组额外数字线与所述板耦合；及在所述存取程序的一部分期间，将所述数字线与所述板耦合。
可使用多种不同技艺及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任何组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽度。
术语“电子通信”、“导电接触”、“连接”及“耦合”可指支持组件之间的信号流的组件之间的关系。如果在组件之间存在可在任何时间支持组件之间的信号流的任何导电路径，那么将所述组件视为彼此进行电子通信(或彼此导电接触或者彼此连接或耦合)。在任何给定时间，彼此进行电子通信(或彼此导电接触或者彼此连接或耦合)的组件之间的导电路径可基于包含所连接组件的装置的操作而为断开电路或闭合电路。所连接组件之间的导电路径可为组件之间的直接导电路径或所连接组件之间的导电路径可为间接导电路径，所述间接导电路径可包含中间组件，例如开关、晶体管或其它组件。在一些情形中，可(举例来说)使用一或多个中间组件(例如开关或晶体管)来将所连接组件之间的信号流中断一段时间。
术语“耦合”指从组件之间的断开电路关系(其中信号当前不能够经由导电路径而在组件之间传递)移动到组件之间的闭合电路关系(其中信号可经由导电路径而在组件之间传递)的条件。当组件(例如控制器)将其它组件耦合在一起时，所述组件起始改变，所述改变允许信号经由先前不准许信号流动的导电路径而在所述其它组件之间流动。
术语“隔离”指组件之间的关系，其中信号当前不能够在所述组件之间流动。如果在组件之间存在断开电路，那么所述组件彼此隔离。举例来说，当定位于两个组件之间的开关断开时，由所述开关分离的所述组件彼此隔离。当控制器将两个组件彼此隔离时，控制器影响改变，所述改变使用先前准许信号流动的导电路径来阻止信号在组件之间流动。
本文中所论述的装置(包含存储器阵列)可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情形中，衬底为半导体晶片。在其它情形中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或者另一衬底上的半导体材料外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂而控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段而执行掺杂。
本文中所论述的切换组件或晶体管可表示场效应晶体管(FET)且包括三端子装置，所述三端子装置包含源极、漏极及栅极。所述端子可通过导电材料(例如，金属)而连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如，简并)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分离。如果沟道为n型(即，大多数载子为电子)，那么FET可被称为n型FET。如果沟道为p型(即，大多数载子为空穴)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物帽盖。可通过将电压施加到栅极而控制沟道导电性。举例来说，分别将正电压或负电压施加到n型FET或p型FET可导致沟道变为导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可被“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可被“关断”或“撤销激活”。
本文中所陈述的描述结合所附图式描述了实例性配置且不表示可被实施或属于权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“用作实例、例子或图解说明”，而并非“优选的”或“优于其它实例”。详细描述包含特定细节以提供对所描述技术的理解。然而，可在无这些特定细节的情况下实践这些技术。在其它例子中，以框图形式展示众所周知的结构及装置以避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么描述可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
结合本文中的本发明所描述的各种说明性框及模块可利用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合或任何其它此配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件实施，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的性质，因此上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任何者的组合来实施。实施功能的特征还可物理地位于各种位置处，包含经分布使得功能的部分在不同物理位置处实施。而且，如本文中所使用(包含在权利要求书中)，如用于物项列表(举例来说，以例如“…中的至少一者”或“…中的一或多者”等短语开始的物项列表)中的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意指A或B或C或者AB或AC或BC或者ABC(即，A及B以及C)。而且，如本文中所使用，短语“基于”不应解释为参考封闭条件集合。举例来说，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者，而不背离本发明的范围。换句话说，如本文中所使用，短语“基于”应以相同方式解释为短语“至少部分地基于”。
提供本文中的描述以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将明了对本发明的各种修改，且本文中所界定的通用原理可应用于其它变化形式，而不背离本发明的范围。因此，本发明不限于本文中所描述的实例及设计，而是被赋予与本文中所揭示的原理及新颖特征相一致的最宽广范围。

Claims (25)

1.一种方法，其包括：
作为铁电存储器单元的存取程序的一部分，将与所述铁电存储器单元耦合的数字线的电压从第一电压增加到第二电压；
至少部分地基于增加所述数字线的所述电压，激活与所述铁电存储器单元耦合的字线，以将所述数字线与包含于所述铁电存储器单元中的铁电电容器耦合；
在激活所述字线之后，将与所述铁电存储器单元耦合的板的电压从所述第一电压增加到所述第二电压；及
在增加所述板的所述电压之后，撤销激活所述字线，以将所述铁电电容器从所述数字线解耦。
2.根据权利要求1所述的方法，其进一步包括：
在所述板达到所述第二电压之后，接收针对所述铁电存储器单元的预充电命令，其中撤销激活所述字线至少部分地基于接收到所述预充电命令。
3.根据权利要求2所述的方法，其进一步包括：
接收针对所述铁电存储器单元的激活命令，其中激活所述字线至少部分地基于接收到所述激活命令，且其中将所述板的所述电压从所述第一电压增加到所述第二电压是针对所述激活命令及所述预充电命令在行激活时间tRAS期间发生。
4.根据权利要求1所述的方法，其进一步包括：
在将所述板的所述电压从所述第一电压增加到所述第二电压之前，激活锁存器，所述锁存器经配置以感测由所述铁电存储器单元存储的逻辑状态。
5.根据权利要求4所述的方法，其中所述铁电存储器单元经配置以存储第一逻辑状态或第二逻辑状态中的一者，且其中在激活所述锁存器之前，将所述铁电存储器单元至少部分地写入成所述第一逻辑状态。
6.根据权利要求1所述的方法，其进一步包括：
在所述存取程序期间，将所述数字线与所述板耦合。
7.根据权利要求6所述的方法，其中将所述数字线与所述板耦合是在所述板的所述电压达到所述第二电压之后发生。
8.根据权利要求1所述的方法，其中将所述板的所述电压从所述第一电压增加到所述第二电压包括：
将所述板的所述电压从所述第一电压增加到中间电压；
在一持续时间内将所述板维持处于所述中间电压；及
在所述持续时间之后，将所述板的所述电压从所述中间电压增加到所述第二电压。
9.根据权利要求1所述的方法，其进一步包括：
在将所述板的所述电压从所述第一电压增加到所述第二电压之前，在一持续时间内将所述板维持处于所述第一电压，其中：
所述铁电存储器单元经配置以存储第一逻辑状态或第二逻辑状态中的一者；且
至少部分地基于在所述持续时间内将所述板维持处于所述第一电压而将所述铁电存储器单元写入成所述第一逻辑状态。
10.根据权利要求9所述的方法，其进一步包括：
在第二持续时间内将所述数字线及所述板维持处于所述第二电压；及
在所述第二持续时间期间监测针对所述铁电存储器单元的写入命令或预充电命令。
11.根据权利要求9所述的方法，其进一步包括：
确定所述铁电存储器单元的目标逻辑状态为所述第一逻辑状态；及
至少部分地基于所述目标逻辑状态为所述第一逻辑状态而将所述数字线及所述板维持处于所述第二电压至少直到撤销激活所述字线为止。
12.根据权利要求11所述的方法，其中将所述数字线维持处于所述第二电压包括：
将所述数字线从所述板解耦。
13.根据权利要求9所述的方法，其进一步包括：
确定所述铁电存储器单元的目标逻辑状态为所述第二逻辑状态；
至少部分地基于所述目标逻辑状态为所述第二逻辑状态而将所述数字线的所述电压从所述第二电压降低到所述第一电压；及
至少部分地基于将所述数字线的所述电压降低到所述第二电压而将所述第二逻辑状态写入到所述铁电存储器单元。
14.根据权利要求13所述的方法，其中将所述数字线的所述电压从所述第二电压降低到所述第一电压包括：
将所述数字线从所述板解耦；及
使所述数字线接地。
15.根据权利要求13所述的方法，其进一步包括：
在将所述数字线的所述电压从所述第二电压降低到所述第一电压之后，将所述数字线的所述电压从所述第一电压增加到所述第二电压。
16.根据权利要求13所述的方法，其进一步包括：
在将所述第二逻辑状态写入到所述铁电存储器单元之后，将所述数字线耦合到所述板。
17.根据权利要求1所述的方法，其进一步包括：
在撤销激活所述字线之后，将所述板的所述电压及所述数字线的所述电压从所述第二电压降低到所述第一电压。
18.根据权利要求1所述的方法，其进一步包括：
在所述板达到所述第二电压之后，接收指示所述铁电存储器单元的目标逻辑状态的写入命令，所述目标逻辑状态包括第一逻辑状态或第二逻辑状态中的一者；
将所述目标逻辑状态写入到锁存器；
当所述目标逻辑状态为所述第一逻辑状态时，将所述数字线及所述板维持处于所述第二电压至少直到撤销激活所述字线为止；及
当所述目标逻辑状态为所述第二逻辑状态时，至少部分地基于由所述锁存器产生的驱动信号而将所述目标逻辑状态写入到所述铁电存储器单元。
19.一种设备，其包括：
铁电存储器单元，其与数字线及字线耦合，
板，其与所述铁电存储器单元耦合，及
控制器，其与所述数字线、所述字线及所述板耦合，其中所述控制器经配置以致使所述设备：
在所述铁电存储器单元的存取程序的第一部分期间，以第一电压对所述板进行偏置、以第二电压对所述数字线进行偏置且激活所述字线；
至少部分地基于激活所述字线而读取由所述铁电存储器单元存储的逻辑状态；
在所述存取程序的第二部分期间，将所述板从所述第一电压转变到所述第二电压；
在所述板达到所述第二电压之后，接收预充电命令；及
在所述存取程序的第三部分期间，至少部分地基于所述预充电命令而撤销激活所述字线。
20.根据权利要求19所述的设备，其中：
所述铁电存储器单元经配置以至少部分地基于所述存取程序的所述第一部分而被写入成第一逻辑状态；
所述控制器进一步经配置以致使所述设备：
在撤销激活所述字线之前，识别所述铁电存储器单元的第二逻辑状态；
当所述第二逻辑状态与所述第一逻辑状态相同时，将所述数字线及所述板维持处于所述第二电压直到撤销激活所述字线为止；
当所述第二逻辑状态不同于所述第一逻辑状态时，在撤销激活所述字线之前，以所述第一电压对所述数字线进行偏置，接着以所述第二电压对所述数字线进行偏置；及
在撤销激活所述字线之后，在一持续时间内将所述数字线及所述板维持处于所述第二电压。
21.根据权利要求19所述的设备，其进一步包括：
晶体管，其与所述控制器耦合且经配置以选择性地将所述数字线与所述板耦合，其中所述控制器进一步经配置以致使所述设备：
在将所述板转变到所述第二电压之后，第一次激活所述晶体管以将所述数字线与所述板耦合；
在所述第一次激活所述晶体管之后，撤销激活所述晶体管以将所述数字线从所述板解耦；
在撤销激活所述字线之前，第二次激活所述晶体管以将所述数字线与所述板耦合；及
在撤销激活所述字线之后且在将所述数字线与所述板耦合的同时，将所述板偏置到所述第一电压。
22.根据权利要求21所述的设备，其进一步包括：
列解码器，其与所述数字线耦合，其中所述列解码器包括所述晶体管。
23.根据权利要求19所述的设备，其进一步包括：
晶体管，其与所述数字线、接地参考以及锁存器的节点耦合，其中：
所述铁电存储器单元经配置以存储第一逻辑状态或第二逻辑状态中的一者；
所述锁存器的所述节点经配置以在所述锁存器存储所述第二逻辑状态时具有高于所述晶体管的阈值电压的电压；且
所述锁存器具有低于所述第二电压的供应电压。
24.根据权利要求23所述的设备，其进一步包括：
多个额外铁电存储器单元，其与所述板耦合；
多个额外数字线，其与所述多个额外铁电存储器单元耦合，其中所述控制器与所述多个额外数字线耦合且进一步经配置以致使所述设备：
贯穿所述存取程序，将所述多个额外数字线与所述板耦合；及
在所述存取程序的一部分期间，将所述数字线与所述板耦合。
25.一种方法，其包括：
将铁电存储器单元的数字线的电压增加到偏置电压；
在所述数字线的所述电压达到所述偏置电压之后，将所述铁电存储器单元的字线的电压增加到激活电压；
在所述字线的所述电压达到所述激活电压之后，感测所述铁电存储器单元的第一逻辑状态；
在感测所述第一逻辑状态之后，将所述铁电存储器单元的板的电压增加到所述偏置电压；
在所述板达到所述偏置电压之后，确定所述铁电存储器单元的第二逻辑状态；
将所述数字线偏置到针对所述第二逻辑状态的写入电压；
在将所述数字线偏置到所述写入电压之后，降低所述字线的所述电压；及
在降低所述字线的所述电压之后，降低所述板的所述电压及所述数字线的所述电压。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113241104A (zh) * 2021-05-31 2021-08-10 无锡拍字节科技有限公司 一种可连续写入的铁电存储器及其写入方法
US20220406356A1 (en) * 2021-06-17 2022-12-22 Micron Technology, Inc. Cell data bulk reset
WO2024198548A1 (zh) * 2023-03-31 2024-10-03 华为技术有限公司 存储器的控制方法、装置和电子设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896714B1 (en) * 2019-07-17 2021-01-19 Micron Technology, Inc. Ferroelectric memory cell with access line disturbance mitigation
US11295797B1 (en) 2020-11-24 2022-04-05 Micron Technology, Inc. Techniques to mitigate asymmetric long delay stress
US11995353B2 (en) * 2022-05-18 2024-05-28 Micron Technology, Inc. Storing parity during refresh operations
US20240013822A1 (en) * 2022-07-10 2024-01-11 Micron Technology, Inc. Adjustable memory cell reliability management

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003187571A (ja) * 2001-12-19 2003-07-04 Sony Corp 不揮発性半導体記憶装置
CN102646443A (zh) * 2011-02-01 2012-08-22 意法半导体股份有限公司 具有铁电材料元件的存储器支持及其非破坏性读取方法
US20180025766A1 (en) * 2016-07-25 2018-01-25 Celis Semiconductor Corporation Integrated Memory Device and Method of Operating Same
CN109074836A (zh) * 2016-04-05 2018-12-21 美光科技公司 从铁电存储器单元的电荷提取
CN109155141A (zh) * 2016-03-16 2019-01-04 美光科技公司 铁电随机存取存储器-动态随机存取存储器混合存储器
CN109390007A (zh) * 2017-08-04 2019-02-26 美光科技公司 用于缓解存储器单元的干扰的方法和设备
CN109961809A (zh) * 2017-12-18 2019-07-02 美光科技公司 用于存取存储器单元阵列的技术
US20190206455A1 (en) * 2017-12-28 2019-07-04 Micron Technology, Inc. Techniques for precharging a memory cell

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4039861A (en) 1976-02-09 1977-08-02 International Business Machines Corporation Cross-coupled charge transfer sense amplifier circuits
JP3169599B2 (ja) 1990-08-03 2001-05-28 株式会社日立製作所 半導体装置、その駆動方法、その読み出し方法
JP2953316B2 (ja) 1994-08-12 1999-09-27 日本電気株式会社 不揮発性強誘電体メモリ
US5638318A (en) 1995-09-11 1997-06-10 Micron Technology, Inc. Ferroelectric memory using ferroelectric reference cells
JPH09288891A (ja) 1996-04-19 1997-11-04 Matsushita Electron Corp 半導体メモリ装置
US6097624A (en) 1997-09-17 2000-08-01 Samsung Electronics Co., Ltd. Methods of operating ferroelectric memory devices having reconfigurable bit lines
US5831895A (en) 1997-07-30 1998-11-03 Micron Technology, Inc. Dynamic cell plate sensing and equilibration in a memory device
US6256220B1 (en) 1997-09-15 2001-07-03 Celis Semiconductor Corporation Ferroelectric memory with shunted isolated nodes
US6028783A (en) 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
KR100275107B1 (ko) 1997-12-30 2000-12-15 김영환 강유전체메모리장치및그구동방법
EP0928004A3 (en) 1997-12-31 1999-12-15 Texas Instruments Inc. Ferroelectric memory
JP2000187990A (ja) 1998-12-24 2000-07-04 Nec Corp センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法
JP3868660B2 (ja) 1999-03-31 2007-01-17 株式会社東芝 半導体記憶装置及びその駆動方法
JP2001319473A (ja) 2000-05-12 2001-11-16 Oki Electric Ind Co Ltd 強誘電体メモリ装置およびその動作方法
US6566698B2 (en) 2000-05-26 2003-05-20 Sony Corporation Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
JP2002026277A (ja) 2000-06-30 2002-01-25 Seiko Epson Corp メモリデバイス及びその駆動方法
NO312699B1 (no) 2000-07-07 2002-06-17 Thin Film Electronics Asa Adressering av minnematrise
JP2002217381A (ja) 2000-11-20 2002-08-02 Toshiba Corp 半導体記憶装置及びその製造方法
JP3856424B2 (ja) 2000-12-25 2006-12-13 株式会社東芝 半導体記憶装置
TW492006B (en) 2001-01-20 2002-06-21 Macronix Int Co Ltd Sensing method of non-volatile ferroelectric memory
KR100447223B1 (ko) 2001-09-17 2004-09-04 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 및 그 구동방법
JP3770171B2 (ja) 2002-02-01 2006-04-26 ソニー株式会社 メモリ装置およびそれを用いたメモリシステム
US6867997B2 (en) 2002-03-27 2005-03-15 Texas Instruments Incorporated Series feram cell array
JP2004220716A (ja) 2003-01-16 2004-08-05 Seiko Epson Corp 強誘電体記憶装置
JP2004303293A (ja) 2003-03-28 2004-10-28 Seiko Epson Corp 強誘電体記憶装置のデータ読み出し方法及び強誘電体記憶装置
US7291878B2 (en) 2003-06-03 2007-11-06 Hitachi Global Storage Technologies Netherlands B.V. Ultra low-cost solid-state memory
US6809954B1 (en) 2003-07-02 2004-10-26 Texas Instruments Incorporated Circuit and method for reducing access transistor gate oxide stress
JP2005085431A (ja) 2003-09-11 2005-03-31 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置
JP4074279B2 (ja) 2003-09-22 2008-04-09 株式会社東芝 半導体集積回路装置、デジタルカメラ、デジタルビデオカメラ、コンピュータシステム、携帯コンピュータシステム、論理可変ｌｓｉ装置、ｉｃカード、ナビゲーションシステム、ロボット、画像表示装置、光ディスク記憶装置
US20050063214A1 (en) 2003-09-22 2005-03-24 Daisaburo Takashima Semiconductor integrated circuit device
JP4061651B2 (ja) 2004-03-15 2008-03-19 セイコーエプソン株式会社 強誘電体メモリ装置及び電子機器
US7133304B2 (en) 2004-03-22 2006-11-07 Texas Instruments Incorporated Method and apparatus to reduce storage node disturbance in ferroelectric memory
JP4364052B2 (ja) 2004-04-28 2009-11-11 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4161951B2 (ja) 2004-09-16 2008-10-08 セイコーエプソン株式会社 強誘電体メモリ装置
JP2006164368A (ja) 2004-12-06 2006-06-22 Seiko Epson Corp 強誘電体記憶装置
JP4647313B2 (ja) 2005-01-06 2011-03-09 富士通セミコンダクター株式会社 半導体メモリ
JP2006344289A (ja) 2005-06-08 2006-12-21 Toshiba Corp 強誘電体記憶装置
JP2007004839A (ja) 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007149295A (ja) 2005-11-30 2007-06-14 Seiko Epson Corp 半導体記憶装置
JP4745108B2 (ja) 2006-04-06 2011-08-10 株式会社東芝 不揮発性半導体記憶装置
KR100849794B1 (ko) 2007-07-04 2008-07-31 주식회사 하이닉스반도체 강유전체 소자를 적용한 반도체 메모리 장치
US7652909B2 (en) * 2007-10-21 2010-01-26 Ramtron International Corporation 2T/2C ferroelectric random access memory with complementary bit-line loads
US7804702B2 (en) 2007-12-28 2010-09-28 Texas Instruments Incorporated Ferroelectric memory cell with access transmission gate
JP5162276B2 (ja) 2008-02-28 2013-03-13 ローム株式会社 強誘電体メモリ装置
JP4660564B2 (ja) 2008-03-11 2011-03-30 株式会社東芝 半導体記憶装置
JP2010040055A (ja) 2008-07-31 2010-02-18 Seiko Epson Corp 強誘電体記憶装置の初期化方法、強誘電体記憶装置および電子機器
US7848131B2 (en) 2008-10-19 2010-12-07 Juhan Kim High speed ferroelectric random access memory
US8081500B2 (en) 2009-03-31 2011-12-20 Ramtron International Corporation Method for mitigating imprint in a ferroelectric memory
US8144506B2 (en) 2009-06-23 2012-03-27 Micron Technology, Inc. Cross-point memory devices, electronic systems including cross-point memory devices and methods of accessing a plurality of memory cells in a cross-point memory array
JP5500051B2 (ja) * 2010-11-22 2014-05-21 富士通セミコンダクター株式会社 強誘電体メモリ
KR20120121709A (ko) 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작방법
KR20140106770A (ko) 2013-02-25 2014-09-04 삼성전자주식회사 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법
US9224635B2 (en) 2013-02-26 2015-12-29 Micron Technology, Inc. Connections for memory electrode lines
US9007831B2 (en) * 2013-03-05 2015-04-14 Micron Technology, Inc. Memory devices with different sized blocks of memory cells and methods
US10057250B2 (en) 2013-05-14 2018-08-21 Kara Partners Llc Technologies for enhancing computer security
KR102193444B1 (ko) 2014-04-28 2020-12-21 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102428149B1 (ko) 2015-02-04 2022-08-02 나믹스 가부시끼가이샤 열전도성 페이스트 및 그의 제조 방법
KR102302591B1 (ko) 2015-09-22 2021-09-15 삼성전자주식회사 사이즈를 감소시킨 로우 디코더 및 이를 포함하는 메모리 장치
WO2017083584A1 (en) 2015-11-11 2017-05-18 Fu-Chang Hsu 3d nand array with divided string architecture
US10083731B2 (en) 2016-03-11 2018-09-25 Micron Technology, Inc Memory cell sensing with storage component isolation
US9767880B1 (en) * 2016-03-16 2017-09-19 Micron Technology, Inc. Ferroelectric memory cell apparatuses and methods of operating ferroelectric memory cells
US9792973B2 (en) * 2016-03-18 2017-10-17 Micron Technology, Inc. Ferroelectric memory cell sensing
US9786348B1 (en) 2016-04-11 2017-10-10 Micron Technology, Inc. Dynamic adjustment of memory cell digit line capacitance
US9715918B1 (en) 2016-05-23 2017-07-25 Micron Technology, Inc. Power reduction for a sensing operation of a memory cell
US9881661B2 (en) 2016-06-03 2018-01-30 Micron Technology, Inc. Charge mirror-based sensing for ferroelectric memory
US9613676B1 (en) 2016-06-29 2017-04-04 Micron Technology, Inc. Writing to cross-point non-volatile memory
US10109350B2 (en) 2016-07-29 2018-10-23 AP Memory Corp., USA Ferroelectric memory device
SG11201901168UA (en) 2016-08-31 2019-03-28 Micron Technology Inc Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
KR102227270B1 (ko) 2016-08-31 2021-03-15 마이크론 테크놀로지, 인크. 강유전 메모리 셀
US9786345B1 (en) 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
KR102670996B1 (ko) 2016-12-29 2024-05-30 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
US10418084B2 (en) 2017-02-07 2019-09-17 Micron Technology, Inc. Pre-writing memory cells of an array
US10504909B2 (en) 2017-05-10 2019-12-10 Micron Technology, Inc. Plate node configurations and operations for a memory array
US10762944B2 (en) 2017-12-18 2020-09-01 Micron Technology, Inc. Single plate configuration and memory array operation
US10896713B2 (en) * 2018-05-04 2021-01-19 Micron Technology, Inc. Access line management for an array of memory cells
US10600468B2 (en) 2018-08-13 2020-03-24 Wuxi Petabyte Technologies Co, Ltd. Methods for operating ferroelectric memory cells each having multiple capacitors

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003187571A (ja) * 2001-12-19 2003-07-04 Sony Corp 不揮発性半導体記憶装置
CN102646443A (zh) * 2011-02-01 2012-08-22 意法半导体股份有限公司 具有铁电材料元件的存储器支持及其非破坏性读取方法
CN109155141A (zh) * 2016-03-16 2019-01-04 美光科技公司 铁电随机存取存储器-动态随机存取存储器混合存储器
CN109074836A (zh) * 2016-04-05 2018-12-21 美光科技公司 从铁电存储器单元的电荷提取
US20180025766A1 (en) * 2016-07-25 2018-01-25 Celis Semiconductor Corporation Integrated Memory Device and Method of Operating Same
CN109390007A (zh) * 2017-08-04 2019-02-26 美光科技公司 用于缓解存储器单元的干扰的方法和设备
CN109961809A (zh) * 2017-12-18 2019-07-02 美光科技公司 用于存取存储器单元阵列的技术
US20190206455A1 (en) * 2017-12-28 2019-07-04 Micron Technology, Inc. Techniques for precharging a memory cell

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113241104A (zh) * 2021-05-31 2021-08-10 无锡拍字节科技有限公司 一种可连续写入的铁电存储器及其写入方法
CN113241104B (zh) * 2021-05-31 2024-03-22 无锡舜铭存储科技有限公司 一种可连续写入的铁电存储器及其写入方法
US20220406356A1 (en) * 2021-06-17 2022-12-22 Micron Technology, Inc. Cell data bulk reset
US11670357B2 (en) * 2021-06-17 2023-06-06 Micron Technology, Inc. Memory system configured to perform a reset on one or more non-volatile memory cells upon transitioning power states
WO2024198548A1 (zh) * 2023-03-31 2024-10-03 华为技术有限公司 存储器的控制方法、装置和电子设备

Also Published As

Publication number Publication date
CN112233711B (zh) 2022-03-22
US20210343322A1 (en) 2021-11-04
US12062389B2 (en) 2024-08-13
KR102348643B1 (ko) 2022-01-07
US20210020220A1 (en) 2021-01-21
KR20210009275A (ko) 2021-01-26
US11017831B2 (en) 2021-05-25

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