CN115605956A - 具有多路复用选择线的存储器阵列 - Google Patents

Abstract

本发明描述用于具有多路复用选择线的存储器阵列的方法、系统及装置。在一些情况中，存储器装置的存储器单元可包含存储组件、与字线耦合的第一晶体管及与第一选择线耦合的第二晶体管以选择性耦合所述存储器单元与第一数字线。第三晶体管可与所述第一数字线及一组数字线及一组选择线共同的感测组件耦合。第二选择线可与所述第三晶体管耦合且经配置以耦合所述感测组件与所述第一数字线及耦合所述感测组件与第二数字线。所述感测组件可基于来自所述第一数字线的信号及来自所述第二数字线的信号来确定由所述存储器单元存储的逻辑状态。

Description

具有多路复用选择线的存储器阵列

交叉参考

本专利申请案主张由维麦卡蒂(Vimercati)在2020年3月26日申请的标题为“具有多路复用选择线的存储器阵列(MEMORY ARRAY WITH MULTIPLEXED SELECT LINES)”的第16/831,116号美国专利申请案的优先权，所述申请案让渡给其受让人且以引用方式明确并入本文中。

背景技术

下文大体上涉及一或多个存储器系统且更具体来说，涉及一种具有多路复用选择线的存储器阵列。

存储器装置广泛用于存储例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置中的信息。信息通过将存储器装置内的存储器单元编程为各种状态来存储。举例来说，二进制存储器单元可编程为两个支持状态中的一者，通常由逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持多于两个状态，其中的任一者可被存储。为了存取存储信息，装置的组件可读取或感测存储器装置中的至少一个存储状态。为了存储信息，装置的组件可在存储器装置中写入或编程状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如FeRAM)可长时间维持其存储的逻辑状态，即使缺少外部电源。易失性存储器装置(例如DRAM)会在与外部电源断开时丢失其存储状态。FeRAM能够实现类似于易失性存储器的密度，但可由于使用铁电电容器作为存储装置而具有非易失性。

一般来说，改进存储器装置可包含提高存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保留、降低功耗或降低制造成本以及其它指标。可期望用于节省存储器阵列中的空间、提高存储器单元密度或减少存储器阵列的总电力使用的改进解决方案。

附图说明

图1说明根据本文公开的实例的支持具有多路复用选择线的存储器阵列的系统的实例。

图2说明根据本文公开的实例的支持具有多路复用选择线的存储器阵列的存储器裸片的实例。

图3说明根据本文公开的实例的支持具有多路复用选择线的存储器阵列的电路图的实例。

图4A到4D说明根据本文公开的实例的具有多路复用选择线的存储器阵列的一部分的横截面侧视图的实例。

图5展示根据本文公开的实例的支持具有多路复用选择线的存储器阵列的存储器装置的框图。

图6展示说明根据本文公开的实例的支持具有多路复用选择线的存储器阵列的一或若干方法的流程图。

具体实施方式

一些存储器装置可包含与数字线耦合的存储器单元阵列。存储器单元可使用数字线与感测组件耦合以对存储器单元执行存取操作(例如写入操作或读取操作)。随着数字线之间的距离减小以提高阵列的密度，一些非期望效应(例如噪声)可能增加。举例来说，当数字线在存取操作期间激活(例如，被选择且与存储器单元耦合)时，与激活数字线相关联的电压改变可部分传送(例如，电容性耦合)到相邻未选定数字线。因此，噪声可在存取操作期间通过存储器阵列的未选定部分注入到选定数字线中。存储器阵列可包含一或多个分流晶体管以缓解此类非期望效应。分流晶体管可用于减少选定与未选定数字线之间的干扰。然而，分流晶体管及相关联分流线可增大由存储器阵列使用的存储器裸片区域的大小且增加存储器阵列的总电力使用。

本文描述系统、装置及技术以在存取操作期间缓解选定数字线与未选定数字线之间的干扰且减少用于存储器阵列中的分流线或分流晶体管(或两者)的数量。举例来说，存储器装置的感测组件可与一组选择线耦合。在此类情况中，选择线组可与感测组件的输入多路复用。举例来说，组的每一选择线可与晶体管耦合，晶体管经配置以选择性耦合组的所述特定选择线与感测组件，例如与感测组件相关联的多路复用选择线。此外，选择线可与存储器单元的选择组件及感测组件的晶体管中的一或多者耦合。在此类实例中，感测组件可经配置以存取与多于一个数字线相关联的存储器单元。在此类情况中，单个选择线可经配置以一次耦合至少两个数字线与感测组件(包含选定数字线及未选定数字线)，借此比其它解决方案减小由存储器阵列使用的裸片区域的大小。在一些情况中，感测组件可经配置以使用来自选定数字线的信号及来自未选定数字线的信号两者来执行读取操作，借此减少存储器阵列的总电力使用。

本公开的特征首先在参考图1到2描述的存储器系统及裸片的上下文中描述。本公开的特征在参考图3到4描述的上下文电路图及存储器单元结构中描述。本公开的这些及其它特征由参考图5到6描述的与具有多路复用选择线的存储器阵列相关的设备图及流程图进一步说明且参考所述设备图及流程图来描述。

图1说明根据本文公开的实例的支持具有多路复用选择线的存储器阵列的系统100的实例。系统100可包含主机装置105、存储器装置110及耦合主机装置105与存储器装置110的多个信道115。系统100可包含一或多个存储器装置110，但一或多个存储器装置110的方面可在单个存储器装置(例如存储器装置110)的上下文中描述。

系统100可包含电子装置的部分，例如计算装置、移动计算装置、无线装置、图形处理装置、交通工具或其它系统。举例来说，系统100可说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、交通工具控制器或类似者的方面。存储器装置110可为可操作以存储用于系统100的一或多个其它组件的数据的系统的组件。

系统100的至少部分可为主机装置105的实例。主机装置105可为装置内的处理器或其它电路系统的实例，其使用存储器来执行过程，例如在计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、交通工具控制器或一些其它固定或便携式电子装置以及其它实例内。在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机装置105。

存储器装置110可为独立装置或组件，其可操作以提供可由系统100使用或引用的物理存储器地址/空间。在一些实例中，存储器装置110可经配置以与一或多种不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可操作以支持以下中的一或多者：用于调制信号的调制方案、用于传送信号的各种引脚配置、用于主机装置105及存储器装置110的物理封装的各种形式因素、主机装置105与存储器装置110之间的时钟信令及同步、时序约定或其它因素。

存储器装置110可操作以存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从式装置(例如，响应及执行由主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多者。

主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130或其它组件(例如一或多个外围组件或一或多个输入/输出控制器)中的一或多者。主机装置的组件可使用总线135彼此耦合。

处理器125可操作以提供用于系统100的至少部分或主机装置105的至少部分的控制或其它功能性。处理器125可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或这些组件的组合。在此类实例中，处理器125可为中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或芯片上系统(SoC)的实例以及其它实例。在一些实例中，外部存储器控制器120可由处理器125实施或为处理器125的一部分。

BIOS组件130可为包含操作为固件的BIOS的软件组件，其可初始化及运行系统100或主机装置105的各种硬件组件。BIOS组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。BIOS组件130可包含存储于只读存储器(ROM)、快闪存储器或其它非易失性存储器中的一或多者中的程序或软件。

存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如存储器芯片)以支持用于数据存储的期望容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如本地存储器控制器165-a、本地存储器控制器165-b、本地存储器控制器165-N)及存储器阵列170(例如存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如一或多个网格、一或多个存储体、一或多个片块、一或多个区段)，其中每一存储器单元可操作以存储至少一个数据位。包含两个或更多个存储器裸片的存储器装置110可称为多裸片存储器或多裸片封装或多芯片存储器或多芯片封装。

在一些情况中，存储器阵列170可包含各自包含存储组件的一或多个存储器单元。存储器单元还可包含与字线耦合的第一晶体管及与选择线耦合的第二晶体管。为了选择存储器单元，可同时激活存储器单元的第一晶体管及第二晶体管两者，借此减少分流线的数量，使得至少两个数字线可一次与感测组件耦合(例如，包含选定数字线及未选定数字线)。

装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使存储器装置110能够执行各种操作的硬件、固件或指令，且可操作以接收、传输或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可操作以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165来控制本文描述的存储器装置110的操作。

在一些情况中，装置存储器控制器155可加偏压于字线以激活与字线耦合的存储器单元的第一晶体管且加偏压于选择线以激活与选择线耦合的存储器单元的第二晶体管。装置存储器控制器155可耦合存储器单元的存储组件与数字线且加偏压于第二选择线以激活与数字线耦合的第三晶体管及与第二数字线耦合的第四晶体管。在此类情况中，装置存储器控制器155可耦合数字线及第二数字线与感测组件。感测组件可基于从数字线接收的信号及从第二数字线接收的信号来确定存储于存储器单元上的逻辑状态。

在一些实例中，存储器装置110可从主机装置105接收数据或命令或两者。举例来说，存储器装置110可接收指示存储器装置110将存储用于主机装置105的数据的写入命令或指示存储器装置110将存储于存储器裸片160中的数据提供到主机装置105的读取命令。

本地存储器控制器165(例如，在存储器裸片160本地)可操作以控制存储器裸片160的操作。在一些实例中，本地存储器控制器165可操作以与装置存储器控制器155通信(例如，接收或传输数据或命令或两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155及本地存储器控制器165，或外部存储器控制器120可执行本文描述的各种功能。因而，本地存储器控制器165可操作以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器120或处理器125或其组合通信。可包含于装置存储器控制器155或本地存储器控制器165或两者中的组件的实例可包含用于接收信号的接收器(例如，从外部存储器控制器120)、用于传输信号的传输器(例如，到外部存储器控制器120)、用于解码或解调接收信号的解码器、用于编码或调制待传输信号的编码器或可操作用于支持装置存储器控制器155或本地存储器控制器165或两者的所描述操作的各种其它电路或控制器。

外部存储器控制器120可操作以能够在系统100或主机装置105的组件(例如处理器125)与存储器装置110之间传送信息、数据或命令中的一或多者。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100或主机装置105的其它组件或本文描述的其功能可由处理器125实施。举例来说，外部存储器控制器120可为由处理器125或系统100或主机装置105的其它组件实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120被描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或本文描述的其功能可由存储器装置110的一或多个组件(例如装置存储器控制器155、本地存储器控制器165)实施，反之亦然。

主机装置105的组件可使用一或多个信道115与存储器装置110交换信息。信道115可操作以支持外部存储器控制器120与存储器装置110之间的通信。每一信道115可为在主机装置105与存储器装置之间载送信息的传输媒体的实例。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如导体)。信号路径可为可操作以载送信号的导电路径的实例。举例来说，信道115可包含第一端子，其包含主机装置105处的一或多个引脚或垫及存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可操作以充当信道的部分。

信道115(及相关联信号路径及端子)可专用于传送一或多种类型的信息。举例来说，信道115可包含一或多个命令及地址(CA)信道186、一或多个时钟信号(CK)信道188、一或多个数据(DQ)信道190、一或多个其它信道192或其组合。在一些实例中，可使用单倍数据速率(SDR)信令或双倍数据速率(DDR)信令通过信道115来传送信令。在SDR信令中，可针对每一时钟循环(例如，在时钟信号的上升或下降沿上)寄存信号的一个调制符号(例如信号电平)。在DDR信令中，可针对每一时钟循环(例如，在时钟信号的上升沿及下降沿两者)寄存信号的两个调制符号(例如信号电平)。

图2说明根据本文公开的实例的支持具有多路复用选择线的存储器阵列的存储器裸片200的实例。存储器裸片200可为参考图1描述的存储器裸片160的实例。在一些实例中，存储器裸片200可称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含一或多个存储器单元205，其各自可编程以存储不同逻辑状态(例如一组两个或更多个可能状态中的编程者)。举例来说，存储器单元205可操作以一次存储一个信息位(例如逻辑0或逻辑1)。在一些实例中，存储器单元205(例如多级存储器单元)可操作以一次存储多于一个信息位(例如逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参考图1描述的存储器阵列170。

存储器单元205可将表示可编程状态的状态(例如极化状态或电介质电荷)存储于电容器中。DRAM架构可包含电容器，其包含用于存储表示可编程状态的电荷的电介质材料。在其它存储器架构中，其它存储装置及组件是可能的。举例来说，可采用非线性电介质材料。在一些情况中，此电容器可替代地称为容器(或单元容器)。

例如读取及写入的操作可通过激活或选择例如字线210、数字线215及/或板线220的存取线来对存储器单元205执行。通过加偏压于字线210、数字线215及板线220(例如，将电压施加到字线210、数字线215及板线220)，单个存储器单元205可存取于其相交处。激活或选择字线210、数字线215或板线220可包含将电压施加到相应线。

存储器裸片200可包含以例如网格状图案的图案布置的存取线(例如字线210、数字线215及板线220)。存取线可为与存储器单元205耦合的导电线且可用于对存储器单元205执行存取操作。在一些实例中，字线210可称为行线。在一些实例中，数字线215可称为列线或位线。在不失理解或操作的情况下，存取线、行线、列线、字线、数字线、位线或板线或其类似者的参考可互换。存储器单元205可定位于字线210、数字线215及/或板线220的相交处。

存取存储器单元205可通过行解码器225、列解码器230及板驱动器235来控制。举例来说，行解码器225可从本地存储器控制器265接收行地址且基于所接收行地址激活字线210。列解码器230从本地存储器控制器265接收列地址且基于所接收列地址激活数字线215。板驱动器235可从本地存储器控制器265接收板地址且基于所接收板地址激活板线220。举例来说，存储器裸片200可包含标记为WL_1到WL_M的多个字线210及标记为DL_1到DL_N的多个数字线215，其中M及N取决于存储器阵列的大小。因此，通过激活字线210及数字线215(例如WL_1及DL_3)，可存取其相交处的存储器单元205。二维或三维配置中的字线210与数字线215的相交可称为存储器单元205的地址。

存储器单元205可包含存储组件240(例如电容器、容器)及选择组件245(其可称为切换组件)。选择组件245可包含一或多个晶体管(例如以串联配置连接的两个晶体管)或选择性建立或取消建立两个组件之间的电子通信的任何其它类型的开关装置。存储组件240的第一节点可与选择组件245耦合且存储组件240的第二节点可与电压源耦合。在一些情况中，电压源可为单元板参考电压(例如Vpl)或可为接地(例如Vss)。在一些情况中，电压源可为与板线驱动器耦合的板线220的实例。选择组件245可进一步与选择线耦合，选择线在图1中省略以改进说明组件的清晰度。在此类情况中，选择线可经配置以选择性耦合存储器单元205与数字线215。参考图3及4A到4D描述选择组件245的配置的实例。

选择或取消选择存储器单元205可通过激活或取消激活选择组件245来实现。换句话说，存储组件240可使用选择组件245与数字线215电子通信。举例来说，当选择组件245被取消激活时，存储组件240可与数字线215隔离，及当选择组件245被激活时，存储组件240可与数字线215耦合。在一些情况中，选择组件245包含至少一晶体管且其操作可通过将电压施加到晶体管栅极来控制，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些情况中，选择组件245可包含p型晶体管或n型晶体管。在一些情况中，选择组件245可包含至少一垂直晶体管。字线210可与选择组件245的栅极电子通信且可基于施加到字线210的电压来激活/取消激活选择组件245。

在一些情况中，存储器单元205的选择组件245可包含两个晶体管(例如第一晶体管及第二晶体管)。在此类情况中，选择存储器单元205可包含加偏压于与选择组件245的第一晶体管耦合的字线210。加偏压于字线210还可选择与经偏压字线210耦合的额外存储器单元205。此外，耦合选定存储器单元205与数字线215可包含加偏压于与选择组件245的第二晶体管耦合的选择线。以此方式，选择存储器单元205及耦合选定存储器单元205可包含激活选择组件245的第一晶体管及第二晶体管。换句话说，已由经偏压字线210选择的额外存储器单元205(例如，选择组件245的第一晶体管被激活)可保持与其相应数字线215解耦(例如，选择组件245第二晶体管被取消激活)。

字线210可为与存储器单元205电子通信的导电线，其可用于对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的选择组件245的栅极(例如第一晶体管的栅极)电子通信且可操作以控制存储器单元的选择组件245。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信且存储器单元205可不包含选择组件。

数字线215可为连接存储器单元205与感测组件250的导电线。在一些架构中，存储器单元205可在存取操作的部分期间选择性与数字线215耦合。举例来说，存储器单元205的字线210及选择组件245可操作以选择性耦合及/或隔离存储器单元205的存储组件240与数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，持续)。

板线220可为与存储器单元205电子通信的导电线，其可用于对存储器单元205执行存取操作。板线220可与存储组件240的节点(例如单元底部)电子通信。在存储器单元205的存取操作期间，板线220可与数字线215协作以加偏压于存储组件240。

感测组件250可确定存储于存储器单元205的存储组件240上的状态(例如极化状态或电荷)且基于所检测状态确定存储器单元205的逻辑状态。感测组件250可包含一或多个感测放大器以放大存储器单元205的信号输出。感测组件250可比较跨数字线215从存储器单元205接收的信号与参考信号255(例如参考电压)。存储器单元205的所检测逻辑状态可被提供为感测组件250的输出(例如，到输入/输出260)，且可向包含存储器裸片200的存储器装置110的另一组件指示所检测逻辑状态。在读取操作期间，存储器单元205的电容器可向其对应数字线215输出信号(例如，释放电荷)。信号可致使数字线215的电压改变。感测组件250可经配置以比较跨数字线215从存储器单元205接收的信号与参考信号255(例如参考电压)。感测组件250可基于比较来确定存储器单元205的存储状态。

举例来说，如果数字线215具有高于参考信号255的电压，那么感测组件250可确定存储器单元205的存储状态是逻辑1，及如果数字线215具有低于参考信号255的电压，那么感测组件250可确定存储器单元205的存储状态是逻辑0。在一些情况中，参考信号255可使用未选定数字线来产生，其可致使感测组件250使用来自选定数字线的信号及来自未选定数字线的信号来执行差分感测的形式。感测组件250可包含各种晶体管或放大器以检测及放大信号差。在一些情况中，感测组件250可为另一组件(例如列解码器230、行解码器225)的部分。在一些情况中，感测组件250可与行解码器225或列解码器230电子通信。在一些情况中，感测组件250可经配置以在读取操作期间选择性与一组数字线215耦合。

本地存储器控制器265可通过各种组件(例如行解码器225、列解码器230、板驱动器235及感测组件250)控制存储器单元205的操作。本地存储器控制器265可为参考图1描述的本地存储器控制器165的实例。在一些实例中，行解码器225、列解码器230及板驱动器235及感测组件250中的一或多者可与本地存储器控制器265协同定位。本地存储器控制器265可操作以从一或多个不同存储器控制器(例如与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多者、将命令或数据(或两者)转译为可由存储器裸片200使用的信息、对存储器裸片200执行一或多个操作及基于执行一或多个操作来将数据从存储器裸片200传送到主机装置105。本地存储器控制器265可产生行信号及列地址信号以激活目标字线210、目标数字线215及目标板线220。本地存储器控制器265还可产生及控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文论述的所施加电压或电流的振幅、形状或持续时间可变化且因在操作存储器裸片200时论述的各种操作而不同。

本地存储器控制器265可操作以对存储器裸片200的一或多个存储器单元205执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等。在一些实例中，存取操作可由本地存储器控制器265响应于各种存取命令(例如，来自主机装置105)而执行或否则协调。本地存储器控制器265可操作以执行此处未列出的其它存取操作或与存取存储器单元205不直接相关的存储器裸片200的操作相关的其它操作。

本地存储器控制器265可操作以对存储器裸片200的一或多个存储器单元205执行写入操作(例如编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储期望逻辑状态。本地存储器控制器265可识别对其执行写入操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205耦合的目标字线210、目标数字线215及目标板线220。本地存储器控制器265可激活目标字线210、目标数字线215及目标板线220(例如，将电压施加到字线210、数字线215或板线220)以存取目标存储器单元205。本地存储器控制器265可在写入操作期间将特定信号(例如写入脉冲)施加到数字线215以将特定状态(例如电荷)存储于存储器单元205的存储组件240中。用作写入操作的部分的脉冲可包含一持续时间内的一或多个电压电平。

本地存储器控制器265可操作以对存储器裸片200的一或多个存储器单元205执行读取操作(例如感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。本地存储器控制器265可识别对其执行读取操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205耦合的目标字线210、目标数字线215及目标板线220。本地存储器控制器265可激活目标字线210、目标数字线215及目标板线220(例如，将电压施加到字线210、数字线215或板线220)以存取目标存储器单元205。目标存储单元205可响应于加偏压于存取线而将信号传送到感测组件250。感测组件250可放大信号。本地存储器控制器265可激活感测组件250(例如，锁存感测组件)且借此比较从存储器单元205接收的信号与参考信号255。基于所述比较，感测组件250可确定存储于存储单元205上的逻辑状态。

图3说明根据本文公开的实例的支持具有多路复用选择线的存储器阵列的电路图300的实例。电路图300包含存储器单元305(其可为参考图2描述的存储器单元205的实例)、数字线310(其可为参考图2描述的数字线215的实例)、板线315(其可为参考图2描述的板线220的实例)、晶体管320(其可为参考图2描述的实例选择组件245)、字线325(其可为参考图2描述的字线210的实例)、选择线330、感测组件335(其可为参考图2描述的感测组件250的实例)。电路图300可说明包含四十(40)个存储器单元、八(8)个数字线310、五(5)个字线325及一(1)个板线315的存储器阵列。

存储器单元305可包含存储组件(其可为参考图2描述的存储组件240的实例)，其经配置以存储存储器单元305的逻辑状态。在一些情况中，存储器单元305可与数字线310及板线315耦合。举例来说，存储器单元305-a可与数字线310-a及板线315耦合。在另一实例中，存储器单元305-b可与数字线310-b及板线315-b耦合。在一些情况中，存储器单元305可包含多于一个晶体管320。举例来说，存储器单元305-a可包含两个晶体管(例如晶体管320-a及晶体管320-b)。晶体管320-a及晶体管320-b可以串联配置来配置。晶体管320-a的栅极可进一步与存储器单元305-a的存储组件及字线325耦合。在此类情况中，字线325可经配置以选择存储器单元305-a用于存取操作。晶体管320-b的栅极可进一步与数字线310-a及选择线330-a耦合。在此类情况中，选择线330-a可经配置以选择性耦合存储器单元305-a与数字线310-a。在一个实例中，晶体管320-a及晶体管320-b可在存储组件与数字线310-a之间。在其它实例中，晶体管320-a可在存储组件与数字线310-a之间且晶体管320-b可在存储组件与板线315之间。

在其它实例中，存储器单元305-b可包含两个晶体管(例如晶体管320-d及晶体管320-c)，其中晶体管320-d及晶体管320-c可以串联配置来配置。晶体管320-d的栅极可进一步与存储器单元305-b的存储组件及字线325耦合。晶体管320-c的栅极可进一步与数字线310-b及选择线330-b耦合。在一些情况中，晶体管320-c可经配置以选择性耦合数字线310-b与感测组件335。在一个实例中，晶体管320-c及晶体管320-d可在存储组件与数字线310-b之间。在其它实例中，晶体管320-d可在存储组件与数字线310-b之间且晶体管320-c可在存储组件与板线315之间。

举例来说，存储器阵列可接收包含对存储器单元305-a执行读取操作的指令的命令。当两个晶体管被激活(例如，晶体管320-a由字线325激活且晶体管320-b由选择线330-a激活)时，存储器单元305-a的存储组件可与数字线310-a耦合。晶体管320-a及晶体管320-b的位置可互换。经偏压字线325可激活或选择与经偏压字线325耦合的存储器单元305(例如字线325经偏压以激活与经偏压字线325耦合的晶体管320-a时的存储器单元305-a及字线325经偏压以激活与经偏压字线325耦合的晶体管320-d时的存储器单元305-b)。在此类情况中，晶体管320-b可提供关于存储器单元305-a的额外自由度，使得字线及选择线两者经偏压以耦合存储器单元305-a与数字线310-a。

举例来说，可通过加偏压于(例如，激活)选择线中的一者(例如选择线330-a)以激活晶体管320-b且加偏压于(例如，激活)字线中的一者(例如字线325)而将选定存储器单元(例如存储器单元305-a)中的一者与相应数字线(例如数字线310-a)耦合，而与字线325耦合的其它存储器单元(例如存储器单元305-b)可基于加偏压于选择线中的一者(例如选择线330-b)来保持与数字线310-b解耦。举例来说，存储器单元305-b可基于选择线330-b的偏压来保持与数字线310-b隔离。在一些情况中，选择线330-b可与晶体管320-c的栅极耦合且经配置以耦合存储器单元305-b与感测组件335。选择线330-a可平行于数字线310-a，且选择线330-b可平行于数字线310-b。在一些情况中，由晶体管320-b及晶体管320-c提供的额外自由度可促进与多于一个数字线310共享感测组件335。举例来说，感测组件335可由数字线310-a及数字线310-b共享。

如果字线325或选择线330都未经偏压，那么存储器单元305可与数字线310隔离，借此防止极化损失。如果字线325或选择线330中的单个者经偏压，那么存储器单元305可继续与数字线310隔离。然而，如果字线325及选择线330两者针对存储器单元305(例如存储器单元305-a)同时偏压，那么存储器单元305可与数字线310耦合且借此经偏压以促进存取操作(例如读取操作或写入操作)。

电路图300可包含一或多个晶体管320，其与数字线310及感测组件335耦合且经配置以选择性耦合一或多个数字线310与感测组件335。举例来说，分流晶体管345-a可选择性耦合数字线310-a与感测组件335。电路图300还可包含分流线340。在一些情况中，分流线340可称为选择线。分流线340可与分流晶体管345-a的栅极及分流晶体管345-b的栅极耦合。在一些情况中，分流晶体管345-b可与数字线310-b及感测组件335耦合，其中分流晶体管345-b可选择性耦合数字线310-b与感测组件335。分流线340可耦合感测组件335的第一节点与数字线310-a且耦合感测组件335的第二节点与数字线310-b。分流线340可经激活(例如，经偏压)以激活与数字线310-a耦合的分流晶体管345-a且激活与数字线310-b耦合的分流晶体管345-b。在此类情况中，电压可经由分流线340施加到分流晶体管345-a的栅极及分流晶体管345-b的栅极，使得感测组件335可耦合到数字线310-a及数字线310-a。因此，单个选择线(例如分流线340)可经配置以将多个不同数字线310耦合到感测组件335，借此减少存储器阵列中选择线330的数量。

感测组件335可基于从数字线310-a接收的信号及从数字线310-b接收的信号来确定存储于存储器单元305-a中的逻辑状态。从数字线310-b接收的信号可基于数字线310-b与一或多个存储器单元305解耦，因为选择线330-b经偏压以致使其相关联晶体管被取消激活。从数字线310-a接收的信号可基于存储于存储器单元305-a中的状态，基于字线325经偏压及选择线330-a经偏压以致使其相应晶体管被激活。在此类情况中，感测组件335可执行差分感测操作的实例。举例来说，感测组件335可使用分流线340使用选定数字线(例如数字线310-a)及未选定数字线(例如数字线310-b)两者来确定逻辑状态。使用来自未选定数字线的信号作为参考信号可允许参考信号追踪存储器装置中的任何过程变化或损耗相关变化且借此提供更可靠感测操作。感测组件335可基于由感测组件335确定逻辑状态来输出存储于存储器单元305-a的存储组件中的逻辑状态。

感测组件335的一或多个输入可用使用选择线(例如分流线340)的多路复用技术选择性与多个数字线310中的一者耦合。在一些情况中，单个选择线(例如分流线340)可经配置以使用两个晶体管耦合两个数字线与感测组件335，每一数字线一个晶体管。举例来说，分流线340可经配置以使用分流晶体管345-a耦合感测组件335的第一输入与数字线310-a且使用分流晶体管345-b耦合感测组件335的第二输入与数字线310-b。在一些情况中，在一组选择线330之间共享感测组件335可减小由感测电路系统占用的总电路面积。此面积减小可减小存储器装置的总面积，其可促进在支持包含存储器单元305的存储器阵列的衬底中添加不同功能电路(例如子字线驱动器)。在一些情况中，减小感测电路系统的大小通常可促进将更复杂功能性构建到感测组件335中，例如全电荷提取功能、阈值电压补偿功能。在一些情况中，具有多路复用选择线330的感测组件335可促进利用不同存储器技术(例如FeRAM、DRAM、3D XPoint^TM存储器)之间的交叉学习，其可利用具有多路复用选择线的此感测组件。

此外，由与一组多路复用选择线330耦合的感测组件335提供的额外自由度可减轻与在存储器阵列中使用分流线(例如分流线340)或分流晶体管(例如分流晶体管345-a及分流晶体管345-b)相关的一些问题以缓解存取操作期间选定数字线与未选定数字线之间的干扰。在一些情况中，在存储器阵列中实施分流线(例如分流线340)或分流晶体管(例如分流晶体管345-a及分流晶体管345-b)可导致阵列大小增大、读取干扰发生增加及总电力使用增加。在包含存储器阵列的存储器装置的上下文中，读取干扰可指代当激活数字线310-a(例如紧邻未选定数字线310-b的数字线)(例如，与存储器单元305-a耦合以使用感测组件335读取存储于存储器单元305-a中的逻辑状态)时对存储于与未选定数字线310耦合的存储器单元305中的逻辑状态的不利影响。尽管与数字线310-a相关联的电压改变的部分可耦合(例如，通过电容性耦合)到数字线310-b，但可保护存储于其它存储器单元305中的逻辑状态免受此类电压改变。

在一些存储器系统中，分流线(例如分流线340)及分流晶体管(例如分流晶体管345-a及分流晶体管345-b)可用于缓解在存取操作期间由数字线之间的耦合或数字线与板线之间的耦合引起的对存储器单元的干扰。分流线(例如分流线340)及分流晶体管(例如分流晶体管345-a及分流晶体管345-b)占用裸片面积且消耗可用于其它电路系统(例如存储器阵列的额外存储器单元)的电力。为了减少分流线(例如分流线340)及分流晶体管(例如分流晶体管345-a及分流晶体管345-b)的数量，存储器单元可配置有分别与字线325及选择线330耦合的两个晶体管，且分流线340可经配置以一次耦合两个数字线310与感测组件335。以此方式，可通过包含两个晶体管的存储器单元305及通过减少分流线(例如分流线340)或分流晶体管(例如分流晶体管345-a及分流晶体管345-b)的量来缓解读取干扰，借此减小由存储器阵列占据的面积、降低存储器阵列的成本及移除分流电力。在此类情况中，选择线(例如分流线340)可比可存在分流线或分流晶体管使得感测组件335可使用选择线330作为参考电压时的距离更靠近感测组件335。

图4A说明根据本文公开的实例的具有多路复用选择线的存储器阵列的一部分的横截面侧视图400-a的实例。横截面侧视图400-a说明包含两个晶体管的存储器单元的配置的实例。横截面侧视图400-a描绘数字线410-a(其可为参考图2及3描述的数字线215或数字线310的实例)、板线415-a(其可为参考附图2及3描述的板线220或板线315的实例)、晶体管420-a及晶体管420-b(其可为参考图2及3描述的实例选择组件245或晶体管320)、字线425-a(其可为参考图2及3描述的字线210或字线325的实例)及选择线430-a(其可为参考图3描述的选择线330的实例)。此外，横截面侧视图400-a描绘包含于存储器单元(其可为参考图2及3描述的存储器单元205或存储器单元305的实例)中的存储组件405-a(例如容器)。

存储组件405-a可包含第一端435-a及第二端440-a。第一端435-a可与板线415-a耦合。第二端440-a可与晶体管420-a耦合。在此类情况中，存储器单元的存储组件405-a可关于板线415-a的顶面下凹。存储器单元的形状(例如存储组件405-a的凹形)可经配置以隔离存储器单元与邻近存储器单元。举例来说，存储器单元的形状可经配置以隔离数字线410-a与板线415-a。在一些实例中，存储器单元的形状(例如存储组件405-a的凹形)可经配置以将存储器单元短接在一起。

存储器阵列的部分可包含两个晶体管(例如晶体管420-a及晶体管420-b)。晶体管420-a及420-b可以串联配置来布置。举例来说，晶体管420-a可与存储组件405-a耦合且晶体管420-b可与数字线410-b耦合。在此类情况中，第一晶体管(例如晶体管420-a)及第二晶体管(例如晶体管420-b)可在存储组件405-a与数字线410-a之间。晶体管420-a的栅极可与字线425-a耦合。晶体管420-b的栅极可与选择线430-a耦合。

当两个晶体管(例如晶体管420-a及晶体管420-b)在存储组件405-a的一侧上时，存储器单元的操作可不同于一个晶体管在存储组件405-a的一侧上且另一晶体管在存储组件405-a的另一侧上时。举例来说，刷新操作可发生于存储器单元处，其中存储器单元可将电荷存储于电容器中。经由泄漏及干扰从存储器单元释放电荷的机制可为不同于一个晶体管在存储组件405-a的一侧上且一个晶体管在存储组件405-a的另一侧上时的机制的机制。

在一些实例中，数字线410-a可在平行于选择线430-a的方向上延伸(例如，可延伸进出由图4A描绘的页面)。数字线410-a及选择线430-a可在垂直于字线425-a及板线415-a的方向上延伸(例如，其可跨图4A中描绘的页面延伸)。字线425-a可在平行于板线415-a的方向上延伸。

图4B说明根据本文公开的实例的具有多路复用选择线的存储器阵列的一部分的横截面侧视图400-b的实例。横截面侧视图400-b说明包含两个晶体管的存储器单元的配置的实例。横截面侧视图400-b描绘数字线410-b(其可为参考图2及3描述的数字线215或数字线310的实例)、板线415-b(其可为参考附图2及3描述的板线220或板线315的实例)、晶体管420-c及晶体管420-d(其可为参考图2及3描述的实例选择组件245或晶体管320)、字线425-b(其可为参考图2及3描述的字线210或字线325的实例)及选择线430-b(其可为参考图3描述的选择线330的实例)。此外，横截面侧视图400-b描绘包含于存储器单元(其可为参考图2及3描述的存储器单元205或存储器单元305的实例)中的存储组件405-b(例如容器)。

存储组件405-b可包含第一端435-b及第二端440-b。第一端435-b可与晶体管420-c耦合。第二端440-b可与板线415-b耦合。在此类情况中，存储器单元的存储组件405-b可关于板线415-b的顶面上凹。存储器单元的形状(例如存储组件405-b的凹形)可经配置以隔离存储器单元与邻近存储器单元。举例来说，存储器单元的形状可经配置以隔离数字线410-b与板线415-b。在一些实例中，存储器单元的形状(例如存储组件405-b的凹形)可经配置以将存储器单元短接在一起。

存储器阵列的部分可包含两个晶体管(例如晶体管420-c及晶体管420-d)。晶体管420-c及420-d可以串联配置来布置。举例来说，晶体管420-c可与存储组件405-b耦合且晶体管420-d可与数字线410-b耦合。在此类情况中，第一晶体管(例如晶体管420-c)及第二晶体管(例如晶体管420-d)可在存储组件405-b与数字线410-b之间。晶体管420-c的栅极可与字线425-b耦合。晶体管420-d的栅极可与选择线430-b耦合。

当两个晶体管(例如晶体管420-c及晶体管420-d)在存储组件405-b的一侧上时，存储器单元的操作可不同于一个晶体管在存储组件405-b的一侧上且另一晶体管在存储组件405-b的另一侧上时。举例来说，刷新操作可发生于存储器单元处，其中存储器单元可将电荷存储于电容器中。经由泄漏及干扰从存储器单元释放电荷的机制可为不同于一个晶体管在存储组件405-b的一侧上且一个晶体管在存储组件405-b的另一侧上时的机制的机制。

在一些实例中，数字线410-b可在平行于选择线430-b的方向上延伸(例如，可延伸进出图4B中描绘的页面)。数字线410-b及选择线430-b可在垂直于字线425-b及板线415-b的方向上延伸(例如，其可跨图4B中描绘的页面延伸)。字线425-b可在平行于板线415-b的方向上延伸。

图4C说明根据本文公开的实例的具有多路复用选择线的存储器阵列的一部分的横截面侧视图400-c的实例。横截面侧视图400-b说明包含两个晶体管的存储器单元的配置的实例。横截面侧视图400-c描绘数字线410-c(其可为参考图2及3描述的数字线215或数字线310的实例)、板线415-c(其可为参考附图2及3描述的板线220或板线315的实例)、晶体管420-e及晶体管420-f(其可为参考图2及3描述的实例选择组件245或晶体管320)、字线425-c(其可为参考图2及3描述的字线210或字线325的实例)及选择线430-c(其可为参考图3描述的选择线330的实例)。此外，横截面侧视图400-c描绘包含于存储器单元(其可为参考图2及3描述的存储器单元205或存储器单元305的实例)中的存储组件405-c(例如容器)。

存储组件405-c可包含第一端435-c及第二端440-c。第一端435-c可与晶体管420-f耦合。第二端440-c可与晶体管420-e耦合。在此类情况中，存储器单元的存储组件405-c可关于板线415-c的顶面下凹。存储器单元的形状(例如存储组件405-c的凹形)可经配置以隔离存储器单元与邻近存储器单元。举例来说，存储器单元的形状可经配置以隔离数字线410-c与板线415-c。在一些实例中，存储器单元的形状(例如存储组件405-c的凹形)可经配置以将存储器单元短接在一起。

存储器阵列的部分可包含两个晶体管(例如晶体管420-e及晶体管420-f)。晶体管420-e可包含第一节点445-a及第二节点450-a。晶体管420-e的第一节点445-a可与存储组件405-c耦合。第二节点450-a可与数字线410-c耦合。在此类情况中，晶体管420-e可耦合于存储组件405-c与数字线410-c之间。晶体管420-f可包含第一节点445-b及第二节点450-b。晶体管420-f的第一节点445-b可与板线415-c耦合。第二节点450-b可与存储组件405-c耦合。在此类情况中，晶体管420-f可耦合于存储组件405-c与板线415-c之间。晶体管420-e的栅极可与字线425-c耦合。晶体管420-f的栅极可与选择线430-c耦合。

当两个晶体管(例如晶体管420-e及晶体管420-f)在存储组件405-c的一侧上时，存储器单元的操作可不同于一个晶体管在存储组件405-c的一侧上且另一晶体管在存储组件405-c的另一侧上时。举例来说，刷新操作可发生于存储器单元处，其中存储器单元可将电荷存储于电容器中。经由泄漏及干扰从存储器单元释放电荷的机制可为不同于两个晶体管在存储组件405-c的一侧上时的机制的机制。

在一些实例中，数字线410-c可在平行于选择线430-c的方向上延伸(例如，可延伸进出由图4C描绘的页面)。数字线410-c及选择线430-c可在垂直于字线425-c及板线415-c的方向上延伸(例如，其可跨图4C中描绘的页面延伸)。字线425-c可在平行于板线415-c的方向上延伸。

图4D说明根据本文公开的实例的具有多路复用选择线的存储器阵列的一部分的横截面侧视图400-d的实例。横截面侧视图400-d说明包含两个晶体管的存储器单元的配置的实例。横截面侧视图400-d描绘数字线410-d(其可为参考图2及3描述的数字线215或数字线310的实例)、板线415-d(其可为参考附图2及3描述的板线220或板线315的实例)、晶体管420-g及晶体管420-h(其可为参考图2及3描述的实例选择组件245或晶体管320)、字线425-d(其可为参考图2及3描述的字线210或字线325的实例)及选择线430-d(其可为参考图3描述的选择线330的实例)。此外，横截面侧视图400-d描绘包含于存储器单元(其可为参考图2及3描述的存储器单元205或存储器单元305的实例)中的存储组件405-d(例如容器)。

存储组件405-d可包含第一端435-d及第二端440-d。第一端435-d可与晶体管420-g耦合。第二端440-d可与晶体管420-h耦合。在此类情况中，存储器单元的存储组件405-d可关于板线415-d的顶面上凹。存储器单元的形状(例如存储组件405-d的凹形)可经配置以隔离存储器单元与邻近存储器单元。举例来说，存储器单元的形状可经配置以隔离数字线410-d与板线415-d。在一些实例中，存储器单元的形状(例如存储组件405-d的凹形)可经配置以将存储器单元短接在一起。

存储器阵列的部分可包含两个晶体管(例如晶体管420-g及晶体管420-h)。晶体管420-g可包含第一节点445-c及第二节点450-c。晶体管420-g的第一节点445-c可与存储组件405-d耦合。第二节点450-c可与数字线410-d耦合。在此类情况中，晶体管420-g可耦合于存储组件405-d与数字线410-d之间。晶体管420-h可包含第一节点445-d及第二节点450-d。晶体管420-h的第一节点445-d可与板线415-d耦合。第二节点450-d可与存储组件405-d耦合。在此类情况中，晶体管420-g可耦合于存储组件405-d与板线415-d之间。晶体管420-g的栅极可与字线425-d耦合。晶体管420-h的栅极可与选择线430-d耦合。

当两个晶体管(例如晶体管420-g及晶体管420-h)在存储组件405-d的一侧上时，存储器单元的操作可不同于一个晶体管在存储组件405-d的一侧上且另一晶体管在存储组件的另一侧上时。举例来说，刷新操作可发生于存储器单元处，其中存储器单元可将电荷存储于电容器中。经由泄漏及干扰从存储器单元释放电荷的机制可为不同于两个晶体管在存储组件405-d的一侧上时的机制的机制。

在一些实例中，数字线410-d可在平行于选择线430-d的方向上延伸(例如，可延伸进出由图4D描绘的页面)。数字线410-d及选择线430-d可在垂直于字线425-d及板线415-d的方向上延伸(例如，其可跨图4D中描绘的页面延伸)。字线425-d可在平行于板线415-d的方向上延伸。

图5展示根据本文公开的实例的支持具有多路复用选择线的存储器阵列的存储器装置505的框图500。存储器装置505可为参考图1到4描述的存储器装置的方面的实例。存储器装置505可包含存储组件耦合器510、命令组件515、逻辑状态组件520、第一晶体管激活器525、第二晶体管激活器530、第三晶体管激活器535、感测组件耦合器540及偏压组件545。这些模块中的每一者可直接或间接彼此通信(例如，经由一或多个总线)。

存储组件耦合器510可基于加偏压于字线及第一选择线来耦合存储器单元的存储组件与第一数字线。

逻辑状态组件520可使用感测组件基于从第一数字线接收的第一信号及从第二数字线接收的第二信号来确定存储于存储器单元上的逻辑状态。在一些实例中，逻辑状态组件520可由感测组件基于由感测组件确定逻辑状态来输出存储于存储器单元的存储组件中的逻辑状态。

第一晶体管激活器525可加偏压于字线以激活与字线耦合的存储器单元的第一晶体管。

第二晶体管激活器530可加偏压于第一选择线以激活与第一选择线耦合的存储器单元的第二晶体管。

第三晶体管激活器535可加偏压于第二选择线以激活与第一数字线耦合的第三晶体管及与第二数字线耦合的第四晶体管。在一些实例中，第三晶体管激活器535可将电压施加到第三晶体管的第一栅极及第四晶体管的第二栅极。

感测组件耦合器540可基于加偏压于第二选择线来耦合第一数字线与感测组件且耦合第二数字线与感测组件。在一些实例中，感测组件耦合器540可基于施加电压来耦合感测组件的第一节点与第一数字线且耦合感测组件的第二节点与第二数字线。

命令组件515可接收包含对存储器单元执行读取操作的指令的命令，其中加偏压于字线、第一选择线及第二选择线是基于接收命令。

偏压组件545可基于加偏压于第二选择线来加偏压于第三选择线以解耦一或多个存储器单元与第二数字线，其中第二信号是基于第二数字线与一或多个存储器单元解耦。

图6展示说明根据本文公开的实例的支持具有多路复用选择线的存储器阵列的一或若干方法600的流程图。方法600的操作可由本文描述的存储器装置或其组件实施。举例来说，方法600的操作可由参考图5描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。

在605，存储器装置可加偏压于字线以激活与字线耦合的存储器单元的第一晶体管。操作605可根据本文描述的方法来执行。在一些实例中，操作605的方面可由参考图5描述的第一晶体管激活器执行。

在610，存储器装置可加偏压于第一选择线以激活与第一选择线耦合的存储器单元的第二晶体管。操作610可根据本文描述的方法来执行。在一些实例中，操作610的方面可由参考图5描述的第二晶体管激活器执行。

在615，存储器装置可基于加偏压于字线及第一选择线来耦合存储器单元的存储组件与第一数字线。操作615可根据本文描述的方法来执行。在一些实例中，操作615的方面可由参考图5描述的存储组件耦合器执行。

在620，存储器装置可加偏压于第二选择线以激活与第一数字线耦合的第三晶体管及与第二数字线耦合的第四晶体管。操作620可根据本文描述的方法来执行。在一些实例中，操作620的方面可由参考图5描述的第三晶体管激活器执行。

在625，存储器装置可基于加偏压于第二选择线来耦合第一数字线与感测组件且耦合第二数字线与感测组件。操作625可根据本文描述的方法来执行。在一些实例中，操作625的方面可由参考图5描述的感测组件耦合器执行。

在630，存储器装置可使用感测组件基于从第一数字线接收的第一信号及从第二数字线接收的第二信号来确定存储于存储器单元上的逻辑状态。操作630可根据本文描述的方法来执行。在一些实例中，操作630的方面可由参考图5描述的逻辑状态组件执行。

在一些实例中，本文描述的设备可执行例如方法600的一或若干方法。设备可包含用于以下的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：加偏压于字线以激活与字线耦合的存储器单元的第一晶体管；加偏压于第一选择线以激活与第一选择线耦合的存储器单元的第二晶体管；基于加偏压于字线及第一选择线来耦合存储器单元的存储组件与第一数字线；加偏压于第二选择线以激活与第一数字线耦合的第三晶体管及与第二数字线耦合的第四晶体管；基于加偏压于第二选择线来耦合第一数字线与感测组件且耦合第二数字线与感测组件；及使用感测组件基于从第一数字线接收的第一信号及从第二数字线接收的第二信号来确定存储于存储器单元上的逻辑状态。

本文描述的方法600及设备的一些实例可进一步包含用于基于加偏压于第二选择线来加偏压于第三选择线以解耦一或多个存储器单元与第二数字线的操作、特征、构件或指令，其中第二信号可基于第二数字线与一或多个存储器单元解耦。

本文描述的方法600及设备的一些实例可进一步包含用于由感测组件基于由感测组件确定逻辑状态来输出存储于存储器单元的存储组件中的逻辑状态的操作、特征、构件或指令。

本文描述的方法600及设备的一些实例可进一步包含用于以下的操作、特征、构件或指令：将电压施加到第三晶体管的第一栅极及第四晶体管的第二栅极；及基于施加电压来耦合感测组件的第一节点与第一数字线且耦合感测组件的第二节点与第二数字线。

本文描述的方法600及设备的一些实例可进一步包含用于接收包含对存储器单元执行读取操作的指令的命令的操作、特征、构件或指令，其中加偏压于字线、第一选择线及第二选择线可基于接收命令。

应注意，本文描述的方法是可能实施方案，且操作及步骤可经重新布置或否则修改，且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的部分。

描述一种设备。设备可包含：存储器单元阵列；控制器，其与存储器单元阵列耦合且可操作以：加偏压于字线以激活与字线耦合的存储器单元的第一晶体管；加偏压于第一选择线以激活与第一选择线耦合的存储器单元的第二晶体管；基于加偏压于字线及第一选择线来耦合存储器单元的存储组件与第一数字线；加偏压于第二选择线以激活与第一数字线耦合的第三晶体管及与第二数字线耦合的第四晶体管；基于加偏压于第二选择线来耦合第一数字线与感测组件且耦合第二数字线与感测组件；及使用感测组件基于从第一数字线接收的第一信号及从第二数字线接收的第二信号来确定存储于存储器单元上的逻辑状态。

一些实例可进一步包含基于加偏压于第二选择线来加偏压于第三选择线以解耦一或多个存储器单元与第二数字线，其中第二信号可基于第二数字线与一或多个存储器单元解耦。

一些实例可进一步包含由感测组件基于由感测组件确定逻辑状态来输出存储于存储器单元的存储组件中的逻辑状态。

一些实例可进一步包含：将电压施加到第三晶体管的第一栅极及第四晶体管的第二栅极；及基于施加电压来耦合感测组件的第一节点与第一数字线且耦合感测组件的第二节点与第二数字线。

一些实例可进一步包含接收包含对存储器单元执行读取操作的指令的命令，其中加偏压于字线、第一选择线及第二选择线可基于接收命令。

本文描述的信息及信号可使用各种不同科技及技术中的任何者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽度。

术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持组件之间的信号流动的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么可认为组件彼此电子通信(或导电接触、连接或耦合)。在任何给定时间，基于包含经连接组件的装置的操作，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些实例中，经连接组件之间的信号流动可例如使用一或多个中间组件(例如开关或晶体管)来中断一段时间。

术语“耦合”指代从组件之间的开路关系(其中信号目前无法通过导电路径来传送于组件之间)转变为组件之间的闭路关系(其中信号可通过导电路径来传送于组件之间)的条件。当例如控制器的组件将其它组件耦合在一起时，组件引发允许信号通过先前不允许信号流动的导电路径来流动于其它组件之间的改变。

术语“隔离”指代其中信号目前无法流动于组件之间的组件之间的关系。如果组件之间存在开路，那么其彼此隔离。举例来说，当定位于两个组件之间的开关打开时，由开关分离的组件彼此隔离。当控制器使两个组件彼此隔离时，控制器引起防止信号使用先前允许信号流动的导电路径来流动于组件之间的改变。

本文论述的装置(包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些实例中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOS))或另一衬底上半导体材料外延层。可通过使用各种化学物种(包含(但不限于)磷、硼或砷)的掺杂来控制衬底或衬底子区域的导电性。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法来执行。

本文论述的切换组件或晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如简并)半导体区域。源极及漏极可由轻度掺杂半导体区域或沟道分离。如果沟道是n型(即，多数载子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物封盖。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“关断”或“取消激活”。

本文结合附图阐述的描述对实例配置进行描述且不表示可实施或在权利要求书的范围内的全部实例。本文使用的术语“示范性”意味着“充当实例、例子或说明”而非“优选”或“优于其它实例”。详细描述包含用于提供所描述技术的理解的具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知结构及装置以免模糊所描述实例的概念。

在附图中，类似组件或特征可具有相同参考标记。此外，可通过使参考标记后接短划线及区分类似组件的第二标记来区分相同类型的各种组件。如果说明中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，不管第二参考标记为何。

本文描述的信息及信号可使用各种不同科技及技术中的任何者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。

可使用经设计以执行本文描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本公开描述的各种说明块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。

可在硬件、由处理器执行的软件、固件或其任何组合中实施本文描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合来实施上述功能。实施功能的特征还可物理定位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文(包含在权利要求书中)使用，用于项目列表(例如以例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文使用，短语“基于”不应理解为参考一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文使用，短语“基于”应以相同于短语“至少部分基于”的方式理解。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个位置转移到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的期望程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光来光学地重现数据。上文的组合也包含于计算机可读媒体的范围内。

提供本文描述来使所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将明白本公开的各种修改，且在不脱离本公开的范围的情况下，本文定义的一般原理可应用于其它变化。因此，本公开不限于本文描述的实例及设计，而是应符合与本文公开的原理及新颖特征一致的最广范围。

Claims (22)

1.一种存储器装置，其包括：

存储器单元，其与第一数字线及板线耦合，所述存储器单元包括存储组件、第一晶体管及第二晶体管；

字线，其与所述第一晶体管的第一栅极耦合且经配置以选择所述存储器单元用于存取操作；

第一选择线，其与所述第二晶体管的第二栅极耦合且经配置以选择性耦合所述存储器单元与所述第一数字线；

第三晶体管，其与所述第一数字线及感测组件耦合且经配置以选择性耦合所述第一数字线与所述感测组件；及

第二选择线，其与所述第三晶体管的第三栅极及第四晶体管的第四栅极耦合，所述第二选择线经配置以至少部分基于将电压施加到所述第三晶体管的所述第三栅极及所述第四晶体管的所述第四栅极来耦合所述感测组件的第一节点与所述第一数字线且耦合所述感测组件的第二节点与第二数字线。

2.根据权利要求1所述的存储器装置，其进一步包括：

第二存储器单元，其与所述字线及所述第二数字线耦合，所述第二存储器单元包括第二存储组件、第五晶体管及第六晶体管；所述第四晶体管经配置以选择性耦合所述第二数字线与所述感测组件。

3.根据权利要求2所述的存储器装置，其进一步包括：

第三选择线，其与所述第五晶体管的第五栅极耦合且经配置以耦合所述第二存储器单元与所述感测组件。

4.根据权利要求1所述的存储器装置，其中所述感测组件经配置以至少部分基于从所述第一数字线接收的第一信号及从所述第二数字线接收的第二信号来确定存储于所述存储器单元中的逻辑状态，其中所述感测组件至少部分基于所述第一信号及所述第二信号来执行差分感测操作。

5.根据权利要求1所述的存储器装置，其中所述第一晶体管与所述存储组件耦合且所述第二晶体管与所述第一数字线耦合。

6.根据权利要求5所述的存储器装置，其中所述存储组件包括与所述板线耦合的第一端及与所述第一晶体管或所述第二晶体管中的一者耦合的第二端。

7.根据权利要求5所述的存储器装置，其中所述存储组件包括与所述第一晶体管或所述第二晶体管中的一者耦合的第一端及与所述板线耦合的第二端。

8.根据权利要求1所述的存储器装置，其中：

所述第一晶体管的第一节点与所述存储组件耦合；且

所述第一晶体管的第二节点与所述第一数字线耦合。

9.根据权利要求8所述的存储器装置，其中所述存储组件包括与所述第二晶体管耦合的第一端及与所述第一晶体管耦合的第二端。

10.根据权利要求8所述的存储器装置，其中所述存储组件包括与所述第一晶体管耦合的第一端及与所述第二晶体管耦合的第二端。

11.根据权利要求1所述的存储器装置，其中：

所述第二晶体管的第一节点与所述板线耦合；且

所述第二晶体管的第二节点与所述存储组件耦合。

12.根据权利要求1所述的存储器装置，其中所述第一数字线在平行于所述第一选择线的方向上延伸。

13.一种方法，其包括：

加偏压于字线以激活与所述字线耦合的存储器单元的第一晶体管；

加偏压于第一选择线以激活与所述第一选择线耦合的所述存储器单元的第二晶体管；

至少部分基于加偏压于所述字线及所述第一选择线来耦合所述存储器单元的存储组件与第一数字线；

加偏压于第二选择线以激活与所述第一数字线耦合的第三晶体管及与第二数字线耦合的第四晶体管；

至少部分基于加偏压于所述第二选择线来耦合所述第一数字线与感测组件且耦合所述第二数字线与所述感测组件；及

使用所述感测组件至少部分基于从所述第一数字线接收的第一信号及从所述第二数字线接收的第二信号来确定存储于所述存储器单元上的逻辑状态。

14.根据权利要求13所述的方法，其进一步包括：

至少部分基于加偏压于所述第二选择线来加偏压于第三选择线以解耦一或多个存储器单元与所述第二数字线，其中所述第二信号是至少部分基于所述第二数字线与所述一或多个存储器单元解耦。

15.根据权利要求13所述的方法，其进一步包括：

由所述感测组件至少部分基于由所述感测组件确定所述逻辑状态来输出存储于所述存储器单元的所述存储组件中的所述逻辑状态。

16.根据权利要求13所述的方法，其进一步包括：

将电压施加到所述第三晶体管的第一栅极及所述第四晶体管的第二栅极；及

至少部分基于施加所述电压来耦合所述感测组件的第一节点与所述第一数字线且耦合所述感测组件的第二节点与所述第二数字线。

17.根据权利要求13所述的方法，其进一步包括：

接收包括对所述存储器单元执行读取操作的指令的命令，其中加偏压于所述字线、所述第一选择线及所述第二选择线是至少部分基于接收所述命令。

18.一种设备，其包括：

存储器单元阵列；及

控制器，其与所述存储器单元阵列耦合且可操作以：

加偏压于字线以激活与所述字线耦合的存储器单元的第一晶体管

加偏压于第一选择线以激活与所述第一选择线耦合的所述存储器单元的第二晶体管；

至少部分基于加偏压于所述字线及所述第一选择线来耦合所述存储器单元的存储组件与第一数字线；

加偏压于第二选择线以激活与所述第一数字线耦合的第三晶体管及与第二数字线耦合的第四晶体管；

至少部分基于加偏压于所述第二选择线来耦合所述第一数字线与感测组件且耦合所述第二数字线与所述感测组件；及

使用所述感测组件至少部分基于从所述第一数字线接收的第一信号及从所述第二数字线接收的第二信号来确定存储于所述存储器单元上的逻辑状态。

19.根据权利要求18所述的设备，其中所述控制器进一步可操作以：

至少部分基于加偏压于所述第二选择线来加偏压于第三选择线以解耦一或多个存储器单元与所述第二数字线，其中所述第二信号是至少部分基于所述第二数字线与所述一或多个存储器单元解耦。

20.根据权利要求18所述的设备，其中所述控制器进一步可操作以：

由所述感测组件至少部分基于由所述感测组件确定所述逻辑状态来输出存储于所述存储器单元的所述存储组件中的所述逻辑状态。

21.根据权利要求18所述的设备，其中所述控制器进一步可操作以：

将电压施加到所述第三晶体管的第一栅极及所述第四晶体管的第二栅极；及

至少部分基于施加所述电压来耦合所述感测组件的第一节点与所述第一数字线且耦合所述感测组件的第二节点与所述第二数字线。

22.根据权利要求18所述的设备，其中所述控制器进一步可操作以：

接收包括对所述存储器单元执行读取操作的指令的命令，其中加偏压于所述字线、所述第一选择线及所述第二选择线是至少部分基于接收所述命令。

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