JP2003196978A

JP2003196978A - 半導体メモリ装置

Info

Publication number: JP2003196978A
Application number: JP2001391012A
Authority: JP
Inventors: Katsuyuki Fujita; 勝之藤田; Yoshihisa Iwata; 佳久岩田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-12-25
Filing date: 2001-12-25
Publication date: 2003-07-11

Abstract

(57)【要約】【課題】フローティングのチャネルボディを記憶ノー
ドとする１トランジスタ構造のメモリセルを用いて、読
み出し電流のばらつきを抑制することを可能とした半導
体メモリ装置を提供する。【解決手段】メモリセルアレイ、センスアンプ、書き
込む書き込み回路を備え、メモリセルは、フローティン
グのチャネルボディを有し、５極管動作によりチャネル
ボディを第１の電位に設定した第１データ状態と、ドレ
イン接合に順バイアス電流を流すことによりチャネルボ
ディを第２の電位に設定した第２データ状態を記憶する
ＭＩＳＦＥＴにより構成される。書き込み回路は、書き
込むべきデータ状態に応じて選択メモリセルのドレイン
に対してメモリセルを５極管動作させる高レベル電圧及
びドレイン接合に順バイアス電流を流すに必要な低レベ
ル電圧をそれぞれ出力する書き込みドライバ４１と、高
レベル電圧を出力するときに選択されたメモリセルに一
定電流が流れるように書き込みドライバ４１を制御する
電流制御回路４２とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ装
置に係り、特にフローティングのチャネルボディを持つ
ＭＩＳＦＥＴによりメモリセルを構成する半導体メモリ
装置に関する。

【０００２】

【従来の技術】従来のＤＲＡＭは、ＭＩＳＦＥＴとキャ
パシタによりメモリセルが構成されている。ＤＲＡＭの
微細化は、トレンチキャパシタ構造やスタックトキャパ
シタ構造の採用により、大きく進んでおり、現在単位セ
ルサイズは、最小加工寸法をＦとして、８Ｆ²の面積ま
で縮小されている。しかし、従来と同様のセルサイズ縮
小のトレンドを確保することは、困難になりつつある。
トランジスタを縦型にしなければならないといった技術
的困難、隣接セル間の干渉が大きくなるといった問題、
加工や成膜等の製造技術上の困難等のためである。

【０００３】これに対して、キャパシタを用いることな
く、１トランジスタをメモリセルとするＤＲＡＭも、種
々提案されている。しかし、１トランジスタをメモリセ
ルとする従来の提案は、１トランジスタとはいっても実
際には複数トランジスタの複合構造であるといった特殊
構造を用いるものであったり、ビット毎の書き換えがで
きず制御性に難点があったりする。

【０００４】

【発明が解決しようとする課題】これに対して本出願人
は、フローティングのチャネルボディを持つ単純な１ト
ランジスタ構造のメモリセルを有し、チャネルボディの
キャリア保持状態をデータとして記憶するようにしたＤ
ＲＡＭセルを提案している（特願２００１−２４５５８
４号）。

【０００５】この発明は、フローティングのチャネルボ
ディを記憶ノードとする１トランジスタ構造のメモリセ
ルを用いて、読み出し電流のばらつきを抑制することを
可能とした半導体メモリ装置を提供することを目的とし
ている。

【０００６】

【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、メモリセルを配列したメモリセルアレイ
と、このメモリセルアレイの選択されたメモリセルのデ
ータを検知増幅するセンスアンプと、前記メモリセルア
レイの選択されたメモリセルにデータを書き込む書き込
み回路とを備え、前記メモリセルは、フローティングの
チャネルボディを有し、５極管動作によりチャネルボデ
ィを第１の電位に設定した第１データ状態と、ドレイン
接合に順バイアス電流を流すことによりチャネルボディ
を第２の電位に設定した第２データ状態を記憶するＭＩ
ＳＦＥＴにより構成され、前記書き込み回路は、書き込
むべき第１及び第２データ状態に応じて選択されたメモ
リセルのドレインに対してメモリセルを５極管動作させ
るに必要な高レベル電圧及びドレイン接合に順バイアス
電流を流すに必要な低レベル電圧をそれぞれ出力する書
き込みドライバと、この書き込みドライバが前記高レベ
ル電圧を出力するときに選択されたメモリセルに一定電
流が流れるように前記書き込みドライバを制御する電流
制御回路とを有することを特徴とする。

【０００７】この発明によると、書き込み回路に、書き
込み時のセル電流を一定に保つ機能を与えることによ
り、読み出し電流のばらつきを抑えて安定したデータ読
み出しを可能とすることができる。

【０００８】書き込み回路の書き込みドライバは例え
ば、選択されたメモリセルのドレインに接続される出力
ノードと高レベル側電源端子の間に直列接続された、電
流制御回路によりゲートが制御されて定電流を出力する
第１の電流源ＰＭＯＳトランジスタ及び書き込みデータ
に応じてオンオフされるスイッチングＰＭＯＳトランジ
スタと、出力ノードと低レベル側電源端子の間に接続さ
れて、書き込みデータに応じてスイッチングＰＭＯＳト
ランジスタと相補的にオンオフされるスイッチングＮＭ
ＯＳトランジスタとを備えて構成される。

【０００９】書き込みドライバの出力ノードと低レベル
側電源端子の間には、好ましくは、スイッチングＮＭＯ
Ｓトランジスタと直列接続された活性化用ＮＭＯＳトラ
ンジスタが設けられる。また、書き込みドライバの出力
ノードと高レベル側電源端子の間に、データ書き込み初
期に活性化されて電流制御回路により電流制限されるこ
となく高電圧を出力する書き込み加速回路を付加するこ
とができる。

【００１０】書き込み回路の電流制御回路は例えば、高
レベル側電源端子にソースが接続された第２の電流源Ｐ
ＭＯＳトランジスタと、この第２の電流源ＰＭＯＳトラ
ンジスタのドレインと基準電位端子に間に接続された負
荷素子と、出力端子が第１及び第２の電流源ＰＭＯＳト
ランジスタのゲートに接続され、非反転入力端子が第２
の電流源ＰＭＯＳトランジスタと負荷素子の接続ノード
に接続され、反転入力端子に基準電圧が与えられたオペ
アンプとを備えて構成される。

【００１１】電流制御回路の負荷素子としては、抵抗或
いは、メモリセルと同様の構造を有して、３極管動作領
域にバイアスされた参照セルを用いることができる。

【００１２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の一実施の
形態によるＤＲＡＭの要部等価回路構成を示している。
メモリセルアレイ１は、１個のＭＩＳＦＥＴをメモリセ
ルＭＣとして、ビット線ＢＬとワード線ＷＬの各交差部
に配置して構成される。メモリセルＭＣはフローティン
グのチャネルボディを持つ一つのＭＩＳＦＥＴにより構
成され、そのチャネルボディの電荷保持状態によりデー
タ“０”，“１”をダイナミックに記憶するものであ
る。

【００１３】メモリセルＭＣのドレインが接続されたビ
ット線ＢＬは、ビット線選択回路５により駆動されるビ
ット線選択ゲート２を介して選択的にデータ線ＤＬに接
続される。データ線ＤＬにはセンスアンプ３及び書き込
み回路４が選択的に接続される。メモリセルアレイ１の
ワード線ＷＬにはロウデコーダ／ワード線ドライバ６が
接続される。メモリセルＭＣのソースは共通に接地電位
に接続される。

【００１４】メモリセルＭＣの構造と等価回路を図２
（ａ）（ｂ）に示す。シリコン基板１０にシリコン酸化
膜等の絶縁膜により基板と分離されたｐ型シリコン層１
２をチャネルボディとして、ゲート絶縁膜１３を介して
形成されたゲート電極１４と、ソース及びドレインとな
るｎ型拡散層１５，１６を有する。

【００１５】メモリセルＭＣは、チャネルボディとなる
ｐ型シリコン層１２を、第１の電位に設定した第１デー
タ状態と、第２の電位に設定した第２のデータ状態とを
ダイナミックに記憶する。具体的に、第１データ状態
は、選択ワード線ＷＬ及び選択ビット線ＢＬに高レベル
電圧を与え、選択されたメモリセルを５極管動作させ、
そのドレイン接合近傍でインパクトイオン化を起こして
生成した多数キャリア（ｎチャネルの場合、ホール）を
チャネルボディに保持することにより書き込まれる。こ
れが例えば、データ“１”である。第２データ状態は、
選択ワード線ＷＬに高レベル電圧を与えて容量結合によ
りチャネルボディ電位を高くし、選択ビット線ＢＬを低
レベルとして、選択されたＤＲＡＭセルのチャネルボデ
ィとドレインとの接合に順バイアス電流を流してチャネ
ルボディの多数キャリアをドレインに放出することによ
り書き込まれる。これが例えばデータ“０”である。

【００１６】データ“１”，“０”は、ＭＩＳＦＥＴの
ゲートしきい値の差として表れる。即ち、データ
“１”，“０”と、チャネルボディ電位Ｖｂとゲート電
圧Ｖｇの関係は図４のようになり、チャネルボディ電位
Ｖｂによる基板バイアスの結果として、“１”の場合の
しきい値電圧Ｖｔｈ１は、“０”の場合のしきい値電圧
Ｖｔｈ０より低くなる。従ってデータ読み出しは、しき
い値電圧の差によるセル電流の差を検出することによ
り、判定することができる。データ読み出し時は、誤書
き込みが生じないように、選択セルを３極管動作させ
る。

【００１７】図２のメモリセル構造に対して、より好ま
しいセル構造と等価回路を図３（ａ）（ｂ）に示す。こ
れは、ゲート電極１４に対して、ｐ型シリコン層１２に
容量結合する補助ゲート電極１７を設けたものである。
この例では、補助ゲート１７は、絶縁膜１１内に埋設さ
れて、ｐ型シリコン層１２の底面にゲート絶縁膜１８を
介して対向する。

【００１８】この様なメモリセル構造を用いた場合、補
助ゲート電極１７は、ゲート電極１４を接続した主ワー
ド線ＷＬと並行する補助ワード線として配設して、セル
アレイが構成される。この様なセルアレイ構成として、
主ワード線ＷＬに対して補助ワード線を、低電圧側にオ
フセットさせた状態で、主ワード線ＷＬと同期させて駆
動する。この様な補助ワード線の容量結合によるチャネ
ルボディの電位制御を行うことにより、“０”，“１”
データのボディ電位差を確保することが容易になる。

【００１９】図５は、書き込み回路４の構成例を示して
いる。書き込み回路４は、選択ゲート２により選択され
たビット線ＢＬを介して選択されたメモリセルＭＣのド
レインに必要な電圧を供給するための書き込みドライバ
４１と、この書き込みドライバ４１により選択セルに与
えられる“１”書き込み時のセル電流を一定に制御する
ための電流制御回路４２とを有する。

【００２０】書き込みドライバ４１は、出力ノードＮ３
と高レベル側電源（Ｖｃｃ）端子の間に直列接続された
ＰＭＯＳトランジスタＱＰ１，ＱＰ２と、出力ノードＮ
３と例えば負の低レベル側電源（−Ｖａ）端子との間に
直列接続されたＮＭＯＳトランジスタＱＮ２，ＱＮ３を
有する。出力ノードＮ３は、データ線ＤＬに接続されて
おり、データ書き込み時、選択されたビット線を介して
選択セルのドレインに接続されることになる。

【００２１】ＰＭＯＳトランジスタＱＰ１とＮＭＯＳト
ランジスタＱＮ３は、書き込みデータＤＡＴＡに応じて
相補的にオンオフするスイッチング素子である。ＰＭＯ
ＳトランジスタＱＰ２が電流制限を行う電流源トランジ
スタであり、ＮＭＯＳトランジスタＱＮ２は、書き込み
ドライバ４１の活性化用である。データ書き込み時に
は、活性化信号Ａ＝“Ｈ”としてＮＭＯＳトランジスタ
ＱＮ２をオンにする。同時に、電流制御回路４２側に設
けられたＰＭＯＳトランジスタＱＰ４を活性化信号Ｂ＝
“Ｈ”によりオフとして、オペアンプＯＰの出力により
ＰＭＯＳトランジスタＱＰ２をオンにする。

【００２２】ＰＭＯＳトランジスタＱＰ１とＮＭＯＳト
ランジスタＱＮ３のゲートには、インバータＩＮＶを介
して書き込みデータＤＡＴＡが入る。書き込みデータが
“１”（ＤＡＴＡ＝“Ｈ”）のとき、ＰＭＯＳトランジ
スタＱＰ１がオン、ＮＭＯＳトランジスタＱＮ３がオフ
になる。これにより、書き込みドライバ４１は、ＰＭＯ
ＳトランジスタＱＰ１，ＱＰ２を介してデータ線ＤＬに
高レベル電圧を与える。このＰＭＯＳトランジスタＱＰ
２により、セル電流が一定に制御される動作は、後に説
明する。書き込みデータが“０”（ＤＡＴＡ＝“Ｌ”）
のとき、ＰＭＯＳトランジスタＱＰ１がオフ、ＮＭＯＳ
トランジスタＱＮ３がオンになる。これにより、書き込
みドライバ４１は、ＮＭＯＳトランジスタＱＮ２，ＱＮ
３を介してデータ線ＤＬに低レベル電圧を与える。

【００２３】データ読み出しモードでは、Ａ＝“Ｌ”，
Ｂ＝“Ｌ”となり、ＮＭＯＳトランジスタＱＮ２及びＰ
ＭＯＳトランジスタＱＰ２が共にオフになって、書き込
みドライバ４１は、データ線ＤＬから切り離されること
になる。

【００２４】電流制御回路４２は、オペアンプＯＰと、
その出力ノードＮ１によりゲートが制御される電流源Ｐ
ＭＯＳトランジスタＱＰ３と、このＰＭＯＳトランジス
タＱＰ３のドレインに接続された負荷抵抗Ｒを有する。
オペアンプＯＰの反転入力端子には基準電圧ＶREFが与
えられ、ＰＭＯＳトランジスタＱＰ３と抵抗Ｒの接続ノ
ードＮ２は、オペアンプＯＰの反転入力端子に帰還接続
されている。基準電圧ＶREFは、チップ内部に形成され
た基準電圧発生回路４３により生成される。

【００２５】オペアンプＯＰにより、ノードＮ２は基準
電圧ＶREFとなるように、ＰＭＯＳトランジスタＱＰ３
の導通度が制御される。このとき、抵抗Ｒに流れる電流
は、Ｉ０＝ＶREF／Ｒである。ＰＭＯＳトランジスタＱ
Ｐ３のゲートが書き込みドライバ４１のＰＭＯＳトラン
ジスタＱＰ２のゲートに接続されているから、これらの
ＰＭＯＳトランジスタＱＰ３，ＱＰ２はカレントミラー
を構成する。従って、ＰＭＯＳトランジスタＱＰ２，Ｑ
Ｐ３のサイズを同じにすれば、“１”データ書き込み時
に書き込みドライバ４１により選択メモリセルに供給さ
れるセル電流Ｉcell1wは、Ｉcell1w＝Ｉ０＝ＶREF／Ｒ
の一定値に制御される。

【００２６】この様な書き込み回路４により、“１”書
き込み時は、選択セルのドレインに高電圧が印加され、
前述したように選択セルは５極管動作して、インパクト
イオン化を生じる。これにより、ホールがチャネルボデ
ィに蓄積された“１”データ状態が書かれる。“０”書
き込み時は、書き込みドライバ４１によりデータ線ＤＬ
を介して選択セルのドレインに−Ｖａが与えられる。こ
れにより、選択メモリセルではドレイン接合に順バイア
ス電流が流れて、チャネルボディのホールを放出した
“０”データ状態が書かれる。

【００２７】図６は、“１”データ書き込み時の動作波
形を示している。ワード線ＷＬにはメモリセルをオンさ
せるに必要なワード線電圧Ｖｗを与え、データＤＡＴＡ
＝“Ｈ”として選択ビット線ＢＬに高電圧を与える。こ
れにより、選択メモリセルでは５極管動作して書き込み
が始まる。チャネルボディにホールが蓄積されてしきい
値が低下すると、セル電流が一定に抑えられているた
め、次第にビット線電位は下がり、やがてメモリセルは
３極管動作領域に入る。これにより、インパクトイオン
化は終わり、チャネルボディ電位Ｖｂ１は、一定にな
る。

【００２８】この実施の形態において、“１”データ書
き込み時にセル電流を一定に制限することによる作用を
具体的に説明する。セル電流を制限することなく、一定
のビット線電圧でデータ書き込みを行った場合のメモリ
セルの“１”，“０”データ書き込み状態のチャネルボ
ディ電位Ｖｂ１，Ｖｂ０は例えば、Ｖｂ１＝０．６Ｖ，
Ｖｂ０＝−０．９Ｖ程度になるものとする。これらのチ
ャネルボディ電位は、セルのドレイン側ｐｎ接合の順方
向電圧のばらつきがないものとすると、ほぼ一定にな
る。

【００２９】読み出し時、メモリセルは３極管動作させ
るから、“１”，“０”データの読み出し電流Ｉcell1
r，Ｉcell0rは、ワード線電圧をＶｗ、読み出しビット
線電圧をＶｂｌｒ、データ“１”，“０”のチャネルボ
ディ電位Ｖｂ１，Ｖｂ０を考慮したしきい値電圧をそれ
ぞれＶｔｈ１，Ｖｔｈ０、フェルミポテンシャルをφＦ
として、次の式で与えられる。

【００３０】

【数１】Ｉcell1r＝β（Ｖｗ−Ｖth1）Ｖblr Ｖth1＝Ｖｔ＋γ（√（│２φＦ│＋Ｖb1−√２φＦ）Ｉcell0r＝β（Ｖｗ−Ｖth0）Ｖblr Ｖth0＝Ｖｔ＋γ（√（│２φＦ│＋Ｖb0−√２φＦ）

【００３１】ここでβは、ゲート容量Ｃox、チャネル幅
Ｗ、チャネル長Ｌを用いて、β＝μＣoxＷ／Ｌと表され
る。数１で表される読み出し電流Ｉcell1r，Ｉcell0r
は、メモリセルの形状のばらつき、チャネル幅ばらつき
ΔＷ，チャネル長ばらつきΔＬ及びゲート酸化膜厚ばら
つきΔｔoxによるβのばらつきΔβの影響を直接的に受
けることになる。

【００３２】一方この実施の形態では、前述のように
“１”書き込み時のセル電流Ｉcell1wを一定に保持して
いる。このとき、書き込みセルでは、当初５極管動作し
てホールがチャネルボディに蓄積されるが、これにより
しきい値が低下すると、セル電流を一定にしているから
ビット線電位（従ってドレイン電位）が次第に低下し、
やがて３極管動作領域へと移行する。そして、インパク
トイオン化は終了し、書き込み動作が終わる。このと
き、“１”書き込みのチャネルボディ電位Ｖb1wは、セ
ルが丁度Ｉcell1wを流すに必要な電位までしか上昇しな
い。この関係は、下記式で表される。

【００３３】

【数２】Ｉcell1w＝（β／２）（Ｖｗ−Ｖth1）² Ｖth1＝Ｖｔ＋γ（√（│２φＦ│＋Ｖblw）−√２φ
Ｆ）

【００３４】読み出し時と書き込み時のワード線電圧Ｖ
ｗが同じであるとして、数１の“１”読み出し時のセル
電流Ｉcell1rの式に、数２の関係を代入すると、次の数
３が得られる。

【００３５】

【数３】Ｉcell1r＝√（２×Ｉcell1w×β）Ｖblr

【００３６】先に説明したように、通常の書き込み方式
では、読み出し時にβのばらつきΔβがそのまま読み出
し電流に反映される。これに対し、この実施の形態の場
合、数３から明らかなように、βのばらつきΔβの影響
は、√βとなり、読み出し電流のばらつきが低減される
ことになる。また、素子の微細化によりゲート酸化膜厚
が更に小さくなった場合、数２の書き込み電流の式は一
般に、Ｉcell1w＝（β／２）（Ｖｗ−Ｖth1）ⁿと表され
且つ、１＜ｎ≪２となり、従って、書き込み電流Ｉcell
1wに対してΔβの影響は小さくなる。

【００３７】図７は、書き込み回路４における書き込み
ドライバ４１の他の構成例である。電源端子Ｖｃｃと出
力ノードＮ３の間に、ビット線に書き込み電圧を与える
ＰＭＯＳトランジスタＱＰ１，ＱＰ２と併設されて、Ｐ
ＭＯＳトランジスタＱＰ５，ＱＰ６が直列接続されてい
る。ＰＭＯＳトランジスタＱＰ５は、ＰＭＯＳトランジ
スタＱＰ１と同時にデータＤＡＴＡによりゲートが制御
される。ＰＭＯＳトランジスタＱＰ６は、タイミング信
号Ｃにより制御される。

【００３８】ＰＭＯＳトランジスタＱＰ５，ＱＰ６の経
路は、データ書き込み初期に電流制御回路４２の制御を
受けずに、選択ビット線に高電圧を印加することを可能
とする書き込み加速回路を構成している。例えばタイミ
ング信号Ｃは、データＤＡＴＡと共に“Ｈ”になり、そ
の後所定時間経過後に“Ｌ”になるものとする。この様
な制御を行うと、選択セルにデータ書き込みを行う際、
その初期には、ＰＭＯＳトランジスタＱＰ５，ＱＰ６を
介して電流制限を受けることなく、十分な高電圧を選択
セルのドレインに与えることができる。これにより、確
実に選択セルでインパクトイオン化を起こさせることが
できる。一定時間後、ＰＭＯＳトランジスタＱＰ６をオ
フにすると、ＰＭＯＳトランジスタＱＰ１，ＱＰ２側の
電流制限機能が働く。この様に、書き込み初期に書き込
みドライバ４１の電流制限機能をコントロールすること
によって、高速の書き込みが可能になる。

【００３９】図８は、書き込み回路４の電流制御回路４
２の他の構成例である。ここでは、ノードＮ２に接続さ
れる負荷素子として、参照セルＤＭＣを用いている。参
照セルＤＭＣは、メモリセルＭＣと同様の構造を有する
ものとし、そのゲートには一定の制御バイアス電圧Ｖｃ
を与える。

【００４０】この様な電流制御回路の構成にすれば、ノ
ードＮ２を参照電圧ＶREFに保持して、参照セルＤＭＣ
には一定電流Ｉ０が流れる。そしてカレントミラーの働
きで選択セルの書き込み電流も、一定電流Ｉ０に制限さ
れるから、“１”データ書き込み時のチャネルボディ電
位を一定にする効果が得られる。

【００４１】図８に示した電流制御回路４２を用いる場
合も、書き込み初期に選択セルを確実に５極管動作させ
るために、図７に示した書き込みドライバを組み合わせ
ることは有効である。また、参照セルＤＭＣの制御電圧
Ｖｃを、書き込み初期は高く、一定時間後低くするとい
う切り換えを行って、書き込み電流の切り換えを行って
もよい。これにより、一定のワード線電圧が与えられた
選択メモリセルでは、書き込み初期は５極管動作し、一
定時間後３極管動作になって、書き込み動作を終了させ
ることができる。

【００４２】

【発明の効果】以上述べたようにこの発明によれば、フ
ローティングのチャネルボディを記憶ノードとする１ト
ランジスタ構造のメモリセルを用いて、読み出し電流の
ばらつきを抑制することを可能とした半導体メモリ装置
を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるＤＲＡＭの等価回
路構成を示す図である。

【図２】メモリセル構造と等価回路を示す図である。

【図３】他のメモリセル構造と等価回路を示す図であ
る。

【図４】メモリセルの記憶動作原理を説明するための図
である。

【図５】実施の形態の書き込み回路を示す図である。

【図６】同書き込み回路を用いた書き込み動作の波形図
である。

【図７】書き込みドライバの他の構成を示す図である。

【図８】電流制御回路の他の構成を示す図である。

【符号の説明】

１…メモリセルアレイ、２…選択ゲート、３…センスア
ンプ、４…書き込み回路、５…ビット線選択回路、６…
ロウデコーダ／ワード線ドライバ、４１…書き込みドラ
イバ、４２…電流制御回路。

フロントページの続き (72)発明者岩田佳久神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5F083 AD01 AD02 AD69 KA01 LA03 LA05 5M024 AA40 AA93 BB02 BB20 BB35 BB36 CC20 CC70 DD02 DD17 DD28 DD30 HH01 PP01 PP03 PP05 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】メモリセルを配列したメモリセルアレイ
と、このメモリセルアレイの選択されたメモリセルのデ
ータを検知増幅するセンスアンプと、前記メモリセルア
レイの選択されたメモリセルにデータを書き込む書き込
み回路とを備え、前記メモリセルは、フローティングのチャネルボディを
有し、５極管動作によりチャネルボディを第１の電位に
設定した第１データ状態と、ドレイン接合に順バイアス
電流を流すことによりチャネルボディを第２の電位に設
定した第２データ状態を記憶するＭＩＳＦＥＴにより構
成され、前記書き込み回路は、書き込むべき第１及び第２データ
状態に応じて選択されたメモリセルのドレインに対して
メモリセルを５極管動作させるに必要な高レベル電圧及
びドレイン接合に順バイアス電流を流すに必要な低レベ
ル電圧をそれぞれ出力する書き込みドライバと、この書
き込みドライバが前記高レベル電圧を出力するときに選
択されたメモリセルに一定電流が流れるように前記書き
込みドライバを制御する電流制御回路とを有することを
特徴とする半導体メモリ装置。
【請求項２】前記書き込みドライバは、選択されたメモリセルのドレインに接続される出力ノー
ドと高レベル側電源端子の間に直列接続された、前記電
流制御回路によりゲートが制御されて定電流を出力する
第１の電流源ＰＭＯＳトランジスタ及び書き込みデータ
に応じてオンオフされるスイッチングＰＭＯＳトランジ
スタと、前記出力ノードと低レベル側電源端子の間に接続され
て、書き込みデータに応じて前記スイッチングＰＭＯＳ
トランジスタと相補的にオンオフされるスイッチングＮ
ＭＯＳトランジスタとを有することを特徴とする請求項
１記載の半導体メモリ装置。
【請求項３】前記書き込みドライバの出力ノードと低
レベル側電源端子の間に前記スイッチングＮＭＯＳトラ
ンジスタと直列接続された活性化用ＮＭＯＳトランジス
タを有することを特徴とする請求項２記載の半導体メモ
リ装置。
【請求項４】前記書き込みドライバの出力ノードと高
レベル側電源端子の間に、データ書き込み初期に活性化
されて前記電流制御回路により電流制限されることなく
高電圧を出力する書き込み加速回路が付加されているこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項５】前記電流制御回路は、高レベル側電源端子にソースが接続された第２の電流源
ＰＭＯＳトランジスタと、この第２の電流源ＰＭＯＳトランジスタのドレインと基
準電位端子に間に接続された負荷素子と、出力端子が前記第１及び第２の電流源ＰＭＯＳトランジ
スタのゲートに接続され、非反転入力端子が前記第２の
電流源ＰＭＯＳトランジスタと負荷素子の接続ノードに
接続され、反転入力端子に基準電圧が与えられたオペア
ンプとを有することを特徴とする請求項２記載の半導体
記憶装置。
【請求項６】前記負荷素子は抵抗であることを特徴と
する請求項５記載の半導体記憶装置。
【請求項７】前記負荷素子は、前記メモリセルと同様
の構造を有して、そのゲートに一定バイアス電圧が印加
されることを特徴とする請求項５記載の半導体記憶装
置。
【請求項８】前記負荷素子は、前記メモリセルと同様
の構造を有して、そのゲートに、第１データ状態の書き
込み初期に高くその後低くなるように切り換えられるバ
イアス電圧が印加されることを特徴とする請求項５記載
の半導体記憶装置。